JP7443108B2

JP7443108B2 - アドレス割当回路

Info

Publication number: JP7443108B2
Application number: JP2020048687A
Authority: JP
Inventors: 佑介梶浦
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 2020-03-19
Filing date: 2020-03-19
Publication date: 2024-03-05
Anticipated expiration: 2040-03-19
Also published as: JP2021150808A

Description

本発明の実施形態は、アドレス割当回路に関する。

従来、アナログデジタルコンバータ（以下ＡＤＣという）またはメモリなどの種々のデバイスとシステムコントローラとの間の通信は、Ｉ２Ｃ（Ｉｎｔｅｒ－ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）通信技術が一般的に用いられている。

Ｉ２Ｃは、シリアルデータ（以下ＳＤＡという）とシリアルクロック（以下ＳＣＬという）からなる２本の通信線を用いてデバイスとシステムコントローラとの間で通信する。

システムコントローラが複数のデバイスと通信する際には、システムコントローラ（マスタ側）は予め各デバイスのアドレスを決めておく。システムコントローラは、アドレス線を用いて通信相手となるデバイスのアドレスを指定した上で、指定したアドレスを割り当てられたデバイスと通信を行う。

Ｉ２Ｃ通信可能なデバイスによっては、アドレス線の数が２本または３本の場合がある。アドレス線が２本のデバイスは、Ｈｉｇｈ及びＬｏｗの認識に加え、Ｍｉｄｄｌｅの認識を搭載しているものもある。このような場合、Ｍｉｄｄｌｅレベルの電圧を作る回路が必要となる。

各デバイスのアドレスが固定値であれば、各デバイスと接続される各アドレス線にＨｉｇｈ、ＬｏｗまたはＭｉｄｄｌｅの決まった値が入力される。他方、各デバイスのアドレスを切り替える必要がある場合、各デバイスと接続される各アドレス線にＨｉｇｈ、ＬｏｗまたはＭｉｄｄｌｅが入力されるようにスイッチングする必要がある。

このようなスイッチングを可能にする回路としては、アドレス線と電源との間に設けられたスイッチと、このアドレス線とＧＮＤとの間に設けられたスイッチとを用いた回路がある。この２つのスイッチのオンまたはオフの切り替えにより、このアドレス線には、ＨｉｇｈまたはＬｏｗが出力される。また、両方のスイッチをオフにすることで、デバイスの内部電源がデバイス内の抵抗により分圧され、Ｍｉｄｄｌｅ出力となる。

特開昭６３－３１２７２１号公報

しかしながら、上述のようなスイッチを用いたスイッチングでは、１つのアドレス線に対して２つのスイッチを必要とするため、回路構成が複雑化する。

本発明は、回路構成を簡略化したアドレス割当回路を提供することを目的とする。

一実施形態において、アドレス割当回路は、複数の出力バッファと、３値を出力する回路と、複数のアドレス線と、を備える。複数の出力バッファは、それぞれ、２値を出力する。３値を出力する回路は、複数の出力バッファのうちの２つの出力バッファ及び抵抗群で構成される。複数のアドレス線は、複数のデバイスが異なるアドレス設定を有するように、複数のデバイスの各アドレス端子と、複数の出力バッファまたは３値を出力する回路とを接続する。

図１は、第１の実施形態に係るアドレス割当回路の構成例を示す図である。図２は、第１の実施形態に係る真理値表である。図３は、第２の実施形態に係るアドレス割当回路の構成例を示す図である。図４は、第３の実施形態に係るアドレス割当回路の構成例を示す図である。

［第１の実施形態］
以下、第１の実施形態に係るアドレス割当回路について図面を参照して説明する。
図１は、アドレス割当回路１０の構成例を示す図である。

アドレス割当回路１０は、システムコントローラ２０がデバイス３０にアクセスする際のアドレス指定に用いられる回路である。アドレス割当回路１０は、回路構成により、システムコントローラ２０で指定可能なアドレスをデバイス３０に割り当てる。アドレスの割当は、アドレス設定ともいう。なお、アドレス割当回路１０とデバイス３０を合わせてモジュールということもある。

システムコントローラ２０は、アドレス割当回路１０を用いて通信相手となるデバイス３０に割り当てられたアドレスを指定した上で、指定したアドレスを割り当てられたデバイス３０と通信を行う。システムコントローラ２０は、図示しないＳＤＡとＳＣＬからなる２本の通信線を用いてデバイス３０と通信を行う。

デバイス３０は、ＡＤＣまたはメモリなどのデバイスである。デバイス３０は、これら以外のデバイスであってもよい。例えば、デバイス３０は、２つのアドレス端子を備える。デバイス３０は、アドレス端子Ａ０及びアドレス端子Ａ１を備える。アドレス端子Ａ０は、第１のアドレス端子ともいう。アドレス端子Ａ１は、第２のアドレス端子ともいう。

アドレス割当回路１０の構成について説明する。
アドレス割当回路１０は、第１の出力バッファ１０１、第２の出力バッファ１０２、第３の出力バッファ１０３、アドレス線１０４、アドレス線１０５、第１の抵抗１０６及び第２の抵抗１０７を備える。

第１の出力バッファ１０１は、「１」または「０」の２値を出力するバッファである。「１」は、Ｈｉｇｈレベルの電圧に対応する。以下では、Ｈｉｇｈレベルの電圧は、単に、Ｈｉｇｈともいう。「０」は、Ｌｏｗレベルの電圧に対応する。以下では、Ｌｏｗレベルの電圧は、単に、Ｌｏｗともいう。第１の出力バッファ１０１の２値の出力は、システムコントローラ２０によって制御される。

第２の出力バッファ１０２は、第１の出力バッファ１０１と同様に、２値を出力するバッファである。第２の出力バッファ１０２の２値の出力は、システムコントローラ２０によって制御される。

第３の出力バッファ１０３は、第１の出力バッファ１０１と同様に、２値を出力するバッファである。第３の出力バッファ１０３の２値の出力は、システムコントローラ２０によって制御される。

アドレス線１０４は、デバイス３０のアドレス端子Ａ０及び第１の出力バッファ１０１と接続されている。アドレス線１０４は、デバイス３０のアドレス端子Ａ０と第１の出力バッファ１０１との間に設けられている。アドレス線１０４の第１端は、デバイス３０のアドレス端子Ａ０と接続されている。アドレス線１０４の第２端は、第１の出力バッファ１０１と接続されている。

アドレス線１０５は、デバイス３０のアドレス端子Ａ１、第１の抵抗１０６及び第２の抵抗１０７と接続されている。アドレス線１０５は、デバイス３０のアドレス端子Ａ１と、第１の抵抗１０６及び第２の抵抗１０７との間に設けられている。アドレス線１０５の第１端は、デバイス３０のアドレス端子Ａ１と接続されている。アドレス線１０５の第２端は、第１の抵抗１０６を介して第２の出力バッファ１０２と接続されている。アドレス線１０５の第２端は、第１の抵抗１０６の第１端と接続されている。第１の抵抗１０６の第２端は、第２の出力バッファ１０２と接続されている。アドレス線１０５の第２端は、第２の抵抗１０７を介して第３の出力バッファ１０３と接続されている。アドレス線１０５の第２端は、第２の抵抗を１０７の第１端と接続されている。第２の抵抗を１０７の第２端は、第３の出力バッファ１０３と接続されている。第１の抵抗１０６及び第２の抵抗１０７の抵抗値は同じ値であり、第１の抵抗１０６及び第２の抵抗１０７は分圧抵抗である。第１の抵抗１０６及び第２の抵抗１０７を合わせて抵抗群ともいう。

第２の出力バッファ１０２、第３の出力バッファ１０３、第１の抵抗１０６及び第２の抵抗１０７で構成される回路は、後述するように、Ｈｉｇｈ、ＬｏｗまたはＭｉｄｄｌｅの何れかを出力する３値出力回路１００である。Ｍｉｄｄｌｅは、Ｈｉｇｈレベルの電圧の半分の電圧に対応する。

上述のように構成されたアドレス割当回路１０によってデバイス３０のアドレス端子Ａ０及びアドレス端子Ａ１に入力可能な値について説明する。

デバイス３０のアドレス端子Ａ０には、第１の出力バッファ１０１の「０」の出力に応じてアドレス線１０４を介してＬｏｗが入力される。デバイス３０のアドレス端子Ａ０には、第１の出力バッファ１０１の「１」の出力に応じてアドレス線１０４を介してＨｉｇｈが入力される。

次に、デバイス３０のアドレス端子Ａ１に入力可能な値について説明する。
図２は、３値出力回路１００における真理値表である。
第２の出力バッファ１０２の出力をＡ１´とする。
第３の出力バッファ１０３の出力をＡ１´´とする。

デバイス３０のアドレス端子Ａ１には、第２の出力バッファ１０２の「０」の出力及び第３の出力バッファ１０３の「０」の出力に応じてアドレス線１０５を介してＬｏｗが入力される。デバイス３０のアドレス端子Ａ１には、第２の出力バッファ１０２の「１」の出力及び第３の出力バッファ１０３の「１」の出力に応じてアドレス線１０５を介してＨｉｇｈが入力される。デバイス３０のアドレス端子Ａ１には、第２の出力バッファ１０２の「１」の出力及び第３の出力バッファ１０３の「０」の出力に応じてアドレス線１０５を介してＭｉｄｄｌｅが入力される。デバイス３０のアドレス端子Ａ１には、第２の出力バッファ１０２の「０」の出力及び第３の出力バッファ１０３の「１」の出力に応じてアドレス線１０５を介してＭｉｄｄｌｅが入力される。

第１の実施形態では、アドレス割当回路は、複数の出力バッファと、複数の出力バッファのうちの２つの出力バッファ及び抵抗群で構成される３値を出力する回路を備える。アドレス割当回路は、デバイスの各アドレス端子と、複数の出力バッファまたは３値を出力する回路とを接続する複数のアドレス線を備える。

第１の実施形態によれば、各出力バッファは２値を出力するので、アドレス割当回路の回路構成は簡略化する。システムコントローラは、各出力バッファを制御するために出力バッファ数に応じた制御端子を備えていればよく、制御端子数を減らすことができる。さらに、アドレス割当回路は、３値を出力する回路を備えることにより、簡易な回路構成で、デバイスのアドレス端子に３値を入力することができる。

［第２の実施形態］
以下、第２の実施形態に係るアドレス割当回路について図面を参照して説明する。
第２の実施形態は、複数のデバイスを対象とする例である。ここでは、３つのデバイスを対象としているが２つのデバイスを対象としても、４以上のデバイスを対象としてもよい。

図３は、アドレス割当回路の構成例を示す図である。

アドレス割当回路４０は、システムコントローラ２１が第１のデバイス３１、第２のデバイス３２及び第３のデバイス３３のうちの何れかにアクセスする際のアドレス指定に用いられる回路である。アドレス割当回路４０は、回路構成により、システムコントローラ２０で指定可能なアドレスを第１のデバイス３１、第２のデバイス３２及び第３のデバイス３３に割り当てる。なお、アドレス割当回路４０と第１のデバイス３１、第２のデバイス３２及び第３のデバイス３３を合わせてモジュールということもある。

システムコントローラ２１は、アドレス割当回路１０を用いて通信相手となるデバイスに割り当てられたアドレスを指定した上で、指定したアドレスを割り当てられたデバイスと通信を行う。システムコントローラ２１は、図示しないＳＤＡとＳＣＬからなる２本の通信線を用いてデバイスと通信を行う。

第１のデバイス３１は、２つのアドレス端子を備える。第１のデバイス３１は、アドレス端子Ａ０及びアドレス端子Ａ１を備える。

第２のデバイス３２は、２つのアドレス端子を備える。第２のデバイス３２は、アドレス端子Ａ０及びアドレス端子Ａ１を備える。

第３のデバイス３３は、３つのアドレス端子を備える。第３のデバイス３３は、アドレス端子Ａ０、アドレス端子Ａ１及びアドレス端子Ａ２を備える。アドレス端子Ａ２は、第３のアドレス端子ともいう。

アドレス割当回路４０の構成について説明する。
アドレス割当回路４０は、第１の出力バッファ４０１、第２の出力バッファ４０２、第３の出力バッファ４０３、アドレス線４０４、アドレス線４０５、第１の抵抗４０６、第２の抵抗４０７、アドレス線４０８、アドレス線４０９、アドレス線４１０、アドレス線４１１及びアドレス線４１２を備える。

第１の出力バッファ４０１は、２値を出力するバッファである。第１の出力バッファ４０１の２値の出力は、システムコントローラ２１によって制御される。
第２の出力バッファ４０２は、２値を出力するバッファである。第２の出力バッファ４０２の２値の出力は、システムコントローラ２１によって制御される。
第３の出力バッファ４０３は、２値を出力するバッファである。第３の出力バッファ４０３の２値の出力は、システムコントローラ２０によって制御される。

アドレス線４０４は、第１のデバイス３１のアドレス端子Ａ０及び第１の出力バッファ４０１と接続されている。アドレス線４０４は、第１のデバイス３１のアドレス端子Ａ０と第１の出力バッファ４０１との間に設けられている。アドレス線４０４の第１端は、第１のデバイス３１のアドレス端子Ａ０と接続されている。アドレス線４０４の第２端は、第１の出力バッファ４０１と接続されている。

アドレス線４０５は、第１のデバイス３１のアドレス端子Ａ１、第１の抵抗４０６及び第２の抵抗４０７と接続されている。アドレス線４０５は、第１のデバイス３１のアドレス端子Ａ１と、第１の抵抗４０６及び第２の抵抗４０７との間に設けられている。アドレス線４０５の第１端は、第１のデバイス３１のアドレス端子Ａ１と接続されている。アドレス線４０５の第２端は、第１の抵抗４０６を介して第２の出力バッファ４０２と接続されている。アドレス線４０５の第２端は、第１の抵抗４０６の第１端と接続されている。第１の抵抗を４０６の第２端は、第２の出力バッファ４０２と接続されている。アドレス線４０５の第２端は、第２の抵抗４０７を介して第３の出力バッファ４０３と接続されている。アドレス線４０５の第２端は、第２の抵抗を４０７の第１端と接続されている。第２の抵抗を４０７の第２端は、第３の出力バッファ４０３と接続されている。第１の抵抗４０６及び第２の抵抗４０７の抵抗値は同じ値であり、第１の抵抗４０６及び第２の抵抗４０７は分圧抵抗である。第１の抵抗４０６及び第２の抵抗４０７を合わせて抵抗群ともいう。

第２の出力バッファ４０２、第３の出力バッファ４０３、第１の抵抗４０６及び第２の抵抗４０７で構成される回路は、３値出力回路４００である。３値出力回路４００は、第１の実施形態の３値出力回路１００と同様に、Ｈｉｇｈ、ＬｏｗまたはＭｉｄｄｌｅの何れかを出力する。

アドレス線４０８は、第２のデバイス３２のアドレス端子Ａ０及び第１の出力バッファ４０１と接続されている。アドレス線４０８は、第２のデバイス３２のアドレス端子Ａ０と第１の出力バッファ４０１との間に設けられている。アドレス線４０８の第１端は、第２のデバイス３２のアドレス端子Ａ０と接続されている。アドレス線４０８の第２端は、第１の出力バッファ４０１と接続されている。

アドレス線４０９は、第２のデバイス３２のアドレス端子Ａ１及び第２の出力バッファ４０２と接続されている。アドレス線４０９は、第２のデバイス３２のアドレス端子Ａ１と第２の出力バッファ４０２との間に設けられている。アドレス線４０９の第１端は、第２のデバイス３２のアドレス端子Ａ１と接続されている。アドレス線４０９の第２端は、第２の出力バッファ４０２と接続されている。つまり、アドレス線４０９は、第１の抵抗４０６と第２の出力バッファ４０２との間から分岐されている。

アドレス線４１０は、第３のデバイス３３のアドレス端子Ａ０及び第１の出力バッファ４０１と接続されている。アドレス線４１０は、第３のデバイス３３のアドレス端子Ａ０と第１の出力バッファ４０１との間に設けられている。アドレス線４１０の第１端は、第３のデバイス３３のアドレス端子Ａ０と接続されている。アドレス線４１０の第２端は、第１の出力バッファ４０１と接続されている。

アドレス線４１１は、第３のデバイス３３のアドレス端子Ａ１及び第２の出力バッファ４０２と接続されている。アドレス線４１１は、第３のデバイス３３のアドレス端子Ａ１と第２の出力バッファ４０２との間に設けられている。アドレス線４１１の第１端は、第３のデバイス３３のアドレス端子Ａ１と接続されている。アドレス線４１１の第２端は、第２の出力バッファ４０２と接続されている。つまり、アドレス線４１１は、第１の抵抗４０６と第２の出力バッファ４０２との間から分岐されている。

アドレス線４１２は、第３のデバイス３３のアドレス端子Ａ２及び第３の出力バッファ４０３と接続されている。アドレス線４１２は、第３のデバイス３３のアドレス端子Ａ２と第３の出力バッファ４０３との間に設けられている。アドレス線４１２の第１端は、第３のデバイス３３のアドレス端子Ａ２と接続されている。アドレス線４１２の第２端は、第３の出力バッファ４０３と接続されている。つまり、アドレス線４１２は、第２の抵抗４０７と第３の出力バッファ４０３との間から分岐されている。

上述のように構成されたアドレス割当回路４０によって第１のデバイス３１のアドレス端子Ａ０及びアドレス端子Ａ１に入力可能な値について説明する。

第１のデバイス３１のアドレス端子Ａ０には、第１の出力バッファ４０１の「０」の出力に応じてアドレス線４０４を介してＬｏｗが入力される。第１のデバイス３１のアドレス端子Ａ０には、第１の出力バッファ４０１の「１」の出力に応じてアドレス線４０４を介してＨｉｇｈが入力される。

第１のデバイス３１のアドレス端子Ａ１には、第２の出力バッファ４０２の「０」の出力及び第３の出力バッファ４０３の「０」の出力に応じてアドレス線４０５を介してＬｏｗが入力される。第１のデバイス３１のアドレス端子Ａ１には、第２の出力バッファ４０２の「１」の出力及び第３の出力バッファ４０３の「１」の出力に応じてアドレス線４０５を介してＨｉｇｈが入力される。第１のデバイス３１のアドレス端子Ａ１には、第２の出力バッファ４０２の「１」の出力及び第３の出力バッファ４０３の「０」の出力に応じてアドレス線４０５を介してＭｉｄｄｌｅが入力される。第１のデバイス３１のアドレス端子Ａ１には、第２の出力バッファ４０２の「０」の出力及び第３の出力バッファ４０３の「１」の出力に応じてアドレス線４０５を介してＭｉｄｄｌｅが入力される。

上述のように構成されたアドレス割当回路４０によって第２のデバイス３２のアドレス端子Ａ０及びアドレス端子Ａ１に入力可能な値について説明する。

第２のデバイス３２のアドレス端子Ａ０には、第１の出力バッファ４０１の「０」の出力に応じてアドレス線４０８を介してＬｏｗが入力される。第２のデバイス３２のアドレス端子Ａ０には、第１の出力バッファ４０１の「１」の出力に応じてアドレス線４０８を介してＨｉｇｈが入力される。

第２のデバイス３２のアドレス端子Ａ１には、第２の出力バッファ４０２の「０」の出力に応じてアドレス線４０９を介してＬｏｗが入力される。第２のデバイス３２のアドレス端子Ａ１には、第２の出力バッファ４０２の「１」の出力に応じてアドレス線４０９を介してＨｉｇｈが入力される。

上述のように構成されたアドレス割当回路４０によって第３のデバイス３３のアドレス端子Ａ０、アドレス端子Ａ１及びアドレス端子Ａ２に入力可能な値について説明する。

第３のデバイス３３のアドレス端子Ａ０には、第１の出力バッファ４０１の「０」の出力に応じてアドレス線４１０を介してＬｏｗが入力される。第３のデバイス３３のアドレス端子Ａ０には、第１の出力バッファ４０１の「１」の出力に応じてアドレス線４１０を介してＨｉｇｈが入力される。

第３のデバイス３３のアドレス端子Ａ１には、第２の出力バッファ４０２の「０」の出力に応じてアドレス線４１１を介してＬｏｗが入力される。第３のデバイス３３のアドレス端子Ａ１には、第２の出力バッファ４０２の「１」の出力に応じてアドレス線４１１を介してＨｉｇｈが入力される。

第３のデバイス３３のアドレス端子Ａ２には、第２の出力バッファ４０２の「０」の出力に応じてアドレス線４１２を介してＬｏｗが入力される。第３のデバイス３３のアドレス端子Ａ２には、第２の出力バッファ４０２の「１」の出力に応じてアドレス線４１２を介してＨｉｇｈが入力される。

第２の実施形態では、アドレス割当回路は、複数の出力バッファと、複数の出力バッファのうちの２つの出力バッファ及び抵抗群で構成される３値を出力する回路を備える。アドレス割当回路は、複数のデバイスが異なるアドレス設定を有するように、複数のデバイスの各アドレス端子と、複数の出力バッファまたは３値を出力する回路とを接続する複数のアドレス線を備える。なお、出力バッファの数は、少なくとも複数のデバイスの中で最も多いアドレス端子数だけあればよい。図３に示す例では、アドレス割当回路４０は、第３のデバイス３３のアドレス端子数である３個の出力バッファを備える。

第２の実施形態によれば、アドレス割当回路は、３値を出力する回路を構成することで、同じ数のアドレス端子を有する複数のデバイスが異なるアドレス設定を有するように接続することができる。例えば、第１のデバイス３１が有するアドレス設定（アドレス端子Ａ０とアドレス端子Ａ１の組み合わせ）は、第２のデバイス３２が有するアドレス設定とは異なる。さらに、アドレス割当回路は、複数のデバイスが異なるアドレス設定を有するように、複数のデバイスを同一アドレス線上に接続することができる。同一アドレス線上とは、アドレス割当回路が備える複数の出力バッファを複数のデバイスに対して共通に利用することである。各出力バッファは、図３の例のように、２以上のデバイスに対して利用され得る。例えば、同じ数のアドレス端子を有する第１のデバイス３１及び第２のデバイス３２について見てみる。第１のデバイス３１は、第１の出力バッファ４０１、第２の出力バッファ４０２及び第３の出力バッファ４０３を利用する。第２のデバイス３２は、第１のデバイス３１と共通の第１の出力バッファ４０１及び第２の出力バッファ４０２を利用する。例えば、異なる数のアドレス端子を有する第１のデバイス３１（または第２のデバイス３２）及び第３のデバイス３３について見てみる。第３のデバイス３３は、第１のデバイス３１と共通の第１の出力バッファ４０１、第２の出力バッファ４０２及び第３の出力バッファ４０３を利用する。これにより、アドレス割当回路は、複数のデバイスに対して異なるアドレス設定をする場合であっても、出力バッファの数を減らすことができる。システムコントローラは、出力バッファを制御するための制御端子数を減らすことができる。

［第３の実施形態］
以下、第３の実施形態に係るアドレス割当回路について図面を参照して説明する。
図４は、４以上のデバイスを同一のＩ２Ｃ線上に接続する際のアドレス割当回路の構成例を示す図である。

システムコントローラ２２は、第１のモジュール５０及び第２のモジュール６０と接続されている。第１のモジュール５０及び第２のモジュール６０は、第２の実施形態と同様に３つのデバイスとアドレス割当回路を備えるモジュールである。第１のモジュール５０及び第２のモジュール６０に含まれるアドレス割当回路の回路構成は、第２の実施形態のアドレス割当回路４０と同様である。

このように、第３の実施形態によれば、多くのデバイスを同一のＩ２Ｃ線上に接続する場合であっても、出力バッファの数を減らすことができる。システムコントローラは、出力バッファを制御するための制御端子数を大幅に減らすことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…アドレス割当回路、２０…システムコントローラ、２１…システムコントローラ、２２…システムコントローラ、３０…デバイス、３１…第１のデバイス、３２…第２のデバイス、３３…第３のデバイス、４０…アドレス割当回路、５０…第１のモジュール、６０…第２のモジュール、１００…３値出力回路、１０１…第１の出力バッファ、１０２…第２の出力バッファ、１０３…第３の出力バッファ、１０４…アドレス線、１０５…アドレス線、１０６…第１の抵抗、１０７…第２の抵抗、４００…３値出力回路、４０１…第１の出力バッファ、４０２…第２の出力バッファ、４０３…第３の出力バッファ、４０４…アドレス線、４０５…アドレス線、４０６…第１の抵抗、４０７…第２の抵抗、４０８…アドレス線、４０９…アドレス線、４１０…アドレス線、４１１…アドレス線、４１２…アドレス線。

Claims

２値を出力する複数の出力バッファと、
前記複数の出力バッファのうちの２つの出力バッファ及び抵抗群で構成される３値を出力する回路と、
複数のデバイスが異なるアドレス設定を有するように、前記複数のデバイスの各アドレス端子と、前記複数の出力バッファまたは前記回路とを接続する複数のアドレス線と、
を備えるアドレス割当回路。
２値を出力する第１の出力バッファと、
２値を出力する第２の出力バッファと、
２値を出力する第３の出力バッファと、
第１のデバイスの第１のアドレス端子及び前記第１の出力バッファと接続された第１のアドレス線と、
前記第１のデバイスの第２のアドレス端子と接続する第１端を有し、第１の抵抗を介して前記第２の出力バッファと接続し、第２の抵抗を介して前記第３の出力バッファと接続する第２端を有する第２のアドレス線と、
を備えるアドレス割当回路。
第２のデバイスの第１のアドレス端子及び前記第１の出力バッファと接続された第３のアドレス線と、
前記第２のデバイスの第２のアドレス端子及び前記第２の出力バッファと接続された第４のアドレス線と、
を備える請求項２に記載のアドレス割当回路。
第３のデバイスの第１のアドレス端子及び前記第１の出力バッファと接続された第５のアドレス線と、
前記第３のデバイスの第２のアドレス端子及び前記第２の出力バッファと接続された第５のアドレス線と、
前記第３のデバイスの第３のアドレス端子及び前記第３の出力バッファと接続された第６のアドレス線と、
を備える請求項３に記載のアドレス割当回路。