CN109921784B

CN109921784B - 多功能可编程的io端口电路

Info

Publication number: CN109921784B
Application number: CN201910163902.XA
Authority: CN
Inventors: 王春华
Original assignee: Nanjing Qinheng Microelectronics Co ltd
Current assignee: Nanjing Qinheng Microelectronics Co ltd
Priority date: 2019-03-05
Filing date: 2019-03-05
Publication date: 2023-03-31
Anticipated expiration: 2039-03-05
Also published as: CN109921784A

Abstract

本发明公开了一种多功能可编程的IO端口电路，包括：依次连接的输入端、模拟信号输出模块和输出端；所述输入端包括数据线和至少两根模式控制线；所述模式控制线能够独立产生或者译码产生DAC模式和上拉电阻或下拉电阻模式的控制信号；所述模拟信号输出模块包括相互连接的逻辑选通电路和DAC电路；通过所述逻辑选通电路实现DAC功能或可编程上拉电阻或可编程下拉电阻。本发明集成多元化功能、电路结构简单可靠。

Description

多功能可编程的IO端口电路

技术领域

本发明涉及一种多功能可编程的IO端口电路及方法，属于集成电路技术领域。

背景技术

随着电子技术的高速发展，芯片集成度越来越高。在诸多电路中，对不同参考电压的需求也越来越多，芯片的IO端口对上拉电阻和下拉电阻的阻值需求也日趋多样化。

现有的有些IO端口，上拉电阻和下拉电阻阻值单一，无法满足不同的需求；有些IO端口，需要不同的输出参考电压，需要可编程阻值的上拉电阻、和可编程阻值的下拉电阻，这些都需要电路来实现，这就增加了额外的复杂电路，增加了芯片的成本。

发明内容

为了解决上述问题，本发明提供一种多功能可编程的IO端口电路，集成多元化功能、电路结构简单可靠。

解决上述问题的技术方案为：一种多功能可编程的IO端口电路，包括：依次连接的输入端、模拟信号输出模块和输出端；

所述输入端包括若干根数据线和至少两根模式控制线；所述模式控制线能够独立产生或者译码产生DAC模式和上拉电阻或下拉电阻模式的控制信号；

所述模拟信号输出模块包括相互连接的逻辑选通电路和DAC电路；通过所述逻辑选通电路实现DAC功能或可编程上拉电阻或可编程下拉电阻。

进一步地，具体电路包括：n位数据信号D₀～D_(n-1)，n个单位电阻R，n+1个2倍的单位电阻2R，n个连接电源的上位开关k₀～k_(n-1)和n+1个连接地的下位开关kb、kb₀～kb_(n-1)；

数据信号D_(n-1)与上拉电阻模式的控制信号，经过逻辑运算产生上位开关k_(n-1)的控制信号；数据信号D_(n-1)与下拉电阻模式的控制信号，经过逻辑运算产生下位开关kb_(n-1)的控制信号；实现DAC功能或可编程上拉电阻或可编程下拉电阻；

其中,n为大于1的整数。

进一步地，所述逻辑选通电路包括开关器件、反相器、与非门以及或非门；

所述下拉电阻的使能信号线PDE连接反相器的输入端，反相器的输出端输出信号为PDE_N；

PDE_N信号连接或非门I_(n-1)的其中一个输入端，数据信号D_(n-1)连接或非门的另一个输入端，或非门的输出端的输出信号控制开关Kb_(n-1)；同时数据信号D_(n-1)连接与非门II_(n-1)的其中一个输入端，上拉电阻的使能信号线PUE连接与非门的另外一个输入端，与非门的输出端的输出信号控制开关K_(n-1)；

其中,n为大于1的整数。

进一步地，所述或非门可选取其他等效于或非门的其它逻辑电路；所述与非门可选取其他等效于与非门的其它逻辑电路。

进一步地，所述输出信号控制开关K_(n-1)为PMOS管；所述输出信号控制开关Kb_(n-1)为NMOS管；PMOS管单独导通为上拉电阻的功能或DAC功能；NMOS管单独导通为下拉电阻的功能或DAC功能。

进一步地，还包括BUFFER模块，所述BUFFER模块一端与所述模拟信号输出模块连接，另一端与所述输出端连接；

所述BUFFER模块包括缓冲器和开关器件，所述缓冲器和开关器件并联。可减小输出阻抗；直接驱动外部负载，外部不需要添加额外的运算放大器。

本发明的优点在于：在不增加成本的情况下，增加两根控制线PDE和PUE，达到资源共享，在IO的常规功能基础上，实现了可编程上拉电阻、可编程下拉电阻和DAC功能。只增加极小的面积，却增加了多种功能，且总体成本不增加，适于广泛应用。

普通的IO端口需要多组参考电压，需要大量的电阻分压；另外又需要大面积的上拉电阻，大面积的下拉电阻；本发明在IO端口电路增加一个R-2R型DAC电路，根据需要产生不同的参考电压；利用DAC电路里面的电阻，通过本发明的逻辑选通电路，只增加两根控制线PUE和PDE，实现上拉电阻和下拉电阻的功能，利用DAC电路的输入信号D₀～D_(n-1)，实现可编程的功能，即实现可编程上拉电阻和可编程下拉电阻。

下面结合附图对本发明作进一步详细描述。

附图说明

图1为本发明IO端口功能框图，其中，输入信号：D₀～D_(n-1)为数模转换器DAC的输入信号；PUE为上拉电阻的使能信号；PDE为下拉电阻的使能信号；

图2为现有技术中IO端口实现N位DAC功能电路图；

图3为IO端口控制线为两条时实现N位可编程上拉、下拉电阻功能的电路图；

图4为IO端口控制线为三条时实现N位可编程上拉、下拉电阻功能的电路图；

图5为本发明一个N等于3的实施例的电路图；

图6为本发明一个N等于2的实施例的电路图。

具体实施方式

为了加深对本发明的理解，下面将结合实施例和附图对本发明作进一步详述，该实施例仅用于解释本发明，并不构成对本发明保护范围的限定。

一种多功能可编程的IO端口电路可实现可编程上拉电阻、可编程下拉电阻、可编程上拉和下拉电阻以及DAC的功能。

如图1所示，一种多功能可编程的IO端口电路，包括：依次连接的输入端、模拟信号输出模块、BUFFER模块和输出端；

其中，输入端包括输入信号D₀～D_(n-1)，一上拉电阻的使能信号(PUE)和一下拉电阻的使能信号(PDE)；

模拟信号输出模块包括可编程上拉电阻、可编程下拉电阻和DAC；

BUFFER模块，可减小输出阻抗；直接驱动外部负载，外部不需要添加额外的运算放大器。

当要实现DAC功能时，PUE为高电平，PDE也为高电平。如图2所示，在R-2R型DAC电压模结构，D₀～D_(n-1)为DAC的输入信号。通过电阻分压与电压叠加，得到输出电压。一个N位的DAC可产生2^N个参考电压，例如：N＝3时，可以得到2³＝8个参考电压值，分别为0、VDD/8、2*VDD/8、3*VDD/8、4*VDD/8、5*VDD/8、6*VDD/8、7*VDD/8。

当要实现可编程上拉电阻功能。如图3所示，PUE为高电平，PDE也为低电平，D₀～D_(n-1)为上拉电阻阻值的调节位。

IO端口电路关闭状态。PUE为低电平，PDE也为低电平，IO端口电路关闭。

如图3和4所示，PDE信号控制开关Kb的打开或者关闭，PDE为高电平时，开关Kb闭合；PDE为低电平时，开关Kb断开；

PDE信号连接反相器的输入端，反相器的输出端输出信号为PDE_N。

PDE_N信号连接或非门I₀的其中一个输入端，D₀连接或非门的另一个输入端，或非门的输出端的输出信号控制开关Kb₀；同时D₀连接与非门II₀的一个输入端，PUE信号连接与非门的另外一个输入端，与非门的输出端的输出信号控制开关K₀；

PDE_N信号连接或非门I₁的其中一个输入端，D₁连接或非门的另一个输入端，或非门的输出端的输出信号控制开关Kb₁；同时D₁连接与非门II₁的其中一个输入端，PUE信号连接与非门的另外一个输入端，与非门的输出端的输出信号控制开关K₁；

PDE_N信号连接或非门I₂的其中一个输入端，D₂连接或非门的另一个输入端，或非门的输出端的输出信号控制开关Kb₂；同时D₂连接与非门II₂的其中一个输入端，PUE信号连接与非门的另外一个输入端，与非门的输出端的输出信号控制开关K₂；

PDE_N信号连接或非门I_(n-1)的其中一个输入端，D_(n-1)连接或非门的另一个输入端，或非门的输出端的输出信号控制开关Kb_(n-1)；同时D_(n-1)连接与非门II_(n-1)的其中一个输入端，PUE信号连接与非门的另外一个输入端，与非门的输出端的输出信号控制开关K_(n-1)；

实施例一，独立产生DAC模式和上拉电阻或下拉电阻模式的控制信号。

如图5所示，N＝3。电阻R的取值根据需求自定。各功能具体实现过程如下，其中0代表低电平，1代表高电平：

1)PDE＝0，PUE＝0，IO端口电路关闭。

2)PDE＝0，PUE＝1，IO端口电路实现可编程上拉电阻的功能。开关管单通模式，PMOS导通为上拉电阻的功能。

D2D1D0＝000，上拉电阻为∞；

D2D1D0＝001，上拉电阻为4R；

D2D1D0＝010，上拉电阻为3R；

D2D1D0＝011，上拉电阻为11R/5；

D2D1D0＝100，上拉电阻为2R；

D2D1D0＝101，上拉电阻为4R/3；

D2D1D0＝110，上拉电阻为6R/5；

D2D1D0＝111，上拉电阻为22R/21；

3)PDE＝1，PUE＝0，IO端口电路实现可编程下拉电阻的功能。开关管单通模式，

NMOS导通为下拉电阻的功能。

D2D1D0＝000，下拉电阻为R；

D2D1D0＝001，下拉电阻为22R/21；

D2D1D0＝010，下拉电阻为6R/5；

D2D1D0＝011，下拉电阻为4R/3；

D2D1D0＝100，下拉电阻为2R；

D2D1D0＝101，下拉电阻为11R/5；

D2D1D0＝110，下拉电阻为3R；

D2D1D0＝111，下拉电阻为4R；

4)PDE＝1，PUE＝1，IO端口电路实现DAC的功能。

D2D1D0＝000，输出电压为0；

D2D1D0＝001，输出电压为VDD/8；

D2D1D0＝010，输出电压为2*VDD/8；

D2D1D0＝011，输出电压为3*VDD/8；

D2D1D0＝100，输出电压为4*VDD/8；

D2D1D0＝101，输出电压为5*VDD/8；

D2D1D0＝110，输出电压为6*VDD/8；

D2D1D0＝111，输出电压为7*VDD/8。

实例二：

译码产生DAC模式和上拉电阻或下拉电阻模式的控制信号。

如图6所示，N＝2。电阻R的取值根据需求自定。各功能具体实现过程如下，

其中0代表低电平，1代表高电平：

5)PDE＝0，PUE＝0，IO端口电路关闭。

6)PDE＝0，PUE＝1，IO端口电路实现可编程上拉电阻的功能。开关管单通模式，

PMOS导通为上拉电阻的功能。

D1D0＝00，开关NM/NM0/NM1断开，PM0断开、PM1断开；

D1D0＝01，开关NM/NM0/NM1断开，PM0导通、PM1断开；

D1D0＝10，开关NM/NM0/NM1断开，PM0断开、PM1导通；

D1D0＝11，开关NM/NM0/NM1断开，PM0导通、PM1导通；

7)PDE＝1，PUE＝0，IO端口电路实现可编程下拉电阻的功能。开关管单通模式，

NMOS导通为下拉电阻的功能。

D1D0＝00，开关PM0/PM1断开，NM/NM0/NM1导通；

D1D0＝01，开关PM0/PM1断开，NM/NM1导通，NM0断开；

D1D0＝10，开关PM0/PM1断开，NM/NM0导通，NM1断开；

D1D0＝11，开关PM0/PM1断开，NM导通，NM0/NM1断开；

8)PDE＝1，PUE＝1，IO端口电路实现DAC的功能。

D1D0＝00，开关NM导通，NM0/NM1导通,PM0/PM1断开；

D1D0＝01，开关NM导通，PM0/NM1导通,NM0/PM1断开；

D1D0＝10，开关NM导通，PM0/NM1断开,NM0/PM1导通；

D1D0＝11，开关NM导通，NM0/NM1断开,PM0/PM1导通。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.多功能可编程的IO端口电路，其特征在于，包括：依次连接的输入端、模拟信号输出模块和输出端；

所述输入端包括若干根数据线和至少两根模式控制线；所述模式控制线能够独立产生或者译码产生DAC模式、上拉电阻或下拉电阻模式的控制信号；

2.根据权利要求1所述的电路，其特征在于，具体电路包括：n位数据信号D₀～D_(n-1)，n个单位电阻R，n+1个2倍的单位电阻2R，n个连接电源的上位开关k₀～k_(n-1)和n+1个连接地的下位开关kb、kb₀～kb_(n-1)；

其中,n为大于1的整数。

3.根据权利要求2所述的电路，其特征在于，所述逻辑选通电路包括开关器件、反相器、与非门以及或非门；

其中,n为大于1的整数。

4.根据权利要求3所述的电路，其特征在于，所述输出信号控制开关K_(n-1)为PMOS管；所述输出信号控制开关Kb_(n-1)为NMOS管。

5.根据权利要求1所述的电路，其特征在于，还包括BUFFER模块，所述BUFFER模块一端与所述模拟信号输出模块连接，另一端与所述输出端连接；

所述BUFFER模块包括缓冲器和开关器件，所述缓冲器和开关器件并联。