JPS61172295A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61172295A JPS61172295A JP60016184A JP1618485A JPS61172295A JP S61172295 A JPS61172295 A JP S61172295A JP 60016184 A JP60016184 A JP 60016184A JP 1618485 A JP1618485 A JP 1618485A JP S61172295 A JPS61172295 A JP S61172295A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- electrons
- wafer test
- wiring
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば絶縁ゲート型電界効果トランジスタ
（以下ＭＯ８Ｔと称する）を基本素子とする半導体メモ
リに関し、特に基板電圧を外部からの配線でチップに与
える場合、内部基板電圧発生回路から発生した電子がメ
モリセルに入り込み、前記半導体メモリに誤動作をおよ
ぼすことを防止するようにした半導体装置に関するもの
である。
（以下ＭＯ８Ｔと称する）を基本素子とする半導体メモ
リに関し、特に基板電圧を外部からの配線でチップに与
える場合、内部基板電圧発生回路から発生した電子がメ
モリセルに入り込み、前記半導体メモリに誤動作をおよ
ぼすことを防止するようにした半導体装置に関するもの
である。
従来、この種の装置として第４図に示す基板電圧発生回
路を備えたものがあった。この図において、１は０段の
インバータからなるリング発振器、２は前記リング発振
器１の節点Ａと節点Ｂの間に接続された結合コンデンサ
、３はゲートおよびドレインを節点Ｂに接続１．ソース
を接地したエンハンスメント型ＭＯ８Ｔ、４はソースを
節点ＢＩＣ接続しゲートおよびドレインをアルミニウム
配線５に電気的に接続したエンハンスメント型ＭＯＳ
Ｔ。
路を備えたものがあった。この図において、１は０段の
インバータからなるリング発振器、２は前記リング発振
器１の節点Ａと節点Ｂの間に接続された結合コンデンサ
、３はゲートおよびドレインを節点Ｂに接続１．ソース
を接地したエンハンスメント型ＭＯ８Ｔ、４はソースを
節点ＢＩＣ接続しゲートおよびドレインをアルミニウム
配線５に電気的に接続したエンハンスメント型ＭＯＳ
Ｔ。
６は前記アルミニウム配線５に接続したアルミニウム電
極、７は前記アルミニウム配線５と節点Ｂの間に不可避
的に形成されるｎｐダイオード、８は基板容量である。
極、７は前記アルミニウム配線５と節点Ｂの間に不可避
的に形成されるｎｐダイオード、８は基板容量である。
次に動作について説明する。リング発振器１は、例えば
電源電圧ｖｃｃ（図示せす）が５ｖ、周囲温度Ｔ、が２
５℃の特約４．２ＭＨ，で発振する。この周波数で、節
点人の電圧はＶｃｃとＯｖの間で上記周波数で変化する
。今、エン・・ンスメント型ＭＯＳ Ｔ ３．および４
のしきい値電圧は等しくＶｌｈであるとし、はじめ節点
Ａおよび節点Ｂの電圧をＯｖとする。この状態でエンハ
ンスメント型ＭＯ８Ｔ３．および４はｏｆｆ している
。次にリング発振器１の発振で、節点Ａの電圧がｖｅｃ
になる。こノ時、エンハンスメント型ＭＯ８Ｔ３がＯＮ
Ｌｍ点Ｂの電圧はしきい値電圧ＶｔｂＫ落ちつく。
電源電圧ｖｃｃ（図示せす）が５ｖ、周囲温度Ｔ、が２
５℃の特約４．２ＭＨ，で発振する。この周波数で、節
点人の電圧はＶｃｃとＯｖの間で上記周波数で変化する
。今、エン・・ンスメント型ＭＯＳ Ｔ ３．および４
のしきい値電圧は等しくＶｌｈであるとし、はじめ節点
Ａおよび節点Ｂの電圧をＯｖとする。この状態でエンハ
ンスメント型ＭＯ８Ｔ３．および４はｏｆｆ している
。次にリング発振器１の発振で、節点Ａの電圧がｖｅｃ
になる。こノ時、エンハンスメント型ＭＯ８Ｔ３がＯＮ
Ｌｍ点Ｂの電圧はしきい値電圧ＶｔｂＫ落ちつく。
次に１節点への電圧が書びＯＶＫなると、結合コンデン
サ２の容量結合で、節点Ｂの電圧は（Ｖｔｈ−ＶｃＣ）
となる。なお、節点Ｂの浮遊容量はないものと１６゜こ
の時、エンハンスメント型ＭＯ８Ｔ４およびｎｐダイオ
ード７がＯＮＬ、エンハンスメント型ＭＯＳ Ｔ ４と
ｎｐダイオード７を通して電子が基板容量８に供給され
る。
サ２の容量結合で、節点Ｂの電圧は（Ｖｔｈ−ＶｃＣ）
となる。なお、節点Ｂの浮遊容量はないものと１６゜こ
の時、エンハンスメント型ＭＯ８Ｔ４およびｎｐダイオ
ード７がＯＮＬ、エンハンスメント型ＭＯＳ Ｔ ４と
ｎｐダイオード７を通して電子が基板容量８に供給され
る。
この時のアルミニウム配線５およびアルミニウム電極６
の電圧は−（Ｖｅｃ ２ Ｖｔｈ ）で、この’ｆＬ
圧を内部発生基板電圧として、チップをパッケージに封
止後用いている。また、従来ウェハテスト時には、内部
発生基板電圧の他にアルミニウム電極６にチップ外部か
らの配線９で基板電圧を与えて℃−た。
の電圧は−（Ｖｅｃ ２ Ｖｔｈ ）で、この’ｆＬ
圧を内部発生基板電圧として、チップをパッケージに封
止後用いている。また、従来ウェハテスト時には、内部
発生基板電圧の他にアルミニウム電極６にチップ外部か
らの配線９で基板電圧を与えて℃−た。
従来の半導体装置は上記のように構成されており、基板
電圧を発生するため半導体基板へ注入された電子がメモ
□リセル（図示せず）へ入り込み半導体メモリが誤動作
を起こさないように基板電圧発生回路とメモリセルの距
離を電子の拡散長以上にしたり、基板電圧発生回路周辺
、メモリセルアレーの周辺にｎ 領域を設は前記ｎ＋領
領域正の電圧を加え、半導体基板に注入された電子がメ
モリセルに入り込むのを防いでいるが、ウニ・＼テスト
時には基板電圧発生回路および外部からアルミニウム電
極６への配線を通し【半導体基板へ電子を注入するため
、特に高電源電圧のウニ・・テスト時には半導体基板へ
注入された電子がメモリセルに入り込み半導体メモリが
誤動作を起こす恐れがあった。
電圧を発生するため半導体基板へ注入された電子がメモ
□リセル（図示せず）へ入り込み半導体メモリが誤動作
を起こさないように基板電圧発生回路とメモリセルの距
離を電子の拡散長以上にしたり、基板電圧発生回路周辺
、メモリセルアレーの周辺にｎ 領域を設は前記ｎ＋領
領域正の電圧を加え、半導体基板に注入された電子がメ
モリセルに入り込むのを防いでいるが、ウニ・＼テスト
時には基板電圧発生回路および外部からアルミニウム電
極６への配線を通し【半導体基板へ電子を注入するため
、特に高電源電圧のウニ・・テスト時には半導体基板へ
注入された電子がメモリセルに入り込み半導体メモリが
誤動作を起こす恐れがあった。
この発明は、上記の欠点を除去するためになされたもの
で、基板電圧発生回路に電極を付加し、ウニへテスト時
には上記電極をチップ外部からの配線で接地し、ウニ・
・テスト時に基板電圧発生回路から半導体基板へ電子が
注入されることを防止し、誤動作を低減する半導体装置
を提供することを目的としている。
で、基板電圧発生回路に電極を付加し、ウニへテスト時
には上記電極をチップ外部からの配線で接地し、ウニ・
・テスト時に基板電圧発生回路から半導体基板へ電子が
注入されることを防止し、誤動作を低減する半導体装置
を提供することを目的としている。
この発明ｋかかる半導体装置は、それが具備している基
板電圧発生回路中のリング発振器の所要個所または結合
コンデンサの出力側にウェハテスト時にアースされる電
極を設けたものである。
板電圧発生回路中のリング発振器の所要個所または結合
コンデンサの出力側にウェハテスト時にアースされる電
極を設けたものである。
この発明によれば、ウェハテスト時に電極をアースする
ことＫよって基ａｔ圧発生回路から半導体基板へ電子が
注入されるのが防止される。
ことＫよって基ａｔ圧発生回路から半導体基板へ電子が
注入されるのが防止される。
第１図はこの発明の一実施例を示す、ウェハテスト時に
基板電圧発生回路から半導体基板へ電子 ゛を注入
しないための電極を備えた基板電圧発生回路である。第
１図において第４図と同一部分は同じ符号で示されてお
り、９は節点Ｂと電気的に接続されている配線、１０は
前記配線９と電気的に接続し外部から配線を施し接地す
る電極である。
基板電圧発生回路から半導体基板へ電子 ゛を注入
しないための電極を備えた基板電圧発生回路である。第
１図において第４図と同一部分は同じ符号で示されてお
り、９は節点Ｂと電気的に接続されている配線、１０は
前記配線９と電気的に接続し外部から配線を施し接地す
る電極である。
この電極１０および配線９は半導体装置を製造する工程
で、例えばアルミニウム電極を用いて形成される。
で、例えばアルミニウム電極を用いて形成される。
次に１この発明において、ウェハテスト時に基板電圧発
生回路から半導体基板へ電子が注入され、前記電子がメ
モリセルアレーに入り込み、半導体装置に誤動作を及ぼ
すことに対するこの発明の電極１０を備えた基板電圧発
生回路の動作について説明する。
生回路から半導体基板へ電子が注入され、前記電子がメ
モリセルアレーに入り込み、半導体装置に誤動作を及ぼ
すことに対するこの発明の電極１０を備えた基板電圧発
生回路の動作について説明する。
配線９は節点Ｂと電極１０の間を電気的に接続しており
、さらに、電極１０はウニ・・テスト時チップ外部から
の配線で接地されている。この状態でリング発振器１が
発振すると、節点Ａの電位はリング発振器の発振周波数
で電詠奄圧ＶＣＣとＯＶの間で変化する。
、さらに、電極１０はウニ・・テスト時チップ外部から
の配線で接地されている。この状態でリング発振器１が
発振すると、節点Ａの電位はリング発振器の発振周波数
で電詠奄圧ＶＣＣとＯＶの間で変化する。
しかし、節点Ｂは配線９を通して電極１０に電気的に接
続し、電極１０はウェハテスト時チップ外部からの配＆
１９で接地されているので、節点Ｂの電位はリング発振
器１の発振にかかわらすＯｖから変化しない。つまり、
Ｍｏ５Ｔ、ａ、４はウェハテストの際、常時ｏｆｆ し
たままで、半導体基板へ基板電圧発生回路から電子の注
入はなく、アルミニウム配線５およびアルミニウム電極
６に内部発生Ｉｋ：板電圧電圧給されない。
続し、電極１０はウェハテスト時チップ外部からの配＆
１９で接地されているので、節点Ｂの電位はリング発振
器１の発振にかかわらすＯｖから変化しない。つまり、
Ｍｏ５Ｔ、ａ、４はウェハテストの際、常時ｏｆｆ し
たままで、半導体基板へ基板電圧発生回路から電子の注
入はなく、アルミニウム配線５およびアルミニウム電極
６に内部発生Ｉｋ：板電圧電圧給されない。
第２図はこの発明の第２の実施例を示している。
劃１０と電気的に接続している配線９を、節点人つまり
結合コンデンサ２の一端で節点Ｂと反対側に電気的に接
続し、配線９に電極１０を電気的に接続しても、ウェハ
テスト時にチップ外部から電極１０へ配線な側し上記電
極を接地することにより、基板電圧発生回路から半導体
基板へ電子が注入されないことは明白である。
結合コンデンサ２の一端で節点Ｂと反対側に電気的に接
続し、配線９に電極１０を電気的に接続しても、ウェハ
テスト時にチップ外部から電極１０へ配線な側し上記電
極を接地することにより、基板電圧発生回路から半導体
基板へ電子が注入されないことは明白である。
第３図はこの発明の第３の実施例を示している。
電極１０と電気的に接続している配線９を、リング発掘
器１を構成する複数のインノく一夕闇の節点Ａと直接液
していない部分に接続しても、ウニ・〜テスト時に千ツ
ブ外部から電極１０へ配線を施し上記電極を接地するこ
とにより、基板電圧発生回路から半導体基板へ電子が注
入されないことは明白である。
器１を構成する複数のインノく一夕闇の節点Ａと直接液
していない部分に接続しても、ウニ・〜テスト時に千ツ
ブ外部から電極１０へ配線を施し上記電極を接地するこ
とにより、基板電圧発生回路から半導体基板へ電子が注
入されないことは明白である。
この発明は以上説明したとおり、基板電圧発生回路中の
リング発振器の所要個所または結合コンデンサの出力側
にウニ／％テスト時にアースされる電極を設けたので、
ウニ・＼テスト時に基板電圧発生回路から発生した電子
がメモリセルアレーに入り込むことがなく、ウニ／％テ
スト時の誤動作を低減した半導体装置が得られる利点が
ある。
リング発振器の所要個所または結合コンデンサの出力側
にウニ／％テスト時にアースされる電極を設けたので、
ウニ・＼テスト時に基板電圧発生回路から発生した電子
がメモリセルアレーに入り込むことがなく、ウニ／％テ
スト時の誤動作を低減した半導体装置が得られる利点が
ある。
第１図はこの発明の第１の実施例を示す回路図、第２図
はこの発明の第２の実施例を示す回路図、第３図はこの
発明の第３の実施例を示す回路図、第４図は従来の半導
体装置の基板電圧発生回路図である。 図中において、１はリング発振器、２は結合コンチンｔ
、３．４はエン・翫ンスメント型ＭＯ８Ｔ。 極である。 なお、各図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭６０−０１６１８４号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁６行、第７頁５行の「配線９」を、
それぞれ「配線」と補正する。 （２） 同しく第７頁１行の１リング発振器」を、「
リング発振器１」と補正する。 （３）同じく第７頁１７行、第８頁５行の１電極」を、
それぞれ「電極１０」と補正する。 以 上
はこの発明の第２の実施例を示す回路図、第３図はこの
発明の第３の実施例を示す回路図、第４図は従来の半導
体装置の基板電圧発生回路図である。 図中において、１はリング発振器、２は結合コンチンｔ
、３．４はエン・翫ンスメント型ＭＯ８Ｔ。 極である。 なお、各図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名） 手続補正書（自発） １．事件の表示 特願昭６０−０１６１８４号２、
発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁６行、第７頁５行の「配線９」を、
それぞれ「配線」と補正する。 （２） 同しく第７頁１行の１リング発振器」を、「
リング発振器１」と補正する。 （３）同じく第７頁１７行、第８頁５行の１電極」を、
それぞれ「電極１０」と補正する。 以 上
Claims (1)
- エンハンスメント型の２個のＭＯＳトランジスタを有
し、この一方のＭＯＳトランジスタのドレインを配線に
接続し、ソースを他方のＭＯＳトランジスタのドレイン
に接続し、この他方のＭＯＳトランジスタのソースを接
地し、両ＭＯＳトランジスタのゲートをそれぞれのドレ
インに接続し、前記両ＭＯＳトランジスタのソースとド
レインの接続点にリング発振器の出力を結合コンデンサ
を介して接続し、さらに、前記配線にウェハテスト時に
チップ外部から基板電圧を与える電極を接続した基板電
圧発生回路を備えた半導体装置において、前記結合コン
デンサの出力側または前記リング発振器の所要個所にウ
ェハテスト時にアースされる電極を設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016184A JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016184A JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61172295A true JPS61172295A (ja) | 1986-08-02 |
| JPH0422319B2 JPH0422319B2 (ja) | 1992-04-16 |
Family
ID=11909424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016184A Granted JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61172295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1985
- 1985-01-28 JP JP60016184A patent/JPS61172295A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422319B2 (ja) | 1992-04-16 |
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