JPS63108592A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
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- JPS63108592A JPS63108592A JP61256526A JP25652686A JPS63108592A JP S63108592 A JPS63108592 A JP S63108592A JP 61256526 A JP61256526 A JP 61256526A JP 25652686 A JP25652686 A JP 25652686A JP S63108592 A JPS63108592 A JP S63108592A
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- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 230000008878 coupling Effects 0.000 claims abstract description 6
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- 239000004065 semiconductor Substances 0.000 abstract description 18
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば絶縁ゲート型電界効果トランジスタ
(以′FMO8Tと称する)を基本塁子とする半導体メ
モリに平常時に内部基板電圧を発生する回路の改良(こ
関するものである。
(以′FMO8Tと称する)を基本塁子とする半導体メ
モリに平常時に内部基板電圧を発生する回路の改良(こ
関するものである。
従来この種の基板電圧発生回路として笛3図に示すもの
があった。この図に3いで、C1)は1段のインバータ
で構成されたリング発振器、(2)は177グ発振器(
1)と節Bとの聞に接続された結合コンデンサ、(3)
はゲート及びドレインを節Aに接続しンアルばニウム配
線(5)に電気的に接続した第2のエンハンスメント型
MO8T 、 (6)はアルミニウム配線(5)iこ′
4気的に接続したアルミニウム電極、(7)はアルミニ
ウム配線(5)と節Bとの間Iこ不可避的に形成される
n4− pダイオード、(8)は基板容量である。
があった。この図に3いで、C1)は1段のインバータ
で構成されたリング発振器、(2)は177グ発振器(
1)と節Bとの聞に接続された結合コンデンサ、(3)
はゲート及びドレインを節Aに接続しンアルばニウム配
線(5)に電気的に接続した第2のエンハンスメント型
MO8T 、 (6)はアルミニウム配線(5)iこ′
4気的に接続したアルミニウム電極、(7)はアルミニ
ウム配線(5)と節Bとの間Iこ不可避的に形成される
n4− pダイオード、(8)は基板容量である。
次に動作について説明する。リング発振器+11は、例
えば電源電圧Vccが5V、周囲温度Taが25℃の特
約4.2 M冊で発振する。この周波数で1節A始め1
節A及び節Bの電圧をOvとする。この状態でMO8T
+3) 、 T4/)はoffシている。次にリング
オVccとなる。(今、節Bの浮遊容量はないものとす
る)この時、MO8T (4)及びn”pダイオード(
7)がon t、l−これら(4)及び(7)を通して
電子が基板容量(8)で、0の電圧を内部発生基板電圧
として、チップをパンケージに封止後用いCいる。また
、従来ウェーハテスト時には、内部発生基板電圧の他、
アルミニウム電極(6)(こチップ外部からの配線で基
板電圧を与えていた。
えば電源電圧Vccが5V、周囲温度Taが25℃の特
約4.2 M冊で発振する。この周波数で1節A始め1
節A及び節Bの電圧をOvとする。この状態でMO8T
+3) 、 T4/)はoffシている。次にリング
オVccとなる。(今、節Bの浮遊容量はないものとす
る)この時、MO8T (4)及びn”pダイオード(
7)がon t、l−これら(4)及び(7)を通して
電子が基板容量(8)で、0の電圧を内部発生基板電圧
として、チップをパンケージに封止後用いCいる。また
、従来ウェーハテスト時には、内部発生基板電圧の他、
アルミニウム電極(6)(こチップ外部からの配線で基
板電圧を与えていた。
従来の基板電圧発生回路は上記のように構成されている
ので、基板電圧を発生するため半導体基板へ注入された
電子がメモリセルへ入り込み半導体メモリが誤動作を起
こさないよう(こ、基板電圧発生回路とメモリセルの距
離を電子の拡散長以上にしたり、基板電圧発生回路周辺
、メモリアレーの周辺にn4領域を設は前記n4領域ζ
こ正の電圧を加え、基板lこ注入された電子がメモリセ
ルに入り込むのを防いでいたか、ウェーハテスト時には
、基板電圧発生回路及び外部からアルミニウム電極(6
)への配線を通して半導体基板・\電子を注入するfコ
め、特に高電源電圧のウェー/・テスト時にCゴ半導体
基板へ注入された電子がメモリセルの入り込み半導体メ
モリが誤動作を起こす恐れがあった。
ので、基板電圧を発生するため半導体基板へ注入された
電子がメモリセルへ入り込み半導体メモリが誤動作を起
こさないよう(こ、基板電圧発生回路とメモリセルの距
離を電子の拡散長以上にしたり、基板電圧発生回路周辺
、メモリアレーの周辺にn4領域を設は前記n4領域ζ
こ正の電圧を加え、基板lこ注入された電子がメモリセ
ルに入り込むのを防いでいたか、ウェーハテスト時には
、基板電圧発生回路及び外部からアルミニウム電極(6
)への配線を通して半導体基板・\電子を注入するfコ
め、特に高電源電圧のウェー/・テスト時にCゴ半導体
基板へ注入された電子がメモリセルの入り込み半導体メ
モリが誤動作を起こす恐れがあった。
この発明は上記問題点を解消する1こめにfよされたも
ので、電圧発生回路乃)ら半導体基板へ′IjL子が注
入されることを防止し、半導体メモリの誤動作を低減で
きる基板電圧発生回路を提供することを目的としている
。
ので、電圧発生回路乃)ら半導体基板へ′IjL子が注
入されることを防止し、半導体メモリの誤動作を低減で
きる基板電圧発生回路を提供することを目的としている
。
この発明は、基板′電圧発生回路内のチャ−ジポンプ回
路と結合コンデンサを一気的に接続する配縁に、ウェー
ハテスト後に電気的fこ切@される電気ヒユーズの一端
を接続し、前記ヒユーズの他端(こはエンハンスメント
型MO8Tのトノイン端を接続し、前記エンハンスメン
ト型MO8Tのゲート端る。
路と結合コンデンサを一気的に接続する配縁に、ウェー
ハテスト後に電気的fこ切@される電気ヒユーズの一端
を接続し、前記ヒユーズの他端(こはエンハンスメント
型MO8Tのトノイン端を接続し、前記エンハンスメン
ト型MO8Tのゲート端る。
この発明fこおける基板電圧不活性回路は、基板電圧発
生回路の結合コンデンサとチャージポンプ回路を接続す
るノードの電位を、ウェーハテスト時にはぼ接地電位に
することにより、基板電圧発生回路を動作させない。
生回路の結合コンデンサとチャージポンプ回路を接続す
るノードの電位を、ウェーハテスト時にはぼ接地電位に
することにより、基板電圧発生回路を動作させない。
以下、この発明の一実施例を図面について説明する。第
1図はこの発明の一実施例を示す、ウェーハテスト時に
基板電圧発生回路から半導体基板へ電子を注入しないた
めの基板電子不活性回路を備えた基板電圧発生回路であ
る。第1図−こおいC第3図と同一部分は同じ符号で示
されている。第1図において、(9)は節Bと一端を電
気的に接続されており、ウェーハテスト後9こ′一気的
に切断され61Efiヒユーズ、αOはドレイン端を前
記電気ヒユーズの節Bと反対側の端に電気的に接続し、
ソース端を接地端子(こ電気的に接続し、ゲート端を電
源端子αηにに気的(こ接続した第3のNチャネルエン
ハンスメント型MO3Tである。
1図はこの発明の一実施例を示す、ウェーハテスト時に
基板電圧発生回路から半導体基板へ電子を注入しないた
めの基板電子不活性回路を備えた基板電圧発生回路であ
る。第1図−こおいC第3図と同一部分は同じ符号で示
されている。第1図において、(9)は節Bと一端を電
気的に接続されており、ウェーハテスト後9こ′一気的
に切断され61Efiヒユーズ、αOはドレイン端を前
記電気ヒユーズの節Bと反対側の端に電気的に接続し、
ソース端を接地端子(こ電気的に接続し、ゲート端を電
源端子αηにに気的(こ接続した第3のNチャネルエン
ハンスメント型MO3Tである。
次(コこの実施例において、ウェーハテスト時ζこ基板
′4電圧生回路から半導体基板へ電子が注入され、前記
電子がメモリセルアレーlこ入り込み、半導体装置fこ
誤動作8およぼすこと(こ対する。この発明の基板電圧
不活性回路を備えた基板電圧発生回路の1′μ用fこつ
いて説明する。ウェーハテスト時1こは、電気ヒユーズ
(9)は電気的に切断されてεらず、前記ヒユーズ(9
)の一端は節Bと電気的に接続され、前記ヒユーズ(9
)の他端はMO8TαQのドレイン端(こ接続され、前
記へ10sT QOのゲート端子は電源端子へ接続され
、前記MO8T (10のソース端は接地端子に接続さ
れている。この状態でリングオシレータ(1)が発振す
ると、節Aのa位はリングオシレータ(1)の発振周波
数で電源電圧VccとOvとの間で変化する。し力)6
1節Bは電気ヒユーズ(9)を11fl LrNチャネ
ルエンハンスメント型MO8T QQのドレイン端へ接
続され、 MO8Tαqのゲート端は電源端子に接続さ
れ、 MO3T (10のソース端は接地端子へ接続さ
れ、HO3T(1Gは常時ON状態にあるので。
′4電圧生回路から半導体基板へ電子が注入され、前記
電子がメモリセルアレーlこ入り込み、半導体装置fこ
誤動作8およぼすこと(こ対する。この発明の基板電圧
不活性回路を備えた基板電圧発生回路の1′μ用fこつ
いて説明する。ウェーハテスト時1こは、電気ヒユーズ
(9)は電気的に切断されてεらず、前記ヒユーズ(9
)の一端は節Bと電気的に接続され、前記ヒユーズ(9
)の他端はMO8TαQのドレイン端(こ接続され、前
記へ10sT QOのゲート端子は電源端子へ接続され
、前記MO8T (10のソース端は接地端子に接続さ
れている。この状態でリングオシレータ(1)が発振す
ると、節Aのa位はリングオシレータ(1)の発振周波
数で電源電圧VccとOvとの間で変化する。し力)6
1節Bは電気ヒユーズ(9)を11fl LrNチャネ
ルエンハンスメント型MO8T QQのドレイン端へ接
続され、 MO8Tαqのゲート端は電源端子に接続さ
れ、 MO3T (10のソース端は接地端子へ接続さ
れ、HO3T(1Gは常時ON状態にあるので。
節Bの電位はリングオシレータ(1)の発振にかかわら
ずほとんど0v71)ら変化しない。つまり、MO8T
+31 、 (4)はウェーハテストの際、常時OF
F したままで、半導体基板へ基板電圧発生回路から電
子の注入はなく、アルミニウム配線(5)及びアルばニ
ウム電極(6)をこ内部発生基板電圧は供給されない。
ずほとんど0v71)ら変化しない。つまり、MO8T
+31 、 (4)はウェーハテストの際、常時OF
F したままで、半導体基板へ基板電圧発生回路から電
子の注入はなく、アルミニウム配線(5)及びアルばニ
ウム電極(6)をこ内部発生基板電圧は供給されない。
第2図は本発明の他の実施例を示している。節B fc
Nチャ不ルエンノ・ンスメント型MO8T QOノド
レイン端を接続し、前記MO8TQUのゲート端子を電
源端子に接続し、前記MO8T(10のソース端子をウ
ェーハテスト後に電気的に切断される電気ヒユーズ(9
)の一端に接続し、前記電気ヒユーズ(9)の他端を接
地端子に接続しでも、ウェーハテスト時に基板電圧発生
回路から半導体基板へ電子が注入されないことは明白で
ある。
Nチャ不ルエンノ・ンスメント型MO8T QOノド
レイン端を接続し、前記MO8TQUのゲート端子を電
源端子に接続し、前記MO8T(10のソース端子をウ
ェーハテスト後に電気的に切断される電気ヒユーズ(9
)の一端に接続し、前記電気ヒユーズ(9)の他端を接
地端子に接続しでも、ウェーハテスト時に基板電圧発生
回路から半導体基板へ電子が注入されないことは明白で
ある。
又1本発明の電気ヒユーズのかわり(こ、レーザ光で切
断可能なヒユーズを用いても、を気ヒユーズを使用した
場合と同様の効果が実現されることは明白である。
断可能なヒユーズを用いても、を気ヒユーズを使用した
場合と同様の効果が実現されることは明白である。
以上のように、この発明によればウェーハテスト時の基
板電圧発生回路から半導体基板へ電子が注入されないよ
うに構成したので、基板電圧発生回路力)ら発生した電
子がメモリセルアレーtこ入り込むことがなく、ウェー
ハテスト時の誤動作を低減した基板電圧発生回路が得ら
れる利点がある。
板電圧発生回路から半導体基板へ電子が注入されないよ
うに構成したので、基板電圧発生回路力)ら発生した電
子がメモリセルアレーtこ入り込むことがなく、ウェー
ハテスト時の誤動作を低減した基板電圧発生回路が得ら
れる利点がある。
第1図はこの発明の一実施例を示す回路図、第2図はこ
の発明の他の実施例を示す回路図、第3図は従来の基板
電圧発生回路を示す回路図である。 図(こおいて、(1)はリング発振器、(2)は結合コ
ンデンサ、(3)及び(4)はそれぞれ第1及び第2の
エンハンスメント型MO8T、(6)は基板電圧供給電
極。 (9)ハヒューズ、00は第3のエンハンスメント型M
O8T、αυは電源端子である。 なお1図中同一符号は同一、または相当部分を示す。
の発明の他の実施例を示す回路図、第3図は従来の基板
電圧発生回路を示す回路図である。 図(こおいて、(1)はリング発振器、(2)は結合コ
ンデンサ、(3)及び(4)はそれぞれ第1及び第2の
エンハンスメント型MO8T、(6)は基板電圧供給電
極。 (9)ハヒューズ、00は第3のエンハンスメント型M
O8T、αυは電源端子である。 なお1図中同一符号は同一、または相当部分を示す。
Claims (2)
- (1)発振器の出力が結合コンデンサを介してドレイン
及びゲートに接続され、ソースが接地された第1のエン
ハンスメント型MOSトランジスタと、この第1のエン
ハンスメント型MOSトランジスタのドレイン及びゲー
トにソースが接続され、ドレイン及びゲートが基板電圧
供給電極に接続された第2のエンハンスメント型MOS
トランジスタとを備えたものにおいて、 第3のエンハンスメント型MOSトランジスタのソース
・ドレイン回路に直列に当該電路を遮断可能なヒューズ
を接続してなる直列接続体を上記第1のエンハンスメン
ト型MOSトランジスタと並列に接続し、 上記第3のエンハンスメント型MOSトランジスタのゲ
ートを電源端子に接続したことを特徴とする基板電圧発
生回路。 - (2)ヒューズにレーザ光で切断可能なヒューズを用い
たことを特徴とする特許請求の範囲第1項記載の基板電
圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61256526A JPS63108592A (ja) | 1986-10-27 | 1986-10-27 | 基板電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61256526A JPS63108592A (ja) | 1986-10-27 | 1986-10-27 | 基板電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63108592A true JPS63108592A (ja) | 1988-05-13 |
Family
ID=17293847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61256526A Pending JPS63108592A (ja) | 1986-10-27 | 1986-10-27 | 基板電圧発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63108592A (ja) |
-
1986
- 1986-10-27 JP JP61256526A patent/JPS63108592A/ja active Pending
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