JPH0422319B2 - - Google Patents
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- JPH0422319B2 JPH0422319B2 JP60016184A JP1618485A JPH0422319B2 JP H0422319 B2 JPH0422319 B2 JP H0422319B2 JP 60016184 A JP60016184 A JP 60016184A JP 1618485 A JP1618485 A JP 1618485A JP H0422319 B2 JPH0422319 B2 JP H0422319B2
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- Japan
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- electrode
- wiring
- substrate
- substrate voltage
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- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000012360 testing method Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 13
- 229910052782 aluminium Inorganic materials 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 6
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば絶縁ゲート型電界効果トラ
ンジスタ（以下MOSTと称する）を基本素子と
する半導体メモリに関し、特に基板電圧を外部か
らの配線でチツプに与える場合、内部基板電圧発
生回路から発生した電子がメモリセルに入り込
み、前記半導体メモリに誤動作をおよぼすことを
防止するようにした半導体装置に関するものであ
る。
ンジスタ（以下MOSTと称する）を基本素子と
する半導体メモリに関し、特に基板電圧を外部か
らの配線でチツプに与える場合、内部基板電圧発
生回路から発生した電子がメモリセルに入り込
み、前記半導体メモリに誤動作をおよぼすことを
防止するようにした半導体装置に関するものであ
る。
従来、この種の装置として第４図に示す基板電
圧発生回路を備えたものがあつた。この図におい
て、１はｎ段のインバータからなるリング発振
器、２は前記リング発振器１の節点Ａと節点Ｂの
間に接続された結合コンデンサ、３はゲートおよ
びドレインを節点Ｂに接続しソースを接地したエ
ンハンスメント型MOST、４はソースを節点Ｂ
に接続しゲートおよびドレインをアルミニウム配
線５に電気的に接続したエンハンスメント型
MOST、６は前記アルミニウム配線５に接続し
たアルミニウム電極、７は前記アルミニウム配線
５と節点Ｂの間に不可避的に形成されるn+pダイ
オード、８は基板容量である。
圧発生回路を備えたものがあつた。この図におい
て、１はｎ段のインバータからなるリング発振
器、２は前記リング発振器１の節点Ａと節点Ｂの
間に接続された結合コンデンサ、３はゲートおよ
びドレインを節点Ｂに接続しソースを接地したエ
ンハンスメント型MOST、４はソースを節点Ｂ
に接続しゲートおよびドレインをアルミニウム配
線５に電気的に接続したエンハンスメント型
MOST、６は前記アルミニウム配線５に接続し
たアルミニウム電極、７は前記アルミニウム配線
５と節点Ｂの間に不可避的に形成されるn+pダイ
オード、８は基板容量である。
次に動作について説明する。リング発振器１
は、例えば電源電圧Vcc（図示せず）が5V、周囲
温度Taが25℃の時約4.2MHzで発振する。この周
波数で、節点Ａの電圧はVccと0Vの間で上記周波
数で変化する。今、エンハンスメント型MOST
３、および４のしきい値電圧は等しくVthである
とし、はじめ節点Ａおよび節点Ｂの電圧を0Vと
する。この状態でエンハンスメント型MOST３、
および４はoffしている。次にリング発振器１の
発振で、節点Ａの電圧がVccになる。この時、エ
ンハンスメント型MOST３がONし節点Ｂの電圧
はしきい値電圧Vthに落ちつく。
は、例えば電源電圧Vcc（図示せず）が5V、周囲
温度Taが25℃の時約4.2MHzで発振する。この周
波数で、節点Ａの電圧はVccと0Vの間で上記周波
数で変化する。今、エンハンスメント型MOST
３、および４のしきい値電圧は等しくVthである
とし、はじめ節点Ａおよび節点Ｂの電圧を0Vと
する。この状態でエンハンスメント型MOST３、
および４はoffしている。次にリング発振器１の
発振で、節点Ａの電圧がVccになる。この時、エ
ンハンスメント型MOST３がONし節点Ｂの電圧
はしきい値電圧Vthに落ちつく。
次に、節点Ａの電圧が再び0Vになると、結合
コンデンサ２の容量結合で、節点Ｂの電圧は
（Vth−Vcc）となる。なお、節点Ｂの浮遊容量は
ないものとする。この時、エンハンスメント型
MOST４およびn+pダイオード７がONし、エン
ハンスメント型MOST４とn+pダイオード７を通
して電子が基板容量８に供給される。
コンデンサ２の容量結合で、節点Ｂの電圧は
（Vth−Vcc）となる。なお、節点Ｂの浮遊容量は
ないものとする。この時、エンハンスメント型
MOST４およびn+pダイオード７がONし、エン
ハンスメント型MOST４とn+pダイオード７を通
して電子が基板容量８に供給される。
この時のアルミニウム配線５およびアルミニウ
ム電極６の電圧は−（Vcc−2Vth）で、この電圧を
内部発生基板電圧として、チツプをパツケージに
封止後用いている。また、従来ウエハテスト時に
は、内部発生基板電圧の他にアルミニウム電極６
にチツプ外部からの配線で基板電圧を与えてい
た。
ム電極６の電圧は−（Vcc−2Vth）で、この電圧を
内部発生基板電圧として、チツプをパツケージに
封止後用いている。また、従来ウエハテスト時に
は、内部発生基板電圧の他にアルミニウム電極６
にチツプ外部からの配線で基板電圧を与えてい
た。
従来の半導体装置は上記のように構成されてお
り、基板電圧を発生するため半導体基板へ注入さ
れた電子がメモリセル（図示せず）へ入り込み半
導体メモリが誤動作を起こさないように基板電圧
発生回路とメモリセルの距離を電子の拡散長以上
にしたり、基板電圧発生回路周辺、メモリセルア
レーの周辺にn+領域を設け前記n+領域に正の電
圧を加え、半導体基板に注入された電子がメモリ
セルに入り込むのを防いでいるが、ウエハテスト
時には基板電圧発生回路および外部からアルミニ
ウム電極６への配線を通して半導体基板へ電子を
注入するため、特に高電源電圧のウエハテスト時
には半導体基板へ注入された電子がメモリセルに
入り込み半導体メモリが誤動作を起こす恐れがあ
つた。
り、基板電圧を発生するため半導体基板へ注入さ
れた電子がメモリセル（図示せず）へ入り込み半
導体メモリが誤動作を起こさないように基板電圧
発生回路とメモリセルの距離を電子の拡散長以上
にしたり、基板電圧発生回路周辺、メモリセルア
レーの周辺にn+領域を設け前記n+領域に正の電
圧を加え、半導体基板に注入された電子がメモリ
セルに入り込むのを防いでいるが、ウエハテスト
時には基板電圧発生回路および外部からアルミニ
ウム電極６への配線を通して半導体基板へ電子を
注入するため、特に高電源電圧のウエハテスト時
には半導体基板へ注入された電子がメモリセルに
入り込み半導体メモリが誤動作を起こす恐れがあ
つた。
この発明は、上記の欠点を除去するためになさ
れたもので、基板電圧発生回路に電極を付加し、
ウエハテスト時には上記電極をチツプ外部からの
配線で接地し、ウエハテスト時に基板電圧発生回
路から半導体基板へ電子が注入されることを防止
し、誤動作を低減する半導体装置を提供すること
を目的としている。
れたもので、基板電圧発生回路に電極を付加し、
ウエハテスト時には上記電極をチツプ外部からの
配線で接地し、ウエハテスト時に基板電圧発生回
路から半導体基板へ電子が注入されることを防止
し、誤動作を低減する半導体装置を提供すること
を目的としている。
〔問題点を解決するための手段〕
この発明にかかる半導体装置は、それが具備し
ている基板電圧発生回路中のリング発振器の所要
個所または結合コンデンサの出力側にウエハテス
ト時にアースされる電極を設けたものである。
ている基板電圧発生回路中のリング発振器の所要
個所または結合コンデンサの出力側にウエハテス
ト時にアースされる電極を設けたものである。
この発明によれば、ウエハテスト時に電極をア
ースすることによつて基板電圧発生回路から半導
体基板へ電子が注入されるのが防止される。
ースすることによつて基板電圧発生回路から半導
体基板へ電子が注入されるのが防止される。
第１図はこの発明の一実施例を示す、ウエハテ
スト時に基板電圧発生回路から半導体基板へ電子
を注入しないための電極を備えた基板電圧発生回
路である。第１図において第４図と同一部分は同
じ符号で示されており、９は節点Ｂと電気的に接
続されている配線、１０は前記配線９と電気的に
接続し外部から配線を施し接地する電極である。
この電極１０およ配線９は半導体装置を製造する
工程で、例えばアルミニウム電極を用いて形成さ
れる。
スト時に基板電圧発生回路から半導体基板へ電子
を注入しないための電極を備えた基板電圧発生回
路である。第１図において第４図と同一部分は同
じ符号で示されており、９は節点Ｂと電気的に接
続されている配線、１０は前記配線９と電気的に
接続し外部から配線を施し接地する電極である。
この電極１０およ配線９は半導体装置を製造する
工程で、例えばアルミニウム電極を用いて形成さ
れる。
次に、この発明において、ウエハテスト時に基
板電圧発生回路から半導体基板へ電子が注入さ
れ、前記電子がメモリセルアレーに入り込み、半
導体装置に誤動作を及ぼすことに対するこの発明
の電極１０を備えた基板電圧発生回路の動作につ
いて説明する。
板電圧発生回路から半導体基板へ電子が注入さ
れ、前記電子がメモリセルアレーに入り込み、半
導体装置に誤動作を及ぼすことに対するこの発明
の電極１０を備えた基板電圧発生回路の動作につ
いて説明する。
配線９は節点Ｂと電極１０の間を電気的に接続
しており、さらに、電極１０はウエハテスト時チ
ツプ外部からの配線で接地されている。この状態
でリング発振器１が発振すると、節点Ａの電位は
リング発振器１の発振周波数で電源電圧Vccと0V
の間で変化する。
しており、さらに、電極１０はウエハテスト時チ
ツプ外部からの配線で接地されている。この状態
でリング発振器１が発振すると、節点Ａの電位は
リング発振器１の発振周波数で電源電圧Vccと0V
の間で変化する。
しかし、節点Ｂは配線９を通して電極１０に電
気的に接続し、電極１０はウエハテスト時チツプ
外部からの配線で接地されているので、節点Ｂの
電位はリング発振器１の発振にかかわらず0Vか
ら変化しない。つまり、MOST３，４はウエハ
テストのの際、常時offしたままで、半導体基板
へ基板電圧発生回路から電子の注入はなく、アル
ミニウム配線５およびアルミニウム電極６に内部
発生基板電圧は供給されない。
気的に接続し、電極１０はウエハテスト時チツプ
外部からの配線で接地されているので、節点Ｂの
電位はリング発振器１の発振にかかわらず0Vか
ら変化しない。つまり、MOST３，４はウエハ
テストのの際、常時offしたままで、半導体基板
へ基板電圧発生回路から電子の注入はなく、アル
ミニウム配線５およびアルミニウム電極６に内部
発生基板電圧は供給されない。
第２図はこの発明の第２の実施例を示してい
る。電極１０と電気的に接続している配線９を、
節点Ａつまり結合コンデンサ２の一端で節点Ｂと
反対側に電気的に接続し、配線９に電極１０を電
気的に接続しても、ウエハテスト時にチツプ外部
から電極１０へ配線を施し上記電極１０を接地す
ることにより、基板電圧発生回路から半導体基板
へ電子が注入されないことは明白である。
る。電極１０と電気的に接続している配線９を、
節点Ａつまり結合コンデンサ２の一端で節点Ｂと
反対側に電気的に接続し、配線９に電極１０を電
気的に接続しても、ウエハテスト時にチツプ外部
から電極１０へ配線を施し上記電極１０を接地す
ることにより、基板電圧発生回路から半導体基板
へ電子が注入されないことは明白である。
第３図はこの発明の第３の実施例を示してい
る。電極１０と電気的に接続している配線９を、
リング発振器１を構成する複数のインバータ間の
節点Ａと直接接していない部分に接続しても、ウ
エハテスト時にチツプ外部から電極１０へ配線を
施し上記電極１０を接地することにより、基板電
圧発生回路から半導体基板へ電子が注入されない
ことは明白である。
る。電極１０と電気的に接続している配線９を、
リング発振器１を構成する複数のインバータ間の
節点Ａと直接接していない部分に接続しても、ウ
エハテスト時にチツプ外部から電極１０へ配線を
施し上記電極１０を接地することにより、基板電
圧発生回路から半導体基板へ電子が注入されない
ことは明白である。
この発明は以上説明したとおり、基板電圧発生
回路中のリング発振器の所要個所または結合コン
デンサの出力側にウエハテスト時にアースされる
電極を設けたので、ウエハテスト時に基板電圧発
生回路から発生した電子がメモリセルアレーに入
り込むことがなく、ウエハテスト時の誤動作を低
減した半導体装置が得られる利点がある。
回路中のリング発振器の所要個所または結合コン
デンサの出力側にウエハテスト時にアースされる
電極を設けたので、ウエハテスト時に基板電圧発
生回路から発生した電子がメモリセルアレーに入
り込むことがなく、ウエハテスト時の誤動作を低
減した半導体装置が得られる利点がある。
第１図はこの発明の第１の実施例を示す回路
図、第２図はこの発明の第２の実施例を示す回路
図、第３図はこの発明の第３の実施例を示す回路
図、第４図は従来の半導体装置の基板電圧発生回
路図である。 図中において、１はリング発振器、２は結合コ
ンデンサ、３，４はエンハンスメント型MOST、
５はアルミニウム配線、６はアルミニウム電極、
７はn+pダイオード、８は基板容量、９は配線、
１０は電極である。なお、各図中の同一符号は同
一または相当部分を示す。
図、第２図はこの発明の第２の実施例を示す回路
図、第３図はこの発明の第３の実施例を示す回路
図、第４図は従来の半導体装置の基板電圧発生回
路図である。 図中において、１はリング発振器、２は結合コ
ンデンサ、３，４はエンハンスメント型MOST、
５はアルミニウム配線、６はアルミニウム電極、
７はn+pダイオード、８は基板容量、９は配線、
１０は電極である。なお、各図中の同一符号は同
一または相当部分を示す。
Claims (1)
- １ エンハンスメント型の２個のMOSトランジ
スタを有し、この一方のMOSトランジスタのド
レインを配線に接続し、ソースを他方のMOSト
ランジスタのドレインに接続し、この他方の
MOSトランジスタのソースを接地し、両MOSト
ランジスタのゲートをそれぞれのドレインに接続
し、前記両MOSトランジスタのソースとドレイ
ンの接続点にリング発振器の出力を結合コンデン
サを介して接続し、さらに、前記配線にウエハテ
スト時にチツプ外部から基板電圧を与える電極を
接続した基板電圧発生回路を備えた半導体装置に
おいて、前記結合コンデンサの出力側または前記
リング発振器の所要個所にウエハテスト時にアー
スされる電極を設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016184A JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016184A JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61172295A JPS61172295A (ja) | 1986-08-02 |
| JPH0422319B2 true JPH0422319B2 (ja) | 1992-04-16 |
Family
ID=11909424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016184A Granted JPS61172295A (ja) | 1985-01-28 | 1985-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61172295A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3683915B2 (ja) * | 1993-09-24 | 2005-08-17 | 株式会社東芝 | 半導体記憶装置 |
-
1985
- 1985-01-28 JP JP60016184A patent/JPS61172295A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61172295A (ja) | 1986-08-02 |
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