JPS62165791A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
- Publication number
- JPS62165791A JPS62165791A JP61008579A JP857986A JPS62165791A JP S62165791 A JPS62165791 A JP S62165791A JP 61008579 A JP61008579 A JP 61008579A JP 857986 A JP857986 A JP 857986A JP S62165791 A JPS62165791 A JP S62165791A
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- Japan
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- node
- circuit
- charge pump
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイナミック集積回路メモリ装置に内蔵され
る基板電圧発生回路に関するものである。
る基板電圧発生回路に関するものである。
第４図は、Ｈ，ＭＡＳＵＤＡ、ｅｔ ａｌ、、”Ｓｉｎ
ｇｌｅ ５Ｖ、６４ＫＲＡＭ ｗｉｔｈ Ｓｃａｌｅｄ
−Ｄｏｗｎ ＭＯＳ ５ｔｒｕｃｔｕｒｅ’： ＩＥＥ
Ｅ Ｉ 。
ｇｌｅ ５Ｖ、６４ＫＲＡＭ ｗｉｔｈ Ｓｃａｌｅｄ
−Ｄｏｗｎ ＭＯＳ ５ｔｒｕｃｔｕｒｅ’： ＩＥＥ
Ｅ Ｉ 。
５ｏｌｉｄ−８ｔａｔｅ ｃｉｒｃｕｉｔｓ、 ｖｏｌ
、 ５ｃ−１５，Ｐ、６’７２． Ａｕｇ。
、 ５ｃ−１５，Ｐ、６’７２． Ａｕｇ。
１９８０、に示された従来の基板電圧発生回路金示す回
路図で、図中、（１）は発振器、（２）は容量、（３）
は浮遊容量、（４） 、 （５）はＭＯＳ トランジス
ター、φけ発振信号、・ ｖＢＢは基板電圧、Ｎｌはノ
ード番Ｊ８−を示す。なお、因で破線で囲んた（１０
ｔチャージポンプ回路と称す。
路図で、図中、（１）は発振器、（２）は容量、（３）
は浮遊容量、（４） 、 （５）はＭＯＳ トランジス
ター、φけ発振信号、・ ｖＢＢは基板電圧、Ｎｌはノ
ード番Ｊ８−を示す。なお、因で破線で囲んた（１０
ｔチャージポンプ回路と称す。
次に、第５図の波形図を用いて、第４図のチャージポン
プ＃作について説明する。
プ＃作について説明する。
電源電圧Ｖ。０が投入されると、発振器（１）が信号φ
’ｋｌＷ生する。信号φが高レベルになると、容量（２
）の結合によりノードＮｌは、高レベルになろうとする
が、トランジスタ（５）がＯＮ状態となるため、■７（
トランジスタのスレシホールド電圧）までしか上昇しな
い。次に、信号ψが低レベルになると、やはシ、容量結
合により、ノードＮ１は、低レベルになろうとするが、
トランジスタ（４）がＯＮ状態となるため、電気的的に
７０−ティングである基板電位ＶＢｌｌが負電圧となり
（ノードＮ１の電子が基板へ転送される。）、ノードＮ
１０レベルは、瞬間低くなるが、すぐにＶＢＩｌ ”−
ｖＴまで回復する。
’ｋｌＷ生する。信号φが高レベルになると、容量（２
）の結合によりノードＮｌは、高レベルになろうとする
が、トランジスタ（５）がＯＮ状態となるため、■７（
トランジスタのスレシホールド電圧）までしか上昇しな
い。次に、信号ψが低レベルになると、やはシ、容量結
合により、ノードＮ１は、低レベルになろうとするが、
トランジスタ（４）がＯＮ状態となるため、電気的的に
７０−ティングである基板電位ＶＢｌｌが負電圧となり
（ノードＮ１の電子が基板へ転送される。）、ノードＮ
１０レベルは、瞬間低くなるが、すぐにＶＢＩｌ ”−
ｖＴまで回復する。
この瞬間的なレベル低下の程度は、トランジスタ（４）
の能力と容量（２）の大きさとに依存するが、高集積半
導体装置では、トランジスタ（４）のサイズに制限があ
るのでレベル低下は必ず存在する。
の能力と容量（２）の大きさとに依存するが、高集積半
導体装置では、トランジスタ（４）のサイズに制限があ
るのでレベル低下は必ず存在する。
さて、φ信号１サイクルで、基板電位Ｖおが負電圧とな
る程度は、基板の浮遊容量（３）と結合容量（２）とで
決まる。通常、浮遊容ｆｌ（３）は結合容量（２）より
、［１００倍大きいので、第５図に示されるように、上
述のサイクルが繰返えされて、基板電位ｖＢＢは、徐々
に負電位となる。そして、基板電位ｖＢＢは所定の時間
で−（ＶＣ，Ｃ−２Ｖ Ｔ ）に飽和する。以上にて、
半導体装置が使用可能状態となる。以上がチャージポン
プの原理であるが、ｖｃｃが単一電源であるダイナミッ
クメモリ装置で、負入力や、回路＃作に伴う負ノードに
よる電子注入を防止する目的のため広く使用されている
。
る程度は、基板の浮遊容量（３）と結合容量（２）とで
決まる。通常、浮遊容ｆｌ（３）は結合容量（２）より
、［１００倍大きいので、第５図に示されるように、上
述のサイクルが繰返えされて、基板電位ｖＢＢは、徐々
に負電位となる。そして、基板電位ｖＢＢは所定の時間
で−（ＶＣ，Ｃ−２Ｖ Ｔ ）に飽和する。以上にて、
半導体装置が使用可能状態となる。以上がチャージポン
プの原理であるが、ｖｃｃが単一電源であるダイナミッ
クメモリ装置で、負入力や、回路＃作に伴う負ノードに
よる電子注入を防止する目的のため広く使用されている
。
きて、半導体集積回路装置は、ますクエーハ状態でテス
トが行われる。この時、１チツプの基板電位発生回路で
は、ウェーハ全体の基板電圧を供給する能力がないので
、外部よジ強制的に基板電圧を与えている。この場合、
半導体装置の動作マージンを調べるため、電源電圧、基
板電圧をさまざまに変える。この時、基板電位が、−（
ｖｏ。−２Ｖア〕以下の場合は、問題を生じないが、−
（ＶｏＣ−２７Ｔ）以上の場合、電源電圧■ｃｏは与え
られているので、常に、チャージポンプ動作が行われる
。この場合、ノードＮ１の電位は、基板電位よシ、ｖＴ
（〜０．６Ｖ）以上に瞬間低くなり、ノードＮ１を構成
する接合のビルトインポテンシャルを越え、順方向バイ
アスが接合に加わる。この結果、少数キャリアが基板に
注入される。
トが行われる。この時、１チツプの基板電位発生回路で
は、ウェーハ全体の基板電圧を供給する能力がないので
、外部よジ強制的に基板電圧を与えている。この場合、
半導体装置の動作マージンを調べるため、電源電圧、基
板電圧をさまざまに変える。この時、基板電位が、−（
ｖｏ。−２Ｖア〕以下の場合は、問題を生じないが、−
（ＶｏＣ−２７Ｔ）以上の場合、電源電圧■ｃｏは与え
られているので、常に、チャージポンプ動作が行われる
。この場合、ノードＮ１の電位は、基板電位よシ、ｖＴ
（〜０．６Ｖ）以上に瞬間低くなり、ノードＮ１を構成
する接合のビルトインポテンシャルを越え、順方向バイ
アスが接合に加わる。この結果、少数キャリアが基板に
注入される。
少数キャリアの有無で、メモリ機能を果たすダイナミッ
クメモリ装置の場合、この注入された少数キャリアが蓄
積状態中のメモリ情報を破壊し、ＲＡＭの動作マージン
テストが行えない問題が発生していた。
クメモリ装置の場合、この注入された少数キャリアが蓄
積状態中のメモリ情報を破壊し、ＲＡＭの動作マージン
テストが行えない問題が発生していた。
この発明は、上記の問題を解消するためになされたもの
で、ウェーハテスト時に、チャージポンプ回路からの少
数キャリア注入がなく、広範囲の動作マージンテストが
行えるダイナミック集積回路メモリ装置を得ることを目
的としている。
で、ウェーハテスト時に、チャージポンプ回路からの少
数キャリア注入がなく、広範囲の動作マージンテストが
行えるダイナミック集積回路メモリ装置を得ることを目
的としている。
〔問題点を解決するための手段］
この発明の基板電圧発生回路は、ウェーハテスト時のみ
チャージポンプ回路の動作を停止させるようにしたもの
である。
チャージポンプ回路の動作を停止させるようにしたもの
である。
この発明における基板電圧発生回路は、ウェーハテスト
時にはチャージポンプ回路からの少数キャリアの注入は
無く、チップ状態では基板電圧が正常に発生する。
時にはチャージポンプ回路からの少数キャリアの注入は
無く、チップ状態では基板電圧が正常に発生する。
以下、この発明の第１の実施例全第１図について説明す
る。
る。
図中、破線で囲んだ翰はスイッチ回路、（６） 、 （
７）はＭＯＳ）ランジスタ、（３）はウェーハテスト時
のブロービングパッドを示す。Ｎ２ｉノ一ド番−ｊ）ｅ
示し、他は第４図と同じものを示す。
７）はＭＯＳ）ランジスタ、（３）はウェーハテスト時
のブロービングパッドを示す。Ｎ２ｉノ一ド番−ｊ）ｅ
示し、他は第４図と同じものを示す。
以下、第２図の波形図を用いて第１図の回路の動作を説
明する。
明する。
ウェーハテスト時には、パッド（３）の電位全像レベル
（ＧＮＤ ）にすることにより、トランジスタ（７）は
ＯＦＦ’状態となる。この場合の波形図を第２図に示す
。
（ＧＮＤ ）にすることにより、トランジスタ（７）は
ＯＦＦ’状態となる。この場合の波形図を第２図に示す
。
φ信号がｖｃｃレベルとなり、ノードＮ１が容量結合で
高レベルとなる時、ノードＮ２の浮遊容量は、容量（２
）に比べて十分小さいため、瞬時にしてＶ。０−ＶＴレ
ベルまで充電される。この結果、ノードＮ１はほぼＶ。
高レベルとなる時、ノードＮ２の浮遊容量は、容量（２
）に比べて十分小さいため、瞬時にしてＶ。０−ＶＴレ
ベルまで充電される。この結果、ノードＮ１はほぼＶ。
。レベルに保たれる。この後、φ信号が低レベルとなる
とノードＮ１がｖｃｃからＧＮＤレベルになるだけでノ
ードＮ１からＶＢＩｌへ電子の転送はない。以上のサイ
クルが繰返えされるだけで、負電位ノードは存在せず、
ウェーハテスト時に電子の注入の問題は解消される。
とノードＮ１がｖｃｃからＧＮＤレベルになるだけでノ
ードＮ１からＶＢＩｌへ電子の転送はない。以上のサイ
クルが繰返えされるだけで、負電位ノードは存在せず、
ウェーハテスト時に電子の注入の問題は解消される。
しかし、ｖｃｃからトランジスタ（６）ヲ通してパッド
（８）のＧＮＤへ貫通電流が流れるが、トランジスタ（
６）のＯＮ抵抗を大きくすることで、無視できるレベル
となる。
（８）のＧＮＤへ貫通電流が流れるが、トランジスタ（
６）のＯＮ抵抗を大きくすることで、無視できるレベル
となる。
チップ状態では、パッド（３）の電位を７０−ティング
することで、トランジスタ（７）がＯＮ状態となるので
従来回路と同様なチャージポンプ動作が行われる。
することで、トランジスタ（７）がＯＮ状態となるので
従来回路と同様なチャージポンプ動作が行われる。
上記第１の実施例では、チャージポンプ回路とＧＮＤの
間にスイッチ回路を設けたものを示したが、第４図の第
２の実施例には、発振器と結合容量の間にスイッチ回路
を設けたものを示している。
間にスイッチ回路を設けたものを示したが、第４図の第
２の実施例には、発振器と結合容量の間にスイッチ回路
を設けたものを示している。
この場合、ウェーハテスト時にはパッド（３）の電位が
ＧＮＤであるので、φ信号が容量（幻に伝わらず、やは
りチャージポンプ動作が停止する。
ＧＮＤであるので、φ信号が容量（幻に伝わらず、やは
りチャージポンプ動作が停止する。
チップ状態では、パッド（８）の電位はトランジスタ（
６）によ’）ｖＣＣ−ｖＴとなり、信号φが完全に容量
（２）に伝わらないが、トランジスタ（７）のサイズを
太きくすることによって、トランジスタ（７）のゲート
容量によるセルフブースト作用により、パッド（８）の
電位がｖＣＣ” ■Ｔ以上になる。この結果、信号φが
完全に伝わり、前記第１の実施例と同様の効果を発揮す
る。
６）によ’）ｖＣＣ−ｖＴとなり、信号φが完全に容量
（２）に伝わらないが、トランジスタ（７）のサイズを
太きくすることによって、トランジスタ（７）のゲート
容量によるセルフブースト作用により、パッド（８）の
電位がｖＣＣ” ■Ｔ以上になる。この結果、信号φが
完全に伝わり、前記第１の実施例と同様の効果を発揮す
る。
以上のように、この発明によれば、ウェーハテスト時の
みチャージポンプ回路の動作を停止するように構成した
ので、クエーー・テスト時に少数キャリア注入がなく、
広範囲の動作マージンテストが行えるダイナミックメモ
リ装置が得られる効果がある。
みチャージポンプ回路の動作を停止するように構成した
ので、クエーー・テスト時に少数キャリア注入がなく、
広範囲の動作マージンテストが行えるダイナミックメモ
リ装置が得られる効果がある。
第１図はこの発明の第１の実施例を示す回路図、第２因
はこの第１の実施例の動作金示す電圧波形図、第３図は
この発明の講２の実施例を示す回路図、第４図は従来の
基板電圧発生回路を示す回路図、第５図はその動作を示
す電圧波形図である。 図において、（１）は全振器、Ｃ１Ｏはチャージポンプ
回路、（１）はスイッチ回路、ｖＩＩＢは基板電圧でる
る。 なお、図中同一符号は同一または相当部分金示す０
はこの第１の実施例の動作金示す電圧波形図、第３図は
この発明の講２の実施例を示す回路図、第４図は従来の
基板電圧発生回路を示す回路図、第５図はその動作を示
す電圧波形図である。 図において、（１）は全振器、Ｃ１Ｏはチャージポンプ
回路、（１）はスイッチ回路、ｖＩＩＢは基板電圧でる
る。 なお、図中同一符号は同一または相当部分金示す０
Claims (3)
- （１）発振器と、 この発振器の出力を用いてダイナミック半導体集積メモ
リ装置の基板電圧を形成するチャージポンプ回路とを有
するものにおいて、 ウェーハテスト時にのみ上記チャージポンプ回路を停止
させるようにしたことを特徴とする基板電圧発生回路。 - （２）チャージポンプ回路と接地点との間に挿入され、 ウェーハテスト時であることを検知して不導通となるス
イッチ回路を備えたことを特徴とする特許請求の範囲第
１項記載の基板電圧発生回路。 - （３）発振器出力のチャージポンプ回路への供給路に挿
入され、 ウェーハテスト時であることを検知して不導通となるス
イッチ回路を備えたことを特徴とする特許請求の範囲第
１項記載の基板電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008579A JPS62165791A (ja) | 1986-01-17 | 1986-01-17 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008579A JPS62165791A (ja) | 1986-01-17 | 1986-01-17 | 基板電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165791A true JPS62165791A (ja) | 1987-07-22 |
Family
ID=11696926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008579A Pending JPS62165791A (ja) | 1986-01-17 | 1986-01-17 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1986
- 1986-01-17 JP JP61008579A patent/JPS62165791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768195A (en) * | 1993-09-24 | 1998-06-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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