JPH10214122A

JPH10214122A - 降圧回路および集積回路

Info

Publication number: JPH10214122A
Application number: JP9324604A
Authority: JP
Inventors: Yasuhiko Sekimoto; 康彦関本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1996-11-27
Filing date: 1997-11-26
Publication date: 1998-08-11

Abstract

(57)【要約】【課題】内部回路の正常動作を保証しつつ、出力部の
トランジスタのチップ面積を削減するとともに消費電流
を削減する。【解決手段】ＬＳＩのウエファーテストの際に、内部
回路３をベスト条件で動作させる。このとき、外部入力
端子Ｐ１〜Ｐ３に電圧を給電し、バイパストランジスタ
Ｍ１〜Ｍ３を順次オン状態にして、降圧電圧ＶDLを徐々
に下げて内部回路３が正常に動作する最低の条件を求め
る。この条件の下、ヒューズＨ１〜Ｈ３のトリミングを
行う。例えば、ヒューズＨ３を切断するのであれば、外
部入力端子Ｐ３に高電圧をかける。これにより、オペア
ンプ１の帰還率を変更することができ、降圧電圧ＶDLを
調整できる。この結果、内部回路３の動作を保証しつ
つ、消費電流の削減を図ることができる。また、オペア
ンプ１の帰還率の変更に代えて、オペアンプ１の基準電
圧を変更することにより、同様に降圧電圧ＶDLを調整
し、内部回路３の動作を保証しつつ、消費電流の削減を
図ることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サブミクロンプロ
セスを用いた内部回路に電源を給電するのに好適な降圧
回路およびこれを用いた集積回路に関する。

【０００２】

【従来の技術】集積回路の高密度化・高速化に伴い、サ
ブミクロンプロセスが採用されつつある。サブミクロン
プロセスにあっては、より微細なパターンをウエハ上に
形成するため、酸化膜の耐圧が低くなる。このため、サ
ブミクロンプロセスを用いて作成されたＬＳＩの電源電
圧は通常３．３Ｖに制限される。一方、実際の製品にお
いては、５Ｖの電源電圧を用いているＬＳＩが多い。そ
こで、酸化膜厚をＩ／ｏ部では厚くし、内部回路ではサ
ブミクロンプロセスで用いられる厚さとするＬＳＩが開
発されている。

【０００３】この場合には、Ｉ／Ｏ部では５Ｖの電源電
圧が、内部回路では３．３Ｖの電源電圧が用いられる。
これでは、電源が２系統必要となるので降圧回路をＬＳ
Ｉの内部に設けて、外部からは５Ｖの電源電圧を給電す
るようにしている。ここで、従来の降圧回路を図面を用
いて説明する。図１０は、従来の降圧回路の回路図であ
る。図において、オペアンプ１の出力端子は、ＰＭＯＳ
トランジスタで構成されるＦＥＴ２のゲートに接続され
る。このＦＥＴ２のソースには５Ｖの電源電圧Ｖｃｃが
給電され、また、そのドレインは内部回路３と接続され
る。このため、ＦＥＴ２は内部回路３に給電を行うドラ
イバとして機能し、ＦＥＴ２のドレイン電圧ＶDLは内部
回路３の電源電圧として用いられる。

【０００４】また、ＦＥＴ２のドレイン電圧ＶDLは抵抗
Ｒ１と抵抗Ｒ２で分圧されて、オペアンプ１の正入力端
子にフィードバックされる。一方、オペアンプ１の負入
力端子には、基準電圧Ｖrefが供給される。このため、
正入力端子の電圧が基準電圧Ｖrefを上回ればオペアン
プ１の出力電圧が上昇しＦＥＴ２がオフ状態となる。こ
のため、ＦＥＴ２のドレイン電圧ＶDLが下降する。一
方、正入力端子の電圧が基準電圧Ｖrefを下回れば、オ
ペアンプ１の出力電圧が下降しＦＥＴ２がオン状態とな
り、ＦＥＴ２のドレイン電圧ＶDLが上昇する。このよう
に、降圧回路はオペアンプ１とＦＥＴ２が直列結合した
負帰還増幅器として構成されるため、そのドレイン電圧
ＶDLは安定した電圧となる。なお、抵抗Ｒ１の値を８Ｋ
Ω、抵抗Ｒ２の値を２５ＫΩ、基準電圧Ｖrefを２．５
Ｖに設定すれば、ドレイン電圧ＶDLを３．３Ｖにでき
る。

【０００５】この降圧回路において、ＦＥＴ２で構成さ
れるＰチャンネルドライバのドライバビリティおよび降
圧電圧（ドレイン電圧ＶDL）は、内部回路３の負荷変動
および動作マージンによって決定される。例えば動作マ
ージンの電圧下限値が、ワースト条件（温度およびトラ
ンジスタのワースト条件）で３Ｖであったとする。この
場合、降圧電圧ＶDLは、内部回路３の負荷変動が生じた
としても３Ｖを維持しなくてはならない。ここで０．３
Ｖのマージンを見込むと、降圧電圧ＶDLは３．３Ｖに設
定される。次に、ベスト条件（温度およびトランジスタ
のベスト条件、外部電圧のワースト条件）で、内部回路
３の負荷変動が生じても正常動作を保証しなけければな
らない。すなわち、ＦＥＴ２（Ｐチャンネルドライバ）
のドライバビリティが、このような条件によって決定さ
れる。

【０００６】

【発明が解決しようとする課題】ところで、内部回路３
の負荷電流がＩ_BからＩ_Lに変化したときのゲート電圧の
変化をΔＶｉ、ドレイン電圧の変化をΔＶｏで表すと、
式１，２が成り立つ。

【０００７】

【数１】

【０００８】

【数２】

【０００９】また、式１，２より以下に示す式３が成り
立つ。

【数３】ここで、Ｃｃはミラー容量、ＣｇはＦＥＴのゲート容
量、ＷはＦＥＴのトータルＷ長、ＬはＦＥＴのＬ長であ
る。

【００１０】いま、Ｃｃ＝２００ＰＦ、Ｃｏｘ＝２．０
Ｆ／μｍ²、Ｌ＝０．６μｍ、Ｋ’＝１０μＡ／Ｖ²、で
あるとする。ここで、ワースト条件で内部回路３の負荷
変動が１０ｍＡ〜８０ｍＡであり、ベスト条件で内部回
路３の負荷変動が１０ｍＡ〜１００ｍＡであったときに
ΔＶｏを０．３Ｖに押さえるものとする。これらの条件
を式３を用いて計算すると、ワースト条件では、Ｗ＞３
１６００μｍ、ベスト条件ではＷ＞５５４００μｍを満
たす必要がある。

【００１１】このように、ワースト条件での降圧電圧Ｖ
DLをベスト条件でも保証しようとすると、ＦＥＴ２の面
積を大きくする必要があるという問題がある。また、ベ
スト条件では内部回路３のピーク電流が、ワースト条件
と比較して大きくなる傾向がある。したがって、仮に面
積的な不都合がないにしても、ワースト条件での降圧電
圧ＶDLをベスト条件でも保証しようとすると、消費電流
が増加するといった欠点がある。

【００１２】本発明は、上述した事情に鑑みてなされた
ものであり、内部回路の正常動作を保証しつつ、ＦＥＴ
２のチップ面積および消費電流の削減を図ることを目的
とする。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明にあっては、集積回路内に形
成され、外部からの電源電圧を降圧した降圧電圧を生成
し、該降圧電圧を内部回路に給電する降圧回路におい
て、前記降圧電圧を分圧する分圧部と、分圧された前記
降圧電圧と基準電圧とを比較し、比較結果に応じた制御
電圧を生成する比較部と、前記制御電圧に基づいて前記
降圧電圧を出力する出力部と、前記分圧部の分圧比を設
定する設定部とを備えることを特徴とする。

【００１４】また、請求項２に記載の発明にあっては、
請求項１記載の発明において、前記分圧部は、複数の抵
抗によって前記降圧電圧を分圧し、前記設定部は、前記
複数の抵抗のうち少なくとも一つと並列に設けられたバ
イパストランジスタと、前記バイパストランジスタのゲ
ートと一端が接続され、グランドに他端が接続されるヒ
ューズと、前記ヒューズの一端と接続される外部入力端
子と、前記バイパストランジスタのゲートをプルアップ
するトランジスタとを備えたことを特徴とする。

【００１５】また、請求項３に記載の発明にあっては、
請求項１記載の発明において、前記分圧部は、複数の抵
抗によって前記降圧電圧を分圧し、前記設定部は、前記
複数の抵抗のうち少なくとも一つと並列に設けられたバ
イパストランジスタと、前記バイパストランジスタのゲ
ートと出力端子が接続されるラッチ回路と、前記ラッチ
回路の入力端子と一端が接続され、グランドに他端が接
続されるヒューズと、前記ヒューズの一端と接続される
外部入力端子と、前記ラッチ回路の入力端子をプルアッ
プするトランジスタと、前記トランジスタのゲートと接
続される制御入力端子とを備えたことを特徴とする。

【００１６】また、請求項４に記載の発明にあっては、
請求項１記載の発明において、前記分圧部は、複数の抵
抗によって前記降圧電圧を分圧し、前記設定部は、前記
複数の抵抗のうち少なくとも一つと並列に設けられた不
揮発性のバイパストランジスタと、前記バイパストラン
ジスタのゲートをプルアップするトランジスタと、前記
バイパストランジスタのゲートと接続される第１の外部
入力端子と、前記バイパストランジスタのソースと接続
される第２の外部入力端子と、を備えたことを特徴とす
る。

【００１７】また、請求項５に記載の発明にあっては、
請求項１ないし請求項４のいずれか１項に記載の降圧回
路と内部回路とを有する集積回路であって、前記出力部
を構成するトランジスタのチップサイズは、前記内部回
路のワースト条件を想定して定め、前記設定部で設定す
る分圧比は、ベスト条件の下で前記内部回路が正常に動
作し、かつ前記降圧電圧が最低となるように定めること
を特徴とする。

【００１８】また、請求項６記載の発明にあっては、集
積回路内に形成され、外部からの電源電圧を降圧した降
圧電圧を生成し、該降圧電圧を内部回路に給電する降圧
回路において、電源電圧を分圧して基準電圧を生成する
基準電圧生成部と、前記基準電圧と前記降圧電圧を比較
し、比較結果に応じて前記降圧電圧を制御するための制
御電圧を生成する比較部と、前記制御電圧に基づいて前
記降圧電圧を生成し、出力する出力部と、前記基準電圧
生成部における分圧比を設定する設定部とを備えたこと
を特徴としている。

【００１９】また、請求項７記載の発明にあっては、請
求項６記載の発明において、前記基準電圧生成部は、複
数の抵抗によって前記電源電圧を分圧し、前記設定部
は、前記複数の抵抗のうち少なくとも一つと並列に設け
られたバイパストランジスタと、前記バイパストランジ
スタのゲートと一端が接続され、グランドに他端が接続
されるヒューズと、前記ヒューズの一端と接続される外
部入力端子と、前記バイパストランジスタのゲートをプ
ルアップするトランジスタとを備えたことを特徴として
いる。

【００２０】また、請求項８記載の発明にあっては、請
求項６記載の発明において、前記基準電圧生成部は、複
数の抵抗によって前記降圧電圧を分圧し、前記設定部
は、前記複数の抵抗のうち少なくとも一つと並列に設け
られたバイパストランジスタと、前記バイパストランジ
スタのゲートと出力端子が接続されるラッチ回路と、前
記ラッチ回路の入力端子と一端が接続され、グランドに
他端が接続されるヒューズと、前記ヒューズの一端と接
続される外部入力端子と、前記ラッチ回路の入力端子を
プルアップするトランジスタと、前記トランジスタのゲ
ートと接続される制御入力端子とを備えたことを特徴と
している。

【００２１】また、請求項９記載の発明にあっては、請
求項６記載の発明において、前記基準電圧生成部は、複
数の抵抗によって前記降圧電圧を分圧し、前記設定部
は、前記複数の抵抗のうち少なくとも一つと並列に設け
られた不揮発性のバイパストランジスタと、前記バイパ
ストランジスタのゲートをプルアップするトランジスタ
と、前記バイパストランジスタのゲートと接続される第
１の外部入力端子と、前記バイパストランジスタのソー
スと接続される第２の外部入力端子と、を備えたことを
特徴としている。

【００２２】また、請求項１０記載の発明にあっては、
請求項６〜９のうちいずれか１項に記載した降圧回路と
前記内部回路とを有する集積回路であって、前記出力部
を構成するトランジスタのチップサイズは、前記内部回
路のワースト条件を想定して定め、前記設定部で設定す
る分圧比は、ベスト条件の下で前記内部回路が正常に動
作し、かつ前記降圧電圧が最低となるように定めること
を特徴としている。

【００２３】また、請求項１１記載の発明にあっては、
内部回路と、外部からの電源電圧を降圧した降圧電圧を
生成し、該降圧電圧を内部回路に給電する降圧回路と、
を備えた集積回路において、前記降圧回路は、設定デ
ータに基づいて電源電圧を分圧して基準電圧を生成する
基準電圧生成部と、前記基準電圧と前記降圧電圧を比較
し、比較結果に応じて前記降圧電圧を制御するための制
御電圧を生成する比較部と、前記制御電圧に基づいて前
記降圧電圧を生成し、出力する出力部と、を有し、前記
内部回路は、前記基準電圧生成部における分圧比を設定
するための前記設定データを更新可能に記憶するレジス
タ部とを備えたことを特徴としている。

【００２４】また、請求項１２記載の発明にあっては、
請求項１１記載の発明において、前記内部回路がアクテ
ィブ状態あるいはスタンバイ状態のいずれの状態にある
かを判別する状態判別手段と、前記判別の結果に基づい
て、前記レジスタ部における前記設定データを対応する
前記内部回路の状態に基づいて変更するデータ変更手段
と、を備えたことを特徴としている。

【００２５】また、請求項１３記載の発明にあっては、
複数のセクション内部回路を有する内部回路と、外部か
らの電源電圧を降圧した降圧電圧を生成し、該降圧電圧
を対応する前記セクション内部回路に給電する複数の降
圧回路と、を備えた集積回路において、前記各降圧回路
は、設定データに基づいて電源電圧を分圧して基準電圧
を生成する基準電圧生成部と、前記基準電圧と前記降圧
電圧を比較し、比較結果に応じて前記降圧電圧を制御す
るための制御電圧を生成する比較部と、前記制御電圧に
基づいて前記降圧電圧を生成し、出力する出力部と、を
有し、前記集積回路は、前記複数のセクション内部回路
毎に対応する前記基準電圧生成部における分圧比を設定
するための複数の前記設定データを更新可能に記憶する
レジスタ部とを備えたことを特徴としている。

【００２６】また、請求項１４記載の発明にあっては、
請求項１３記載の発明において、前記セクション内部回
路のぞれぞれがアクティブ状態あるいはスタンバイ状態
のいずれの状態にあるかを判別する状態判別手段と、前
記判別の結果に基づいて、前記レジスタ部における前記
設定データを対応する前記セクション内部回路の状態に
基づいて変更するデータ変更手段と、を備えたことを特
徴としている。

【００２７】

【発明の実施の形態】次に図面を参照して本発明の好適
な実施形態について説明する。Ａ．第１実施形態Ａ１．第１実施形態の構成まず、本発明の第１実施形態に係わる降圧回路の構成を
説明する。図１は第１実施形態に係わる降圧回路の回路
図である。

【００２８】図１において、オペアンプ１の出力端子は
ＦＥＴ２のゲートと接続されている。ＦＥＴ２のドレイ
ンは内部回路３と接続され、降圧電圧ＶDLが内部回路３
の電源電圧として作用する。また、降圧電圧ＶDLは、抵
抗Ｒ１と抵抗Ｒ２〜Ｒ５によって分割され、分圧された
電圧がオペアンプ１の正入力端子にフィードバックされ
る。こうして、フィードバックループが構成されるが、
回路の位相特性を改善するため、ＦＥＴ２のゲートとド
レイン間にコンデンサＣが介挿される。なおコンデンサ
Ｃはミラー容量として形成される。

【００２９】また、ＦＥＴ２のＷ長は、上述した式３を
用いて以下のように決定される。まず、ワースト条件
（温度、トランジスタのワースト条件）において、内部
回路３の動作マージンの電圧下限を調べる。次に、この
電圧下限値に有る程度マージンを持たせた電圧値を設定
し、その電圧におけるワースト条件のピーク電流を調べ
る。そして、当該ピーク電流が内部回路３に流れた場合
でも、内部回路３の動作マージンの電圧下限を下回らな
いように、ＦＥＴ２のＷ長を決定する。これにより、ワ
ースト条件における内部回路３の動作が保証される。

【００３０】また、Ｍ１〜Ｍ３はＮＭＯＳトランジスタ
で構成されるバイパストランジスタであって、バイパス
トランジスタＭ１は抵抗Ｒ３の両端に、バイパストラン
ジスタＭ２は抵抗Ｒ４の両端に、バイパストランジスタ
Ｍ３は抵抗Ｒ５の両端に各々接続される。したがって、
バイパストランジスタＭ１〜Ｍ３のオン・オフを適宜設
定すれば、オペアンプ１の帰還率を変更することができ
る。

【００３１】また、Ｈ１〜Ｈ３はヒューズであって、そ
こに所定値より大きい電流が流れると切断されるように
なっており、一定の抵抗値を有している。ヒューズＨ１
〜Ｈ３は、バイパストランジスタＭ１〜Ｍ３の各ゲート
とグランドとの間に接続される。なお、ヒューズＨ１〜
Ｈ３を切断するためには、バイパストランジスタＭ１〜
Ｍ３がオン状態となるゲート電圧よりも高い電圧をヒュ
ーズＨ１〜Ｈ３に給電する必要がある。また、Ｍ４〜Ｍ
６はＰＭＯＳで構成されるトランジスタであって、バイ
パストランジスタＭ１〜Ｍ３の各ゲートをプルアップす
るために用いられる。トランジスタＭ４〜Ｍ６の各ソー
スには電源電圧Ｖｃｃが各々給電され、それらのゲート
はグランドと各々接続され、また、それらのドレインは
バイパストランジスタＭ１〜Ｍ３の各ゲートと接続され
る。また、Ｐ１〜Ｐ３は外部入力端子であって、一端が
接地されるヒューズＨ１〜Ｈ３の他端と各々接続され
る。

【００３２】この例にあっては、抵抗Ｒ２の値が２５Ｋ
Ω、抵抗Ｒ３〜Ｒ４の値が各々５ＫΩとする。ヒューズ
Ｈ１〜Ｈ３が全て繋がっている状態であるならば、バイ
パストランジスタＭ１〜Ｍ３の各ゲートはプルダウンさ
れ、各バイパストランジスタＭ１〜Ｍ３はオフ状態とな
る。この場合、オペアンプ１の正入力端子とグランド間
に接続される抵抗の値は、抵抗Ｒ２〜Ｒ５の直列合成抵
抗値となり、４０ＫΩとなる。したがって、降圧電圧Ｖ
DLは、２．５Ｖ×（４０Ｋ＋８Ｋ）／４０Ｋ＝３Ｖとな
る。

【００３３】次に、外部入力端子Ｐ３に高電圧を供給し
てヒューズＨ３を切断すると、バイパストランジスタＭ
３のゲートがトランジスタＭ６によってプルアップされ
る。このため、バイパストランジスタＭ３がオン状態と
なる。この場合、オペアンプ１の正入力端子とグランド
間に接続される抵抗の値は、抵抗Ｒ２〜Ｒ４およびバイ
パストランジスタＭ３のオン抵抗を直列に合成した値と
なる。ここで、バイパストランジスタＭ３のオン抵抗値
は、一般に数十Ω〜数百Ωであるから、抵抗Ｒ２〜Ｒ４
の合成抵抗値（３５ＫΩ）と比較して無視できるほど小
さい。このため、オペアンプ１の正入力端子とグランド
間に接続される抵抗の値は、抵抗Ｒ２〜Ｒ４の合成抵抗
値（３５ＫΩ）となる。したがって、降圧電圧ＶDLは、
２．５Ｖ×（３５Ｋ＋８Ｋ）／３５Ｋ＝３．０７Ｖとな
る。

【００３４】このように、ヒューズＨ１〜Ｈ３を適宜切
断すれば、オペアンプ１の正入力端子とグランドとの間
に接続される抵抗の値を変更でき、降圧電圧ＶDLを調整
することができる。

【００３５】Ａ２．第１実施形態の動作次に図１を参照しつつ第１実施形態の動作を説明する。
上述したように、ＦＥＴ２のＷ長は、ワースト条件（温
度、トランジスタのワースト条件）にて、内部回路３の
動作を保証するように決定される。しかし、ベスト条件
では内部回路３のピーク電流が、ワースト条件の場合と
比較して大きくなり消費電流が増加してしまう。また、
ピーク電流の増加に伴い、降圧電圧ＶDLが電圧下限を下
回ってしまう可能性がある。ところで、ベスト条件では
動作マージンの電圧下限がワースト条件のそれよりも下
がる傾向にある。このため、製造プロセスの微妙な条件
の相違によるトランジスタのバラツキに応じて、降圧電
圧ＶDLを変更すれば、内部回路３の動作を保証しつつ、
消費電流を小さくすることができる。

【００３６】降圧電圧ＶDLの変更は、例えば、ＬＳＩの
ウエファーテストの際に行われる。この場合、ベスト条
件で内部回路３を動作させ、その動作が保証されるよう
に降圧電圧ＶDLを決定する。具体的には、まず、ベスト
条件で内部回路３にピーク電流が流れる状態に設定す
る。

【００３７】次に、外部入力端子Ｐ１〜Ｐ３に電圧を給
電し、バイパストランジスタＭ１〜Ｍ３を順次オン状態
にして、降圧電圧ＶDLを徐々に上げて内部回路３が正常
に動作する最低の条件を求める。例えば、外部入力端子
Ｐ３のみに電圧を給電すると、内部回路３が誤動作する
が、外部入力端子Ｐ２，Ｐ３に電圧を給電してバイパス
トランジスタＭ２，Ｍ３をオン状態にすると、内部回路
３が正常に動作する場合には、バイパストランジスタＭ
２，Ｍ３をオン状態にすることが条件となる。なお、外
部入力端子Ｐ１〜Ｐ３に給電する電圧は、バイパストラ
ンジスタＭ１〜Ｍ３をオン状態にすることができ、か
つ、ヒューズＨ１〜Ｈ３を切断しない値に選ばれる。

【００３８】こうして、内部回路３が正常に動作する最
低の条件が求まると、ヒューズＨ１〜Ｈ３のトリミング
を行う。上記した例にあっては、バイパストランジスタ
Ｍ２，Ｍ３をオン状態とするため、外部入力端子Ｐ２，
Ｐ３に高電圧を給電して、ヒューズＨ２，Ｈ３を切断す
る。これにより、内部回路３の動作を保証しつつ、消費
電流の削減を図ることができる。

【００３９】上述したしたように、本実施形態によれ
ば、ワースト条件を満たすようにＦＥＴ２のＷ長、すな
わちＦＥＴ２のチップサイズを決定し、ベスト条件の下
で内部回路３を実際に動作させ、正常に動作する最低の
降圧電圧ＶDLを設定したので、動作を保証しつつ、消費
電流の削減を図ることができる。また、内部回路３をウ
エハ上に作成した後に降圧電圧ＶDLを調整することがで
きるので、電圧マージン不足で不良となっていたものに
は、比較的高い降圧電圧ＶDLを設定することによって、
良品として扱うことができ、この結果、歩留まりを改善
させることができる。

【００４０】Ｂ．第２実施形態上記第１実施形態においては、降圧電圧ＶDLの変更に際
し、外部入力端子Ｐ１〜Ｐ３に電圧を順次給電すること
により、バイパストランジスタＭ１〜Ｍ３を順次オン状
態にして、降圧電圧ＶDLを徐々に上げて内部回路３が正
常に動作する最低の条件を求めていたが、本第２実施形
態は、内部回路３の内部レジスタにより降圧電圧ＶDLを
制御する場合の実施形態である。

【００４１】Ｂ１．第２実施形態の構成以下、図面を参照して本発明の第２実施形態に係わる降
圧回路の構成を説明する。図２は第２実施形態に係わる
降圧回路の回路図である。図２において図１と同様の部
分には同一の符号を付す。

【００４２】Ｎ１〜Ｎ３はＮＭＯＳトランジスタで構成
されるバイパストランジスタであって、バイパストラン
ジスタＮ１は抵抗Ｒ３の両端に、バイパストランジスタ
Ｎ２は抵抗Ｒ４の両端に、バイパストランジスタＮ３は
抵抗Ｒ５の両端に各々接続される。

【００４３】さらにバイパストランジスタＮ１のゲート
端子は内部回路３内の内部レジスタ３Ａの第１制御端子
ｃｔｒ１に接続され、バイパストランジスタＮ２のゲー
ト端子は内部回路３内の内部レジスタの第２制御端子ｃ
ｔｒ２に接続され、バイパストランジスタＮ３のゲート
端子は内部回路３内の内部レジスタ３Ａの第３制御端子
ｃｔｒ３１に接続されている。

【００４４】したがって、内部レジスタ３Ａの制御端子
ｃｔｒ１〜ｃｔｒ３の出力電圧（“Ｈ”または“Ｌ”）
によりバイパストランジスタＮ１〜Ｎ３のオン・オフを
適宜設定すれば、第１実施形態と同様にオペアンプ１の
帰還率を変更することができる。

【００４５】Ｂ２．第２実施形態の動作次に図２を参照しつつ第２実施形態の動作を説明する。
本第２実施形態においても、降圧電圧ＶDLの変更は、例
えば、ＬＳＩのウエファーテストの際に行われる。この
場合、ベスト条件で内部回路３を動作させ、その動作が
保証されるように降圧電圧ＶDLを決定する。具体的に
は、まず、ベスト条件で内部回路３にピーク電流が流れ
る状態に設定する。

【００４６】次に、制御端子ｃｔｒ１〜ｃｔｒ３を各々
所定の出力電圧状態とし、バイパストランジスタＮ１〜
Ｎ３を順次オン状態にして、降圧電圧ＶDLを徐々に上げ
て内部回路３が正常に動作する最低の条件を求める。例
えば、第３制御端子ｃｔｒ３のみを“Ｈ”レベルとする
と、内部回路３が誤動作するが、第２制御端子ｃｔｒ２
及び第３制御端子ｃｔｒ３を“Ｈ”レベルとしてバイパ
ストランジスタＮ２，Ｎ３をオン状態にすると、内部回
路３が正常に動作する場合には、バイパストランジスタ
Ｎ２，Ｎ３をオン状態にすることが条件となる。

【００４７】こうして、内部回路３が正常に動作する最
低の条件が求まると、内部レジスタ３Ａの値を設定す
る。上述した例にあっては、バイパストランジスタＮ
２，Ｎ３をオン状態とするため、第２制御端子ｃｔｒ２
及び第３制御端子ｃｔｒ３を“Ｈ”レベルとし、第１制
御端子ｃｔｒ１を“Ｌ”レベルとする。

【００４８】これにより、内部回路３の動作を保証しつ
つ、消費電流の削減を図ることができる。同様の手法に
より、内部回路３がアクティブ時に必要とする降圧電圧
ＶDLH及び内部回路３がスタンバイ時に必要とする降圧
電圧ＶDLLを求めておき、図２に破線で示すように、内
部回路３がアクティブ状態にあるのか、あるいは、スタ
ンバイ状態にあるのかを状態判別ユニット３Ｃにより判
別し、内部回路３のアクティブ時には降圧電圧ＶDLとし
て高い降圧電圧ＶDLHを供給し、スタンバイ時には降圧
電圧ＶDLとして低い降圧電圧ＶDLLを供給するように、
データ変更ユニット３Ｂにより内部レジスタ３Ａの設定
データを動的に変更するように構成すれば、アクティブ
状態及びスタンバイ状態のそれぞれに最適な降圧電圧Ｖ
DLを供給することが可能となり、より消費電流の削減を
図ることが可能である。

【００４９】上述したしたように、本第２実施形態によ
っても、ワースト条件を満たすようにＦＥＴ２のＷ長、
すなわちＦＥＴ２のチップサイズを決定し、ベスト条件
の下で内部回路３を実際に動作させ、正常に動作する最
低の降圧電圧ＶDLを設定したので、動作を保証しつつ、
消費電流の削減を図ることができる。また、内部回路３
をウエハ上に作成した後に降圧電圧ＶDLを調整すること
ができるので、電圧マージン不足で不良となっていたも
のには、比較的高い降圧電圧ＶDLを設定することによっ
て、良品として扱うことができ、この結果、歩留まりを
改善させることができる。

【００５０】Ｃ．第３実施形態上記第２実施形態においては、内部回路すべてに同一の
降圧電圧ＶDLを供給するように構成していたが、実際の
回路においては、内部回路を複数に分割し、各分割され
た内部回路毎に動作に最適な電圧が異なる場合がある。
そこで、本第３実施形態は、このように内部回路を複数
のセクション内部回路に分割し、各セクション内部回路
に最適な電圧を供給する場合の実施形態である。

【００５１】Ｃ１．第３実施形態の構成以下、図面を参照して本発明の第３実施形態に係わる降
圧回路の構成を説明する。図３は第３実施形態に係わる
全体回路図である。図３において図２と同様の部分には
同一の符号を付す。

【００５２】第３実施形態の内部回路は、第１セクショ
ンから第ｎセクションに分割されており、各セクション
には所定の降圧電圧ＶDLを供給すべき内部回路であるセ
クション内部回路が設けられている。より具体的には、
第１セクションＳＣ１には、降圧電圧ＶDL1を供給すべ
き第１セクション内部回路３Ｓ1が設けられている。

【００５３】以下の説明においては、第１セクションＳ
Ｃ１〜第ｎセクションＳＣｎは同様の構成であるので、
第１セクションＳＣ１を中心として説明する。第１セク
ションＳＣ１は、Ｎ１〜Ｎ３はＮＭＯＳトランジスタで
構成されるバイパストランジスタを有しており、バイパ
ストランジスタＮ１は抵抗Ｒ３の両端に、バイパストラ
ンジスタＮ２は抵抗Ｒ４の両端に、バイパストランジス
タＮ３は抵抗Ｒ５の両端に各々接続される。

【００５４】また、バイパストランジスタＮ１〜Ｎ３に
は第２実施形態の内部レジスタ３Ａと同様の機能を有す
る外部のレジスタＲＥＧに第１制御端子群ｇｃｔｒ１を
介してが接続されている。

【００５５】さらにバイパストランジスタＮ１のゲート
端子はレジスタＲＥＧの第１制御端子群ｇｃｔｒ１を構
成する図示しない第１制御端子に接続され、バイパスト
ランジスタＮ２のゲート端子はレジスタＲＥＧの第１制
御端子群ｇｃｔｒ１を構成する図示しない第２制御端子
に接続され、バイパストランジスタＮ３のゲート端子は
レジスタＲＥＧの第１制御端子群ｇｃｔｒ１を構成する
図示しない第３制御端子に接続されている。

【００５６】したがって、レジスタＲＥＧの第１〜第３
制御端子の出力電圧（“Ｈ”または“Ｌ”）によりバイ
パストランジスタＮ１〜Ｎ３のオン・オフを適宜設定す
れば、第２実施形態と同様に第１セクションＳＣ１内の
オペアンプ１の帰還率を変更することができる。

【００５７】Ｃ２．第３実施形態の動作次に図３を参照しつつ第３実施形態の動作を説明する。
本第３実施形態においても、降圧電圧ＶDLの変更は、例
えば、ＬＳＩのウエファーテストの際に行われる。この
場合、ベスト条件で内部回路３を動作させ、その動作が
保証されるように降圧電圧ＶDLを決定する。具体的に
は、まず、ベスト条件で内部回路３にピーク電流が流れ
る状態に設定する。

【００５８】次に、第１セクションＳＣ1に対応する第
１制御端子群ｇｃｔｒ１を構成する第１〜第３制御端子
を各々所定の出力電圧状態とし、バイパストランジスタ
Ｎ１〜Ｎ３を順次オン状態にして、降圧電圧ＶDLを徐々
に上げて内部回路３が正常に動作する最低の条件を求め
ることとなる。

【００５９】このようにして、第１セクションＳＣ1〜
第ｎセクションＳＣｎの各セクション毎に最適な降圧電
圧ＶDL1〜ＶDLnを求めることにより、各セクションＳＣ
1〜ＳＣｎ内の各内部回路３の動作を保証しつつ、消費
電流の削減を図ることができる。さらに第２実施形態の
場合と同様に、各セクションＳＣ1〜ＳＣｎ毎に内部回
路３がアクティブ時に必要とする降圧電圧ＶDLH1〜ＶDL
Hn及び内部回路３がスタンバイ時に必要とする降圧電圧
ＶDLL1〜ＶDLLnを求めておき、内部回路３のアクティブ
時には降圧電圧ＶDLとして高い降圧電圧ＶDLH1〜ＶDLHn
を各内部回路３に供給し、スタンバイ時には降圧電圧Ｖ
DLとして低い降圧電圧ＶDLL1〜ＶDLLnを各内部回路３に
供給するように構成すれば、より消費電流の削減を図る
ことが可能である。

【００６０】Ｄ．第４実施形態次に、本発明の第４実施形態に係わる降圧回路を図面を
参照して説明する。図４は第４実施形態の降圧回路の回
路図である。第４実施形態の降圧回路は、バイパストラ
ンジスタＭ１〜Ｍ３のゲート電圧を保持するラッチ回路
を設けた点、およびトランジスタＭ４〜Ｍ６のゲートに
スタンバイ時にハイレベルとなるスタンバイ信号ＳＴＢ
を供給する点を除いて、第１実施形態の降圧回路と同様
である。このため、ヒューズＨ１〜Ｈ３のトリミング等
は第１実施形態と同様に、内部回路３を実際に動作させ
て行われる。以下、相違点について説明する。

【００６１】スタンバイ時とは、ＬＳＩに電源電圧Ｖｃ
ｃが給電されているが、実際の処理動作を行っていない
期間である。図１に示す第１実施形態の降圧回路では、
スタンバイ時にトランジスタＭ４〜Ｍ６とヒューズＨ１
〜Ｈ３を介して電流が流れてしまう。例えば、ヒューズ
Ｈ３が切断され、ヒューズＨ１，Ｈ２が接続されている
ものとすれば、バイパストランジスタＭ３のゲートから
見た入力インピーダンスは非常に高いので、トランジス
タＭ６からバイパストランジスタＭ３の経路では電流が
ほとんど流れない。しかし、トランジスタＭ５からヒュ
ーズＨ２の経路およびトランジスタＭ４からヒューズＨ
１の経路では電流が流れてしまう。そこで、第４実施形
態では、このような電流が流れないようにしている。

【００６２】図４において、Ｌ１〜Ｌ３はラッチ回路で
あり、２個のインバータの入力と出力を接続して構成さ
れる。これらのラッチ回路Ｌ１〜Ｌ３では、入力レベル
と出力レベルが反転し、また、入力側がハイインピーダ
ンス状態になると、ハイインピーダンス状態になる以前
の出力レベルが保持される。また、トランジスタＭ４〜
Ｍ６のゲートにはスタンバイ信号ＳＴＢが供給される。
このため、スタンバイ信号ＳＴＢがハイレベルになる
と、トランジスタＭ４〜Ｍ５はオフ状態となる。これに
より、トランジスタＭ４〜Ｍ６とヒューズＨ１〜Ｈ３を
介して電流が流れることがなくなり、消費電流の削減が
図られる。

【００６３】例えば、ヒューズＨ１，Ｈ２が切断されて
おり、一方、ヒューズＨ３が接続されているものとす
る。スタンバイ時ではトランジスタＭ４，Ｍ５はオフ状
態となるので、ラッチ回路Ｌ１，Ｌ２の出力は、スタン
バイ時以前の状態となる。スタンバイ信号ＳＴＢがロー
レベルである際には、接続点Ｑ１，Ｑ２の電圧はハイレ
ベルとなり、ラッチ回路Ｌ１，Ｌ２の出力はローレベル
となる。このため、スタンバイ時においてもラッチ回路
Ｌ１，Ｌ２の出力はローレベルが維持される。また、ス
タンバイ時の接続点Ｑ３の電位は、ヒューズＨ３によっ
てプルダウンされるためローレベルとなる。このため、
ラッチ回路Ｌ３の出力はハイレベルとなる。

【００６４】したがって、スタンバイ時か否かにかかわ
らずバイパストランジスタＭ１，Ｍ２は常にオフ状態と
なり、バイパストランジスタＭ３は常にオン状態とな
る。このようにして、本実施形態によれば、一定の降圧
電圧ＶDLを維持しつつ、スタンバイ時の消費電流を削減
することができる。

【００６５】Ｅ．第５実施形態次に、本発明の第５実施形態に係わる降圧回路を図面を
参照して説明する。図５は第５実施形態の降圧回路の回
路図である。第５実施形態の降圧回路は、ヒューズＨ１
〜Ｈ３の替わりにメモリ機能を有するバイパストランジ
スタＭ１’〜Ｍ３’を用いた点および新たに外部入力端
子Ｐ４，Ｐ５を設けた点を除いて、第１実施形態の降圧
回路と同様である。以下、相違点について説明する。

【００６６】バイパストランジスタＭ１’〜Ｍ３’は、
コントロールゲートＣＧの他にフローティングゲートＦ
Ｇを各々有している。これらのバイパストランジスタＭ
１’〜Ｍ３’において、コントロールゲートＣＧとドレ
インＤ間に高電圧をかけると、フローティングゲートＦ
Ｇに電子が注入蓄積される。これによって、ソース・ド
レイン間にＰチャンネル部分が形成されオン状態とな
る。この場合、フローティングゲートＦＧには電子が蓄
積されているので、コントロールゲートＣＧとドレイン
Ｄ間にかかっている高電圧を取り去ってもオン状態が維
持される。この意味において、バイパストランジスタＭ
１’〜Ｍ３’は不揮発性のメモリ素子といえる。

【００６７】このため、第１実施形態で行ったヒューズ
Ｈ１〜Ｈ３のトリミング等の替わりに、本第５実施形態
ではバイパストランジスタＭ１’〜Ｍ３’に対する書込
処理が行われる。抵抗Ｒ３をバイパスするためバイパス
トランジスタＭ１’をオン状態にする場合には外部入力
端子Ｐ１とＰ４の間に高電圧を給電し、また、バイパス
トランジスタＭ２’をオン状態にする場合には外部入力
端子Ｐ２とＰ５の間に高電圧を給電し、さらに、バイパ
ストランジスタＭ３’をオン状態にする場合には外部入
力端子Ｐ３とグランドの間に高電圧を給電する。

【００６８】このように本第５実施形態によれば、第
１，４実施形態のようにヒューズＨ１〜Ｈ３やラッチ回
路Ｌ１〜Ｌ３を必要としないので、降圧回路のチップ面
積を縮小することができる。また、ヒューズＨ１〜Ｈ３
を用いないので、ヒューズＨ１〜Ｈ３を介して電流が流
れることもなく、消費電流を削減することができる。

【００６９】Ｆ．第６実施形態上記第１〜第５実施形態においては、オペアンプ１の基
準電圧Ｖrefを一定とし、降圧電圧ＶDLを直接制御して
いたが、本第６実施形態は、オペアンプ１の基準電圧Ｖ
refに代えて、可変の基準電圧Ｖref1を用いて間接的に
降圧電圧ＶDLを制御する場合の実施形態である。

【００７０】Ｆ１．第６実施形態の構成まず、本発明の第６実施形態に係わる降圧回路の構成を
説明する。図６は第６実施形態に係わる降圧回路の回路
図である。オペアンプ１の出力端子はＦＥＴ２のゲート
と接続されている。ＦＥＴ２のドレインは内部回路３と
接続され、降圧電圧ＶDLが内部回路３の電源電圧として
作用する。また、降圧電圧ＶDLは、オペアンプ１の正入
力端子にフィードバックされる。こうして、フィードバ
ックループが構成されるが、回路の位相特性を改善する
ため、ＦＥＴ２のゲートとドレイン間にコンデンサＣが
介挿される。なおコンデンサＣはミラー容量として形成
される。

【００７１】また、ＦＥＴ２のＷ長は、上述した式３を
用いて以下のように決定される。まず、ワースト条件
（温度、トランジスタのワースト条件）において、内部
回路３の動作マージンの電圧下限を調べる。次に、この
電圧下限値に有る程度マージンを持たせた電圧値を設定
し、その電圧におけるワースト条件のピーク電流を調べ
る。そして、当該ピーク電流が内部回路３に流れた場合
でも、内部回路３の動作マージンの電圧下限を下回らな
いように、ＦＥＴ２のＷ長を決定する。これにより、ワ
ースト条件における内部回路３の動作が保証される。

【００７２】また、基準電圧分圧回路は、電源電圧Ｖｃ
ｃを分圧して基準電圧Ｖref1を生成するために直列接続
された抵抗Ｒ１１〜Ｒ１５を有している。さらにＭ１１
〜Ｍ１３はＮＭＯＳトランジスタで構成されるバイパス
トランジスタであって、バイパストランジスタＭ１１は
抵抗Ｒ１２の両端に、バイパストランジスタＭ１２は抵
抗Ｒ１３の両端に、バイパストランジスタＭ１３は抵抗
Ｒ１４の両端に各々接続される。したがって、バイパス
トランジスタＭ１１〜Ｍ１３のオン・オフを適宜設定す
れば、分圧比を変更することができ、基準電圧Ｖref1を
変更することができる。

【００７３】また、Ｈ１１〜Ｈ１３はヒューズであっ
て、そこに所定値より大きい電流が流れると切断される
ようになっており、一定の抵抗値を有している。ヒュー
ズＨ１１〜Ｈ１３は、バイパストランジスタＭ１１〜Ｍ
１３の各ゲートとグランドとの間に接続される。なお、
ヒューズＨ１１〜Ｈ１３を切断するためには、バイパス
トランジスタＭ１１〜Ｍ１３がオン状態となるゲート電
圧よりも高い電圧をヒューズＨ１１〜Ｈ１３に給電する
必要がある。また、Ｍ１４〜Ｍ１６はＰＭＯＳで構成さ
れるトランジスタであって、バイパストランジスタＭ１
１〜Ｍ１３の各ゲートをプルアップするために用いられ
る。トランジスタＭ１４〜Ｍ１６の各ソースには電源電
圧Ｖｃｃが各々給電され、それらのゲートはグランドと
各々接続され、また、それらのドレインはバイパストラ
ンジスタＭ１１〜Ｍ１３の各ゲートと接続される。

【００７４】また、Ｐ１１〜Ｐ１３は外部入力端子であ
って、一端が接地されるヒューズＨ１１〜Ｈ１３の他端
と各々接続される。ヒューズＨ１１〜Ｈ１３が全て繋が
っている状態であるならば、バイパストランジスタＭ１
１〜Ｍ１３の各ゲートはプルダウンされ、各バイパスト
ランジスタＭ１１〜Ｍ１３はオフ状態となる。この場
合、オペアンプ１の正入力端子とグランド間に接続され
る抵抗の値は、抵抗Ｒ１１〜Ｒ１５の直列合成抵抗値と
なり、基準電圧Ｖref1は、Ｖref1＝Ｖｃｃ×（Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）
／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）となる。したがって、降圧電圧ＶDLは、本実施形態で得
られる最も高い電圧に設定されることとなる。

【００７５】次に、外部入力端子Ｐ３に高電圧を供給し
てヒューズＨ１３を切断すると、バイパストランジスタ
Ｍ１３のゲートがトランジスタＭ１６によってプルアッ
プされる。このため、バイパストランジスタＭ１３がオ
ン状態となる。この場合、動作に実際に寄与する抵抗
は、抵抗Ｒ１１，Ｒ１２、Ｒ１３、Ｒ１５およびバイパ
ストランジスタＭ３のオン抵抗を直列に合成した値とな
る。ここで、バイパストランジスタＭ１３のオン抵抗値
は、一般に数十Ω〜数百Ωであるから、抵抗Ｒ１１，Ｒ
１２、Ｒ１３、Ｒ１５の合成抵抗値と比較して無視でき
るほど小さい。このため、基準電圧Ｖref1は、Ｖref1＝Ｖｃｃ×（Ｒ１２＋Ｒ１３＋Ｒ１５）／（Ｒ１
１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）となる。

【００７６】同様にして、ヒューズＨ１１〜Ｈ１３を適
宜切断すれば、基準電圧Ｖref1を適宜変更することがで
き、ひいては、降圧電圧ＶDLを調整することができる。

【００７７】Ｆ２．第６実施形態の動作次に図６を参照しつつ第６実施形態の動作を説明する。
上述したように、ＦＥＴ２のＷ長は、ワースト条件（温
度、トランジスタのワースト条件）にて、内部回路３の
動作を保証するように決定される。しかし、ベスト条件
では内部回路３のピーク電流が、ワースト条件の場合と
比較して大きくなり消費電流が増加してしまう。また、
ピーク電流の増加に伴い、降圧電圧ＶDLが電圧下限を下
回ってしまう可能性がある。ところで、ベスト条件では
動作マージンの電圧下限がワースト条件のそれよりも下
がる傾向にある。このため、製造プロセスの微妙な条件
の相違によるトランジスタのバラツキに応じて、基準電
圧Ｖref1、ひいては、降圧電圧ＶDLを変更すれば、内部
回路３の動作を保証しつつ、消費電流を小さくすること
ができる。

【００７８】基準電圧Ｖref1、ひいては、降圧電圧ＶDL
の変更は、例えば、ＬＳＩのウエファーテストの際に行
われる。この場合、ベスト条件で内部回路３を動作さ
せ、その動作が保証されるように基準電圧Ｖref1を決定
し、これに伴って、最適な降圧電圧ＶDLを決定すること
となる。

【００７９】具体的には、まず、ベスト条件で内部回路
３にピーク電流が流れる状態に設定する。次に、外部入
力端子Ｐ１１〜Ｐ１３に電圧を給電し、バイパストラン
ジスタＭ１１〜Ｍ１３を順次オン状態にして、基準電圧
Ｖref1を徐々に上げて内部回路３が正常に動作する最低
の条件を求める。

【００８０】例えば、外部入力端子Ｐ１３のみに電圧を
給電すると、内部回路１３が誤動作するが、外部入力端
子Ｐ１２，Ｐ１３に電圧を給電してバイパストランジス
タＭ１２，Ｍ１３をオン状態にすると、内部回路３が正
常に動作する場合には、バイパストランジスタＭ１２，
Ｍ１３をオン状態にすることが条件となる。なお、外部
入力端子Ｐ１１〜Ｐ１３に給電する電圧は、バイパスト
ランジスタＭ１１〜Ｍ１３をオン状態にすることがで
き、かつ、ヒューズＨ１１〜Ｈ１３を切断しない値に選
ばれる。

【００８１】こうして、内部回路３が正常に動作する最
低の条件が求まると、ヒューズＨ１１〜Ｈ１３のトリミ
ングを行う。上記した例にあっては、バイパストランジ
スタＭ１２，Ｍ１３をオン状態とするため、外部入力端
子Ｐ１２，Ｐ１３に高電圧を給電して、ヒューズＨ１
２，Ｈ１３を切断する。これにより、内部回路３の動作
を保証しつつ、消費電流の削減を図ることができる。

【００８２】上述したように、本第６実施形態によれ
ば、ワースト条件を満たすようにＦＥＴ２のＷ長、すな
わちＦＥＴ２のチップサイズを決定し、ベスト条件の下
で内部回路３を実際に動作させ、正常に動作する最低の
降圧電圧ＶDLに対応する基準電圧Ｖref1を設定したの
で、動作を保証しつつ、消費電流の削減を図ることがで
きる。また、内部回路３をウエハ上に作成した後に降圧
電圧ＶDLを調整することができるので、電圧マージン不
足で不良となっていたものには、比較的高い降圧電圧Ｖ
DLを設定することによって、良品として扱うことがで
き、この結果、歩留まりを改善させることができる。

【００８３】Ｇ．第７実施形態上記第６実施形態においては、基準電圧Ｖref1の変更に
際し、外部入力端子Ｐ１１〜Ｐ１３に電圧を順次給電す
ることにより、バイパストランジスタＭ１１〜Ｍ１３を
順次オン状態にして、基準電圧Ｖref1を徐々に上げて内
部回路３が正常に動作する最低の条件を求めていたが、
本第７実施形態は、内部回路３の内部レジスタにより基
準電圧Ｖref1、ひいては、降圧電圧ＶDLを制御する場合
の実施形態である。

【００８４】Ｇ１．第７実施形態の構成以下、図面を参照して本発明の第７実施形態に係わる降
圧回路の構成を説明する。図７は第７実施形態に係わる
降圧回路の回路図である。図７において図６と同様の部
分には同一の符号を付す。

【００８５】Ｎ１１〜Ｎ１３はＮＭＯＳトランジスタで
構成されるバイパストランジスタであって、バイパスト
ランジスタＮ１１は抵抗Ｒ１２の両端に、バイパストラ
ンジスタＮ１２は抵抗Ｒ１３の両端に、バイパストラン
ジスタＮ１３は抵抗Ｒ１４の両端に各々接続される。

【００８６】さらにバイパストランジスタＮ１１のゲー
ト端子は内部回路３内の内部レジスタ３Ａ１の第１制御
端子ｃｔｒ１１に接続され、バイパストランジスタＮ１
２のゲート端子は内部回路３内の内部レジスタ３Ａ１の
第２制御端子ｃｔｒ１２に接続され、バイパストランジ
スタＮ１３のゲート端子は内部回路３内の内部レジスタ
３Ａ１の第３制御端子ｃｔｒ１３に接続されている。

【００８７】したがって、内部レジスタ３Ａ１の制御端
子ｃｔｒ１１〜ｃｔｒ１３の出力電圧（“Ｈ”または
“Ｌ”）によりバイパストランジスタＮ１１〜Ｎ１３の
オン・オフを適宜設定すれば、第６実施形態と同様に基
準電圧ｖref1、ひいては、降圧電圧ＶDLを変更すること
ができる。

【００８８】Ｇ２．第７実施形態の動作次に図７を参照しつつ第７実施形態の動作を説明する。
本第７実施形態においても、基準電圧Ｖref1の変更、ひ
いては、降圧電圧ＶDLの変更は、例えば、ＬＳＩのウエ
ファーテストの際に行われる。この場合、ベスト条件で
内部回路３を動作させ、その動作が保証されるように基
準電圧Ｖref1、ひいては、降圧電圧ＶDLを決定する。具
体的には、まず、ベスト条件で内部回路３にピーク電流
が流れる状態に設定する。

【００８９】次に、制御端子ｃｔｒ１１〜ｃｔｒ１３を
各々所定の出力電圧状態とし、バイパストランジスタＮ
１１〜Ｎ１３を順次オン状態にして、降圧電圧ＶDLを徐
々に上げて内部回路３が正常に動作する最低の条件を求
める。

【００９０】例えば、第３制御端子ｃｔｒ１３のみを
“Ｈ”レベルとすると、内部回路３が誤動作するが、第
２制御端子ｃｔｒ１２及び第３制御端子ｃｔｒ１３を
“Ｈ”レベルとしてバイパストランジスタＮ１２，Ｎ１
３をオン状態にすると、内部回路３が正常に動作する場
合には、バイパストランジスタＮ１２，Ｎ１３をオン状
態にすることが条件となる。

【００９１】こうして、内部回路３が正常に動作する最
低の条件が求まると、内部レジスタ３Ａ１の値を設定す
る。上述した例にあっては、バイパストランジスタＮ１
２，Ｎ１３をオン状態とするため、第２制御端子ｃｔｒ
１２及び第３制御端子ｃｔｒ１３を“Ｈ”レベルとし、
第１制御端子ｃｔｒ１１を“Ｌ”レベルとする。これに
より、内部回路３の動作を保証しつつ、消費電流の削減
を図ることができる。

【００９２】同様の手法により、内部回路３がアクティ
ブ時に必要とする降圧電圧ＶDLH及び内部回路３がスタ
ンバイ時に必要とする降圧電圧ＶDLLを求めておき、図
７に破線で示すように、内部回路３がアクティブ状態に
あるのか、あるいは、スタンバイ状態にあるのかを状態
判別ユニット３Ｃ１により判別し、内部回路３のアクテ
ィブ時には降圧電圧ＶDLとして高い降圧電圧ＶDLHを供
給すべく高い基準電圧Ｖref1に設定し、スタンバイ時に
は降圧電圧ＶDLとして低い降圧電圧ＶDLLを供給すべく
低い基準電圧Ｖref1に設定するように、データ変更ユニ
ット３Ｂにより内部レジスタ３Ａの設定データを動的に
変更するように構成すれば、アクティブ状態及びスタン
バイ状態のそれぞれに最適な基準電圧Ｖref1、ひいて
は、降圧電圧ＶDLを供給することが可能となり、より消
費電流の削減を図ることが可能である。

【００９３】上述したしたように、本第７実施形態によ
っても、ワースト条件を満たすようにＦＥＴ２のＷ長、
すなわちＦＥＴ２のチップサイズを決定し、ベスト条件
の下で内部回路３を実際に動作させ、正常に動作する最
低の基準電圧Ｖref1、ひいては、降圧電圧ＶDLを設定し
たので、動作を保証しつつ、消費電流の削減を図ること
ができる。また、内部回路３をウエハ上に作成した後に
降圧電圧ＶDLを調整することができるので、電圧マージ
ン不足で不良となっていたものには、比較的高い降圧電
圧ＶDLを設定することによって、良品として扱うことが
でき、この結果、歩留まりを改善させることができる。

【００９４】Ｈ．第８実施形態次に、本発明の第８実施形態に係わる降圧回路を図面を
参照して説明する。図８は第８実施形態の降圧回路の回
路図である。

【００９５】第８実施形態の降圧回路は、バイパストラ
ンジスタＭ１１〜Ｍ１３のゲート電圧を保持するラッチ
回路を設けた点、およびトランジスタＭ１４〜Ｍ１６の
ゲートにスタンバイ時にハイレベルとなるスタンバイ信
号ＳＴＢを供給する点を除いて、第６実施形態の降圧回
路と同様である。このため、ヒューズＨ１１〜Ｈ１３の
トリミング等は第６実施形態と同様に、内部回路３を実
際に動作させて行われる。以下、相違点について説明す
る。

【００９６】スタンバイ時とは、ＬＳＩに電源電圧Ｖｃ
ｃが給電されているが、実際の処理動作を行っていない
期間である。図６に示す第６実施形態の降圧回路では、
スタンバイ時にトランジスタＭ１４〜Ｍ１６とヒューズ
Ｈ１１〜Ｈ１３を介して電流が流れてしまう。例えば、
ヒューズＨ１３が切断され、ヒューズＨ１１，Ｈ１２が
接続されているものとすれば、バイパストランジスタＭ
１３のゲートから見た入力インピーダンスは非常に高い
ので、トランジスタＭ１６からバイパストランジスタＭ
１３の経路では電流がほとんど流れない。しかし、トラ
ンジスタＭ１５からヒューズＨ１２の経路およびトラン
ジスタＭ１４からヒューズＨ１１の経路では電流が流れ
てしまう。そこで、本第８実施形態では、このような電
流が流れないようにしている。

【００９７】図８において、Ｌ１１〜Ｌ１３はラッチ回
路であり、２個のインバータの入力と出力を接続して構
成される。これらのラッチ回路Ｌ１１〜Ｌ１３では、入
力レベルと出力レベルが反転し、また、入力側がハイイ
ンピーダンス状態になると、ハイインピーダンス状態に
なる以前の出力レベルが保持される。また、トランジス
タＭ１４〜Ｍ１６のゲートにはスタンバイ信号ＳＴＢが
供給される。このため、スタンバイ信号ＳＴＢがハイレ
ベルになると、トランジスタＭ１４〜Ｍ１５はオフ状態
となる。これにより、トランジスタＭ１４〜Ｍ１６とヒ
ューズＨ１１〜Ｈ１３を介して電流が流れることがなく
なり、消費電流の削減が図られる。

【００９８】例えば、ヒューズＨ１１，Ｈ１２が切断さ
れており、一方、ヒューズＨ１３が接続されているもの
とする。スタンバイ時ではトランジスタＭ１４，Ｍ１５
はオフ状態となるので、ラッチ回路Ｌ１１，Ｌ１２の出
力は、スタンバイ時以前の状態となる。スタンバイ信号
ＳＴＢがローレベルである際には、接続点Ｑ１１，Ｑ１
２の電圧はハイレベルとなり、ラッチ回路Ｌ１１，Ｌ１
２の出力はローレベルとなる。このため、スタンバイ時
においてもラッチ回路Ｌ１１，Ｌ１２の出力はローレベ
ルが維持される。また、スタンバイ時の接続点Ｑ１３の
電位は、ヒューズＨ１３によってプルダウンされるため
ローレベルとなる。このため、ラッチ回路Ｌ１３の出力
はハイレベルとなる。

【００９９】したがって、スタンバイ時か否かにかかわ
らずバイパストランジスタＭ１１，Ｍ１２は常にオフ状
態となり、バイパストランジスタＭ１３は常にオン状態
となる。このようにして、本実施形態によれば、一定の
基準電圧Ｖref1、ひいては、一定の降圧電圧ＶDLを維持
しつつ、スタンバイ時の消費電流を削減することができ
る。

【０１００】Ｉ．第９実施形態次に、本発明の第９実施形態に係わる降圧回路を図面を
参照して説明する。図９は第９実施形態の降圧回路の回
路図である。第９実施形態の降圧回路は、ヒューズＨ１
１〜Ｈ１３に代えてメモリ機能を有するバイパストラン
ジスタＭ１１’〜Ｍ１３’を用いた点および新たに外部
入力端子Ｐ１４，Ｐ１５を設けた点を除いて、第６実施
形態の降圧回路と同様である。以下、相違点について説
明する。

【０１０１】バイパストランジスタＭ１１’〜Ｍ１３’
は、コントロールゲートＣＧの他にフローティングゲー
トＦＧを各々有している。これらのバイパストランジス
タＭ１１’〜Ｍ１３’において、コントロールゲートＣ
ＧとドレインＤ間に高電圧をかけると、フローティング
ゲートＦＧに電子が注入蓄積される。これによって、ソ
ース・ドレイン間にＰチャンネル部分が形成されオン状
態となる。この場合、フローティングゲートＦＧには電
子が蓄積されているので、コントロールゲートＣＧとド
レインＤ間にかかっている高電圧を取り去ってもオン状
態が維持される。この意味において、バイパストランジ
スタＭ１１’〜Ｍ１３’は不揮発性のメモリ素子といえ
る。

【０１０２】このため、第６実施形態で行ったヒューズ
Ｈ１１〜Ｈ１３のトリミング等に代えて、本第９実施形
態ではバイパストランジスタＭ１１’〜Ｍ１３’に対す
る書込処理が行われる。抵抗Ｒ１２をバイパスするため
バイパストランジスタＭ１１’をオン状態にする場合に
は外部入力端子Ｐ１１とＰ１４の間に高電圧を給電し、
また、バイパストランジスタＭ１２’をオン状態にする
場合には外部入力端子Ｐ１２とＰ１５の間に高電圧を給
電し、さらに、バイパストランジスタＭ１３’をオン状
態にする場合には外部入力端子Ｐ１３とグランドの間に
高電圧を給電する。

【０１０３】このように本実施形態によれば、第６，８
実施形態のようにヒューズＨ１１〜Ｈ１３やラッチ回路
Ｌ１１〜Ｌ１３を必要としないので、降圧回路のチップ
面積を縮小することができる。また、ヒューズＨ１１〜
Ｈ１３を用いないので、ヒューズＨ１１〜Ｈ１３を介し
て電流が流れることもなく、消費電流を削減することが
できる。

【０１０４】Ｊ．変形例本発明は上述した実施形態に限定されるものではなく、
例えば、以下に述べる各種の変形が可能である。上述した第４実施形態及び第８実施形態においては、
スタンバイ時を除いた期間では、トランジスタＭ４〜Ｍ
６（あるいはトランジスタＭ１４〜Ｍ１６）の各ゲート
をローレベルにして、ヒューズＨ１〜Ｈ３（あるいはヒ
ューズＨ１１〜Ｈ１３）に電流が流れるようにしたが、
イニシャライズ時（電源電圧Ｖｃｃの給電開始直後の一
定期間）に限ってトランジスタＭ４〜Ｍ６（あるいはト
ランジスタＭ１４〜Ｍ１６）の各ゲートをローレベルに
してもよい。この場合には、ごく短いイニシャライズ時
にのみヒューズＨ１〜Ｈ３（あるいはヒューズＨ１１〜
Ｈ１３）に電流が流れるので、消費電流をより削減する
ことが可能である。

【０１０５】また、上述した各実施形態においては、
降圧電圧ＶDLをウエハテストの際に設定していたが、設
定を行わないものを完成品としてもよい。この場合は、
ユーザーが降圧電圧ＶDLを設定することになるが、ユー
ザーは集積回路の用途に応じて降圧電圧ＶDLを設定する
ことができる。例えば、高い信頼性が求められる場合に
は、降圧電圧ＶDLを比較的高く設定して動作マージンを
大きく取ることができ、一方、低消費電流が求められる
場合には、動作マージンをある程度犠牲にして降圧電圧
ＶDLを比較的低く設定することができる。

【０１０６】また、上述した各実施形態においては、
バイパストランジスタＭ１〜Ｍ３はオペアンプ１の正入
力端子とグランドとの間に介挿される抵抗の両端に接続
したが、フィードバック抵抗Ｒ１を分割した複数の抵抗
で構成し、分割された各抵抗の両端にバイパストランジ
スタＭ１〜Ｍ３を各々接続してもよい。要は、降圧電圧
ＶDLを可変できるような構成であればどのようなもので
あってもよい。

【０１０７】

【発明の効果】上述したように本発明の発明特定事項に
よれば、降圧電圧を直接的にあるいは基準電圧の変更を
介して間接的に設定できるので内部回路の正常動作を保
証しつつ、出力部のトランジスタのチップ面積を削減で
き、また、消費電流を削減することができる。さらに、
従来、動作マージン不足で不良品とされてきたものを良
品とすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる降圧回路の回
路図である。

【図２】本発明の第２実施形態に係わる降圧回路の回
路図である。

【図３】本発明の第３実施形態に係わる降圧回路の回
路図である。

【図４】本発明の第４実施形態に係わる降圧回路の回
路図である。

【図５】本発明の第５実施形態に係わる降圧回路の回
路図である。

【図６】本発明の第６実施形態に係わる降圧回路の回
路図である。

【図７】本発明の第７実施形態に係わる降圧回路の回
路図である。

【図８】本発明の第８実施形態に係わる降圧回路の回
路図である。

【図９】本発明の第９実施形態に係わる降圧回路の回
路図である。

【図１０】従来の降圧回路の回路図である。

【符号の説明】

１…比較部（オペアンプ）、２…ＦＥＴ（出力部）、３
…内部回路、Ｒ１〜Ｒ５…抵抗（分圧部）、Ｍ１〜Ｍ
３，Ｍ１１〜Ｍ１３，Ｍ１’〜Ｍ３’，Ｍ１１’〜Ｍ１
３’…バイパストランジスタ、Ｍ４〜Ｍ６，Ｍ１４〜Ｍ
１６…トランジスタ、Ｐ１〜Ｐ５，Ｐ１１〜Ｐ１５…外
部入力端子、Ｖｃｃ…電源電圧、ＶDL…降圧電圧、Ｖre
f，Ｖref1…基準電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 ＧＨ０３Ｆ 1/34

Claims

【特許請求の範囲】

【請求項１】集積回路内に形成され、外部からの電源
電圧を降圧した降圧電圧を生成し、該降圧電圧を内部回
路に給電する降圧回路において、前記降圧電圧を分圧する分圧部と、分圧された前記降圧電圧と基準電圧とを比較し、比較結
果に応じた制御電圧を生成する比較部と、前記制御電圧に基づいて前記降圧電圧を出力する出力部
と、前記分圧部の分圧比を設定する設定部とを備えたことを
特徴とする降圧回路。
【請求項２】前記分圧部は、複数の抵抗によって前記
降圧電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられたバイパストランジスタと、前記バイパストランジスタのゲートと一端が接続され、
グランドに他端が接続されるヒューズと、前記ヒューズの一端と接続される外部入力端子と、前記バイパストランジスタのゲートをプルアップするト
ランジスタとを備えたことを特徴とする請求項１に記載
の降圧回路。
【請求項３】前記分圧部は、複数の抵抗によって前記
降圧電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられたバイパストランジスタと、前記バイパストランジスタのゲートと出力端子が接続さ
れるラッチ回路と、前記ラッチ回路の入力端子と一端が接続され、グランド
に他端が接続されるヒューズと、前記ヒューズの一端と接続される外部入力端子と、前記ラッチ回路の入力端子をプルアップするトランジス
タと、前記トランジスタのゲートと接続される制御入力端子と
を備えたことを特徴とする請求項１に記載の降圧回路。
【請求項４】前記分圧部は、複数の抵抗によって前記
降圧電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられた不揮発性のバイパストランジスタと、前記バイパストランジスタのゲートをプルアップするト
ランジスタと、前記バイパストランジスタのゲートと接続される第１の
外部入力端子と、前記バイパストランジスタのソースと接続される第２の
外部入力端子と、を備えたことを特徴とする請求項１に記載の降圧回路。
【請求項５】請求項１〜４のうちいずれか１項に記載
した降圧回路と前記内部回路とを有する集積回路であっ
て、前記出力部を構成するトランジスタのチップサイズは、
前記内部回路のワースト条件を想定して定め、前記設定部で設定する分圧比は、ベスト条件の下で前記
内部回路が正常に動作し、かつ前記降圧電圧が最低とな
るように定めることを特徴とする集積回路。
【請求項６】集積回路内に形成され、外部からの電源
電圧を降圧した降圧電圧を生成し、該降圧電圧を内部回
路に給電する降圧回路において、電源電圧を分圧して基準電圧を生成する基準電圧生成部
と、前記基準電圧と前記降圧電圧を比較し、比較結果に応じ
て前記降圧電圧を制御するための制御電圧を生成する比
較部と、前記制御電圧に基づいて前記降圧電圧を生成し、出力す
る出力部と、前記基準電圧生成部における分圧比を設定する設定部と
を備えたことを特徴とする降圧回路。
【請求項７】前記基準電圧生成部は、複数の抵抗によ
って前記電源電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられたバイパストランジスタと、前記バイパストランジスタのゲートと一端が接続され、
グランドに他端が接続されるヒューズと、前記ヒューズの一端と接続される外部入力端子と、前記バイパストランジスタのゲートをプルアップするト
ランジスタとを備えたことを特徴とする請求項６に記載
の降圧回路。
【請求項８】前記基準電圧生成部は、複数の抵抗によ
って前記降圧電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられたバイパストランジスタと、前記バイパストランジスタのゲートと出力端子が接続さ
れるラッチ回路と、前記ラッチ回路の入力端子と一端が接続され、グランド
に他端が接続されるヒューズと、前記ヒューズの一端と接続される外部入力端子と、前記ラッチ回路の入力端子をプルアップするトランジス
タと、前記トランジスタのゲートと接続される制御入力端子と
を備えたことを特徴とする請求項６に記載の降圧回路。
【請求項９】前記基準電圧生成部は、複数の抵抗によ
って前記降圧電圧を分圧し、前記設定部は、前記複数の抵抗のうち少なくとも一つと
並列に設けられた不揮発性のバイパストランジスタと、前記バイパストランジスタのゲートをプルアップするト
ランジスタと、前記バイパストランジスタのゲートと接続される第１の
外部入力端子と、前記バイパストランジスタのソースと接続される第２の
外部入力端子と、を備えたことを特徴とする請求項６に記載の降圧回路。
【請求項１０】請求項６〜９のうちいずれか１項に記
載した降圧回路と前記内部回路とを有する集積回路であ
って、前記出力部を構成するトランジスタのチップサイズは、
前記内部回路のワースト条件を想定して定め、前記設定部で設定する分圧比は、ベスト条件の下で前記
内部回路が正常に動作し、かつ前記降圧電圧が最低とな
るように定めることを特徴とする集積回路。
【請求項１１】内部回路と、外部からの電源電圧を降
圧した降圧電圧を生成し、該降圧電圧を内部回路に給電
する降圧回路と、を備えた集積回路において、前記降
圧回路は、設定データに基づいて電源電圧を分圧して基
準電圧を生成する基準電圧生成部と、前記基準電圧と前記降圧電圧を比較し、比較結果に応じ
て前記降圧電圧を制御するための制御電圧を生成する比
較部と、前記制御電圧に基づいて前記降圧電圧を生成
し、出力する出力部と、を有し、前記内部回路は、前記基準電圧生成部における分圧比を
設定するための前記設定データを更新可能に記憶するレ
ジスタ部とを備えることを特徴とする集積回路。
【請求項１２】請求項１１記載の集積回路において、前記内部回路がアクティブ状態あるいはスタンバイ状態
のいずれの状態にあるかを判別する状態判別手段と、前記判別の結果に基づいて、前記レジスタ部における前
記設定データを対応する前記内部回路の状態に基づいて
変更するデータ変更手段と、を備えたことを特徴とする集積回路。
【請求項１３】複数のセクション内部回路を有する内
部回路と、外部からの電源電圧を降圧した降圧電圧を生
成し、該降圧電圧を対応する前記セクション内部回路に
給電する複数の降圧回路と、を備えた集積回路におい
て、前記各降圧回路は、設定データに基づいて電源電圧を分
圧して基準電圧を生成する基準電圧生成部と、前記基準
電圧と前記降圧電圧を比較し、比較結果に応じて前記降
圧電圧を制御するための制御電圧を生成する比較部と、
前記制御電圧に基づいて前記降圧電圧を生成し、出力す
る出力部と、を有し、前記集積回路は、前記複数のセクション内部回路毎に対
応する前記基準電圧生成部における分圧比を設定するた
めの複数の前記設定データを更新可能に記憶するレジス
タ部とを備えることを特徴とする集積回路。
【請求項１４】請求項１３記載の集積回路において、前記セクション内部回路のぞれぞれがアクティブ状態あ
るいはスタンバイ状態のいずれの状態にあるかを判別す
る状態判別手段と、前記判別の結果に基づいて、前記レジスタ部における前
記設定データを対応する前記セクション内部回路の状態
に基づいて変更するデータ変更手段と、を備えたことを特徴とする集積回路。