CN101615424B - 八管低泄漏sram单元 - Google Patents

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Abstract

本发明提出一种静态随机存取存储器(SRAM)单元，包括：一对交叉耦合的反相器，所述一对反相器连接在正电源电压(Vcc)和第一节点之间；第一NMOS晶体管，其栅极和漏极与所述第一节点相连，其源极与电源地相连；和第二NMOS晶体管，其漏极和源极分别与所述第一节点和所述电源地相连，其栅极连接有控制线。

Description

八管低泄漏SRAM单元
技术领域
本发明一般涉及静态随机存取存储器，更进一步地涉及双端口SRAM单元。
背景技术
例如，半导体储存器器件包括静态随机存取存储器，或称为SRAM，和动态随机存取存储器，或称为DRAM。DRAM存储器单元仅具有一个晶体管和一个电容，因此其集成度较高。但是DRAM需要不断地更新，因此由于它的功耗和低速限制了其主要作为计算机主存储器的应用。另一方面，SRAM单元为双稳态，这意味着只要为其提供足够的电源，它就能够一直维持自身的状态。SRAM能够在较高速和较低功耗的状态中工作，因此计算机的高速缓冲存储器(cache)全部采用SRAM。SRAM其它的应用还包括嵌入式存储器和网络设备存储器。
已知传统的SRAM单元为六晶体管单元(6T)，其包括六个金属氧化物半导体(MOS)晶体管。如图1中所示，简单地讲，6T SRAM单元100包括两个相同且交叉耦合的反相器102和104，反相器102和104形成锁存电路，如一个反相器的输出与另一个反相器的输入相连。该锁存电路连接在电源和地之间。每个反相器102或反相器104都包含NMOS下拉晶体管115或125，和PMOS上拉晶体管110或120。该反相器的输出作为两个存储节点C和D，当下拉一个存储节点至低电压时，则另一个存储节点被上拉至高电压。互补位线对150和155分别通过一对传输门晶体管130和135耦合至存储节点对C和D上。通常字线140与该传输门晶体管130和135的栅极相连。当将字线电压切换到系统高电压或Vcc时，传输门晶体管130和135被开启以允许分别通过位线对150和155对存储节点C和D进行存取。当将字线电压切换到系统低电压或Vss时，传输门晶体管130和135被关闭，存储节点C和D与位线基本隔离，但是仍然会有一些泄漏发生。不过，只要维持Vcc在门限值之上，存储节点C和D的状态就能够一直维持。
然而，传统SRAM单元100有由栅泄漏和关闭状态泄漏引起的泄漏电流。假设节点C和D分别处于逻辑0和逻辑1，在静态时，上拉晶体管110和下拉晶体管125分别产生关闭状态泄漏I_off_PU和I_off_PD，而上拉晶体管120和下拉晶体管115分别产生栅极泄漏I_gate_PU和I_gate_PD。传输门晶体管130也产生关闭状态泄漏，I_off_PG。此外，传输门晶体管135还产生额外的栅极泄漏，I_gate_PG。因此，传统SRAM单元100的全部泄漏电流Isb可表示为：Isb＝(I_off_PU+I_off_PD+I_gate_PU+I_gate_PD)+I_off_PG+I_gate_PG。在更先进的工艺技术中，例如80nm或者更低，特别是在高速应用场景中，由于薄栅氧化物和浅结的存在，可能会使传统SRAM单元100中的泄漏电流不能被接受。这样在更先进的工艺中，传统SRAM单元100的应用将会受到限制。
已采用多种技术减少SRAM单元的泄漏电流。例如，降低待机单元的电源电压可减少其中的泄漏电流。但SRAM阵列在多电源中工作时，这会增加设计的复杂度，并减低SRAM的速度。另外的例子是为每行SRAM单元提供虚拟地。增加电源地电压，也能够减少SRAM单元的泄漏。但是，如果通过采用字线控制各行虚拟地的话，该技术也会拖慢该单元的工作速度。
如上所述，需要一种在不需要牺牲工作速度的基础上，能够抑制泄漏电流的SRAM单元。
发明内容
本发明公开了静态随机存取存储器(SRAM)单元。根据本发明的一个实施例，SRAM单元包括：一对交叉耦合的反相器，该对反相器连接在正电源电压(Vcc)和第一节点之间；第一NMOS晶体管，其栅极和漏极与所述第一节点相连，其源极与电源地相连，和第二晶体管，其漏极和源极分别与所述第一节点和所述电源地相连，其栅极与控制线相连。
根据另一实施例，所述SRAM单元还包括一对传输门晶体管，其源极/漏极与所述交叉耦合的反相器相连，其栅极与字线相连。
还根据另一实施例，在由多个SRAM单元形成的存储器阵列中，所述控制线和所述字线变为一条线。
然而，从下列结合附图的具体实施例描述中，将能够更好理解本发明反相器的结构和工作以及其附加的目的和优点。
附图说明
引入附随本说明书以及形成本说明书一部分的附图以描述本发明的某些方面。通过参考在附图中示出的代表性的实施例，将更容易更清楚地理解本发明的思想和本发明提出的系统的部件和工作，该实施例是非限制性的，且在该附图中相同的标号(如果标号出现在多幅附图中)代表相同的元件。通过参考本发明的一幅或多幅附图及结合其中的描述可以更好的理解本发明。
图1为示出了传统6T SRAM单元的电路图；
图2为根据本发明一个实施例示出了8T低泄漏SRAM单元的电路图；
图3为示出了包含图2中8T低泄漏SRAM单元的SRAM单元阵列的电路图。
具体实施方式
本发明提出了能够在不牺牲工作速度的基础上减少泄漏电流的8TSRAM单元。
图2为根据本发明一个实施例示出了8T低泄漏SRAM单元的电路图。在图1中所示的传统6T SRAM单元100中增加两个NMOS晶体管215和225以形成SRAM单元200。NMOS晶体管215和225的源极和漏极分别与电源地和节点V相连。节点V变为8T SRAM单元200中单元100的虚拟地。很显然，例如数据存储等SRAM单元200元件的功能仍由包含在单元200中的单元100实现。
再次参考图2，由于NMOS晶体管215的栅极与其漏极相连，因此NMOS晶体管215的功能起到前偏置晶体管二极管的作用，其漏极和源极之间的电压降被保持为NMOS晶体管215的门限电压。可通过沟道注入控制NMOS晶体管215的门限电压。例如，在1.2V电源电压的电路中，NMOS晶体管215的门限电压可调整在0.3V附近。
通过外部信号控制NMOS晶体管225的栅极(节点E)。在例如SRAM单元200读或写的存取过程中，该外部信号被切换至逻辑“1”，其将会开启NMOS晶体管225，接下来NMOS晶体管225将节点V下拉至电源地。因此SRAM单元200的功能基本与传统SRAM单元100相同。
在非存取期间，外部信号被切换至逻辑“0”，其将会关闭NMOS晶体管225，使得节点V仅通过NMOS晶体管215导入电源地。如前面所提到的，NMOS晶体管215具有越过其漏极和源极的门限电压降，因此节点V被维持在高于电源地的门限电压上。该门限电压将降低SRAM单元100的整个电压，这能够减少在非存取期间SRAM单元100中的泄漏电流。
在不同的工作模式期间，可用同样的方式自动控制节点V的电压或单元100的虚拟地。在存取模式期间，将节点V接至电源地以允许SRAM单元200全速工作。在非存取模式期间，升高虚拟地的电压以切断SRAM单元200中的泄漏电流。本领域技术人员也可意识到：在SRAM单元200的写操作期间，无需开启NMOS晶体管225。事实上，较高节点V电压将会使SRAM单元的写速度更快。
图3为示出了包含图2的8T低泄漏SRAM单元200的SRAM单元阵列300的电路图。存储单元C[0:n，0:m]与SRAM单元200相同。在行方向上设有多条字线WL[0:n]，在列方向上设有多条控制线CL[0:m]。所述行方向和所述列方向基本上相互垂直。每条控制线CL[i](0≤i≤m)与每个SRAM单元C[0:n，i]中的节点E相连。控制线CL[0:m]承载外部控制信号以选择地开启或关闭单元阵列300列上的NMOS晶体管225。例如，如果需要对单元[1，1]进行存取，则WL[1]和CL[1]将被切换至逻辑“1”。当CL[1]处于逻辑“1”状态时，(n+1)个存储单元C[0:n，1]均被换到真正的电源地，而阵列300的剩余单元则维持在较高的虚拟地电压以减少其中的泄漏电流。
对具有512个单元的阵列在125℃时进行模拟以证明该泄漏电流减少的影响。下表1为模拟结果，该表显示8T SRAM单元的泄漏电流小于传统6T SRAM单元的一半。
表1
  Vcc   0.8V   0.9V   1.0V   1.1V   1.2V
  6T cells   64nA   71nA   80nA   88nA   97nA
  8T cells   30.8nA   33.9nA   37.2nA   40.7nA   44.3nA
图3仅示出了采用图2的SRAM单元的一个示例性的阵列排列，本领域技术人员将明白也可将控制线移到行方向上。事实上，能将控制线和字线合并为一条线，当读取单元时需要将字线和控制线均同时切换至逻辑“1”。
上述描述提供了多种不同的实施例或以实现本发明不同特征的实施例。对组成部分和工艺的详细说明是为了帮助阐明本发明。当然，这些仅是本发明的实施例，并不是为了限制本发明权利要求所描述的保护范围。
虽然将本发明具体化为一个或多个详细的例子进行说明和描述，由于在不脱离本发明思想和在权利要求的等同范围内能够做出多种修改和结构变化，因此并不是为了将本发明限制在所显示的细节之中。因此，应当以与后面权利要求所列出的发明范围一致的方式，对所附的权利要求进行宽范围地解释。

Claims (6)

1.一种静态随机存取存储器SRAM单元，包括：
一对交叉耦合的反相器，所述一对反相器连接在正电源电压(Vcc)和第一节点之间；
一对传输门晶体管，其源极/漏极与所述交叉耦合的反相器对相连，其栅极与字线相连；
第一NMOS晶体管，其栅极和漏极与所述第一节点相连，其源极与电源地相连；和
第二NMOS晶体管，其漏极和源极分别与所述第一节点和所述电源地相连，其栅极连接有控制线；
其中，所述控制线与所述字线相连。
2.根据权利要求1所述的SRAM单元，其中，在包含多个所述SRAM单元的存储器阵列中，所述控制线基本与所述电源地线平行。
3.根据权利要求1所述的SRAM单元，其中，在包含多个所述SRAM单元的存储器阵列中，所述控制线基本与所述字线垂直。
4.根据权利要求1所述的SRAM单元，其中，在包含多个所述SRAM单元的存储器阵列中，所述控制线基本与所述字线平行。
5.根据权利要求1所述的SRAM单元，其中，在读取和/或写入所述SRAM单元期间，所述控制线被切换至高电压。
6.一种静态随机存取存储器SRAM单元，包括：
一对交叉耦合的反相器，所述反相器对连接在正电源电压(Vcc)和第一节点之间；
一对传输门晶体管，其源极/漏极与所述交叉耦合的反相器对相连，其栅极与字线相连；
第一NMOS晶体管，其栅极和漏极与所述第一节点相连，其源极与电源地相连；和
第二NMOS晶体管，其漏极和源极分别与所述第一节点和所述电源地相连，其栅极连接有所述字线。
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