CN104067345A - 经改善低电压写入速度位单元 - Google Patents

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Abstract

在低功率CPU中，用以降低功率的最佳方式为降低供应电压。大部分低电压存储器阵列使用8T单元(450)，所述8T单元(450)具有读取稳定性抗扰性以便在低电压下操作。本发明的实施例确定写入字线(WWL410)何时上升。如果所述确定(标头pFET430)展示所述WWL已上升，那么多个p沟道场效应晶体管(pFET432、434)中的至少一者与电压供应断开，且多个n沟道场效应晶体管nFET通过门晶体管(440、442)中的至少一者断开。

Description

经改善低电压写入速度位单元
根据35U.S.C.§119主张优先权
本专利申请案主张2012年1月23日申请的题为“经改善低电压写入速度位单元(IMPROVED LOW VOLTAGE WRITE SPEED BITCELL)”的第61/589,570号临时申请案的优先权，且所述案已转让给其受让人，并以引用的方式特此明确地并入本文中。
技术领域
本发明涉及改善存储器的性能，尤其对于低电压应用而言。更确切地说，揭示低电压写入速度位单元的性能改善，以及八晶体管(8T)位单元的改善。
背景技术
例如计算机的电装置的制造者持续为使这些装置更有效而努力。用以使这些装置更有效的一种方式为降低装置的操作电压。因此，这些装置中的许多者利用低电压处理器。许多低电压处理器可通过小于一伏特的供应电压进行操作。此类低电压操作允许例如计算机的装置节省大量电力且依靠电池电力运作维持延长的时期。另外，随着多核心处理器的出现，对于例如膝上型计算机的装置而言电力节省已变得更为重要。
对于低电压系统的设计者而言，例如可制造小于65nm的集成电路组件的技术的新制造技术已引起许多额外技术挑战。一个此类挑战涉及与次65nm制造技术相关联的较高固有装置变化，例如，装置泄漏(Le)及阈值电压(Vt)的变化。对于设计者而言，电路参数的归因于制造缺陷的敏感度(例如，在此类低电压下的装置切换)而为另一挑战。
大体而言，处理器的最小操作电压(Vcc min)受存储器系统用以从存储器单元读取及写入到存储器单元所需要的最小电压限制。可了解，与处理器并入在一起的高性能数据存储器(即，存储器单元)的量前所未有地增大。具有低电压、高性能存储器的低电压次65nm处理器通常在测试及预烧程序期间具有显著合格率损失。这些较低合格率已使得处理器的制造者重新考虑较低电压在经济上是否可行且何种电压电平在经济上实用。因此，已存在如下趋势：以相比于先前处理器而言较高的电压来设计且操作当前处理器以致力于提供经改善的由高性能存储器问题所引起的成本/性能取舍。可了解，制造者正投入于针对常规存储器结构的替代电路拓扑，其可以较低电压操作且可以较高合格率进行制造。
虽然降低对内部IC装置供电的电源供应器的电压电势可有益于IC装置可靠性及电力消耗，但在电路板或系统层级上而言，IC仍可耦合到以较高电源供应电压操作的组件。在彼情形下，IC可通过两个或两个以上电源供应器进行操作。每一电源供应器可将不同电压电势提供到IC。通常，可提供一或多个低电压电源供应器以为驱动IC的内部电路的CMOS装置供电。可提供一或多个高压电源供应器以向从在IC外部的电路接收信号及/或将信号发送到在IC外部的电路的CMOS装置供电。举例来说，IC可具备用于内部电路的1.3V电源供应器及用于耦合到在IC外部的电路的装置的3.3V电源供应器。
由具有不同电压电势的电源供应器供电的电路可输出具有不同电压范围的信号。举例来说，由1.8V电源供应器供电的一个数字电路可输出在0V到1.8V之间变化的信号，而由3.3V电源供应器供电的另一数字电路可输出在0V到3.3V之间变化的信号。两个数字电路之间信号电平的差可在两个数字电路之间的任何接口处产生问题。
举例来说，考虑CMOS反相器将1.8V的最大输入电压提供到在3.3V下操作的CMOS反相器的接口。当将-1.5V的栅极端子到源极端子电压(即，1.8V-3.3V)施加到上拉P型场效应晶体管(pFET)装置时，1.8V输入通常无法停用CMOS反相器内的所述pFET装置。然而，-1.5V的电压足以启用pFET装置。通过施加到3.3V CMOS反相器的输入的1.8V，3.3V的CMOS反相器的上拉pFET装置及下拉nFET装置可同时被启用。在彼情形下，当接收高达1.8V的静态输入时，3.3V的CMOS反相器具有从3.3V的电源供应器到接地的闭合电流路径。因而，当处于静态状态下时3.3V的CMOS反相器未必消耗功率。
在低功率中央处理单元(CPU)中，用以降低功率的一种方式为降低供应电压。为了在低电压下操作，大部分低电压存储器阵列使用8T单元，所述8T单元提供读取稳定性抗扰性。
然而，当供应电压减少时，性能的降低并非线性的。当供电降低到较接近Vt最高的装置的Vt时，性能的降低呈指数性，所述Vt最高的装置通常出于泄漏控制原因而在存储器阵列中找到。在8T单元中，在低电压下，写入速度限制了频率，且本文中所揭示的各种电路及所建议实施例解决且处理这些问题中的许多者。
发明内容
本发明涉及改善低电压存储器阵列在低电压应用中的使用及应用。
一个示范性实施例揭示一种设备，其包括位单元，所述位单元包括：具有源极及漏极的第一pFET；具有源极及漏极的第二pFET；第一通过门晶体管，其具有第一端子及连接到所述第一pFET的所述漏极的第二端子；第二通过门晶体管，其具有第一端子及连接到所述第二pFET的漏极的第二端子；驱动器，其具有连接到第一通过门晶体管及第二通过门晶体管的第一端子的输出端口；及标头pFET，其具有连接到驱动器的输出端口的栅极，且具有连接到第一pFET的源极及连接到第二pFET的源极的漏极，其中标头pFET经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断。所述设备进一步包括第一共同节点及第二共同节点，其中第一共同节点包括真位线且所述第二共同节点包括互补位线，其中所述第一共同节点经操作性地配置以连接到第一通过门晶体管的第二端子，且所述第二共同节点经配置以连接到第二通过门晶体管的第二端子，其中当对所述位单元执行写入操作时所述第一共同节点及所述第二共同节点经驱动到互补逻辑电压，且其中当驱动器输出为逻辑值HIGH时，所述标头pFET关断，且使得第一pFET及第二pFET关断。所述设备进一步包括第三pFET，第三pFET包括栅极，其中所述栅极保持为LOW，第三pFET经配置以并联连接到标头pFET，其中标头pFET经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断，所述设备进一步包括第一共同节点及第二共同节点，其中第一共同节点包括真位线且第二共同节点包括互补位线，其中第一共同节点经操作性地配置以连接到第一通过门晶体管的第二端子，且第二共同节点经操作性地配置以连接到第二通过门晶体管的第二端子，且其中当对所述位单元执行写入操作时第一共同节点及第二共同节点经驱动到互补逻辑电压。
又一示范性实施例揭示一种设备，其包括位单元，所述位单元包括：具有源极及漏极的第一pFET；具有源极及漏极的第二pFET；第一通过门晶体管，其具有第一端子及连接到所述第一pFET的漏极的第二端子；第二通过门晶体管，其具有第一端子及连接到第二pFET的漏极的第二端子；驱动器，其具有输入端口，且具有连接到第一通过门晶体管及第二通过门晶体管的第一端子的输出端口；标头pFET，其具有连接到所述驱动器的输入端口的栅极，且具有连接到第一pFET的源极及连接到第二pFET的源极的漏极，其中标头pFET经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断。所述设备进一步包括第一共同节点及第二共同节点，其中所述第一共同节点包括真位线且所述第二共同节点包括互补位线，其中所述第一共同节点经操作性地配置以连接到第一通过门晶体管的第一端子，且第二共同节点经配置以连接到第二通过门晶体管的第一端子，其中当对所述位单元执行写入操作时第一共同节点及第二共同节点经驱动到互补逻辑电压。
在又一示范性实施例中，揭示一种设备，其包括位单元，所述位单元包括：具有源极及漏极的第一nFET；具有源极及漏极的第二nFET；第一通过门晶体管，其具有第一端子及连接到所述第一nFET的漏极的第二端子；第二通过门晶体管，其具有第一端子及连接到第二nFET的漏极的第二端子；驱动器，其具有连接到第一通过门晶体管及第二通过门晶体管的第一端子的输出端口；及标尾nFET，其具有耦合到所述驱动器的输入端口且经配置以接收与所述驱动器的输出端口的电压互补的电压的栅极，且具有连接到第一nFET的源极及第二nFET的源极的漏极。所述设备进一步包括：具有源极及漏极的第一pFET，其中漏极连接到第一通过门晶体管的端子；及具有源极及漏极的第二pFET，其中所述漏极连接到第二通过门晶体管的端子。所述设备进一步包括标头pFET，所述标头pFET具有连接到所述驱动器的输出端口的栅极，且进一步具有连接到第一pFET的源极且连接到第二pFET的源极的漏极，其中标头pFET经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断，且其中标尾nFET经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断。所述设备进一步包括：第三pFET，所述第三pFET包括栅极，其中栅极保持为LOW，第三pFET经配置以并联连接到标头pFET；及第三nFET，所述第三nFET包括栅极，其中栅极连接到供电导轨，第三nFET经配置以并联连接到标尾nFET。所述设备进一步包括第一共同节点及第二共同节点，其中第一共同节点包括真位线且第二共同节点包括互补位线，其中第一共同节点经操作性地配置以连接到第一通过门晶体管的第二端子，且第二共同节点经操作性地配置以连接到第二通过门晶体管的第二端子，其中当对所述位单元执行存储操作时第一共同节点及第二共同节点经驱动到互补逻辑电压，且其中当驱动器输出为逻辑值HIGH时，标头pFET关断，进一步使得第一pFET及第二pFET关断。
又一示范性实施例揭示一种方法，所述方法包括：将信号提供到第一通过晶体管及第二通过晶体管以写入到位单元，所述位单元包括具有源极及漏极的第一pFET，及具有源极及漏极的第二pFET；及将第二信号提供到标头pFET的栅极，其中所述标头pFET包括连接到第一pFET及第二pFET的所述源极的漏极，其中将第二信号提供到标头pFET的栅极进一步包含在写入操作期间关断第一pFET及第二pFET，其中第二信号滞后于第一信号。
又一示范性实施例揭示一种方法，其包括：将信号提供到第一通过晶体管及第二通过晶体管以写入到位单元，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；及将第二信号提供到标尾nFET的栅极，其中所述标尾nFET包括连接到第一nFET及第二nFET的源极的漏极，其中将第二信号提供到标尾nFET的栅极进一步包含在写入操作期间关断第一nFET及第二nFET。
又一示范性实施例揭示一种设备，其包括：用于将信号提供到第一通过晶体管及第二通过晶体管以写入到位单元的装置，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；及用于将第二信号提供到标尾nFET的栅极的装置，其中所述标尾nFET包括连接到第一nFET及第二nFET的所述源极的漏极，其中将第二信号提供到标尾nFET的栅极进一步包括用于在写入操作期间关断第一nFET及第二nFET的装置。
又一示范性实施例揭示一种设备，其包括：用于将信号提供到第一通过晶体管及第二通过晶体管以写入到位单元的装置，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；及用于将第二信号提供到标尾nFET的栅极的装置，其中所述标尾nFET包括连接到第一nFET及第二nFET的所述源极的漏极，其中将第二信号提供到标尾nFET的栅极进一步包含用于在写入操作期间关断第一nFET及第二nFET的装置。
附图说明
呈现随附图式以辅助本发明的实施例的描述，且仅出于所述实施例的说明而非其限制目的来提供随附图式。
图1说明根据本发明的至少一个实施例的示范性使用者装备(UE)。
图2说明根据本发明的至少一个实施例的示范性处理器。
图3说明具有写入字线(WWL)及读取字线(RWL)驱动器的常规八晶体管(8T)位单元。
图4说明根据本发明的至少一个实施例的具有写入字线(WWL)及读取字线(RWL)驱动器的所建议九晶体管(9T)位单元的示范性实施例。
图5说明根据本发明的至少一个实施例的具有用于正沟道场效应晶体管(pFET)标头的早期写入字线(WWL_E)的九晶体管(9T)位单元的示范性实施例。
图6a说明通过短的WL脉宽在低电压及高速下的常规位单元写入。
图6b说明通过短的WL脉宽在低电压及高速下的位单元写入的示范性实施例。
图7a说明根据本发明的至少一个实施例的在邻近单元之间共享以节省面积的pFET标头的示范性实施例。
图7b说明跨越整行共享的pFET标头的示范性实施例。
图8说明连接到次要pFET装置的经削弱pFET标头的示范性实施例。
图9说明用以写入数据的替代方法的示范性实施例，其包含用以驱动电路的标尾(footer)nFET装置。
图10说明pFET标头及nFET标尾组合的示范性实施例，所述组合还可包含次要pFET且所述布局可为跨越整行共享的布局。
图11说明用于通过pFET标头设计改善位单元的低电压写入速度的方法的示范性实施例。
图12说明用于通过nFET标尾设计改善位单元的低电压写入速度的方法的示范性实施例。
具体实施方式
在针对本发明的特定实施例的以下描述及相关图式中揭示本发明的方面。在不脱离本发明范围的情况下可设计出替代实施例。另外，将不详细描述或将省略本发明的熟知元件以便不使本发明的有关细节模糊。
词“示范性”在本文中用以意味“充当实例、例子或说明”。未必将本文中被描述为“示范性”的任何实施例皆解释为比其它实施例优选或有利。同样，术语“本发明的实施例”并不要求本发明的所有实施例皆包含所论述的特征、优点或操作模式。
如此项技术中所已知，在本文中的描述中，术语“写入”与“存储”操作同义地加以使用。同样，术语“读取”与“加载”同义地加以使用。另外，在描述中，可参考属于“高速缓存块”的读取/写入操作，所述“高速缓存块”可指小于整个高速缓存线的粒度的粒度。然而，应理解，所述参考可仅出于说明性目的且不应被解释为限制实施例的范围。举例来说，所揭示技术可在适用时容易地扩展到针对任何其它粒度的操作，例如，高速缓存字、高速缓存线，等。另外，还应理解，所参考的高速缓存块可包括数据或指令，即使可单独在数据的写入/读取操作方面提供描述。另外，对存储器阶层架构的较低层级的参考可包含除本地或第一层级(L1)高速缓冲存储器以外的备份存储元件，本地或第一层级(L1)高速缓冲存储器可与处理器或处理元件相关联。举例来说，本文对存储器阶层架构的较低层级的参考可指第二层级(L2)高速缓冲存储器、主要存储器及可存在于L2高速缓冲存储器与主要存储器之间的存储器结构的一或多个层级。
本文中所使用的术语是仅出于描述特定实施例的目的且并不既定限制本发明的实施例。如本文中所使用，除非上下文另外清楚地指示，否则单数形式“一”及“所述”既定还包含复数形式。应进一步理解，术语“包括”及/或“包含”在用于本文中时指定所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。
另外，许多实施例是按照待由(例如)计算装置的元件执行的动作序列来进行描述。应认识到，本文中所描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由正由一或多个处理器执行的程序指令或由所述两者的组合执行。另外，本文中所描述的动作的这些序列可被视为完全在其中存储有计算机指令的对应集合的任何形式的计算机可读存储媒体内体现，所述计算机指令在执行后将使得相关联处理器执行本文中所描述的功能性。因此，本发明的各种方面可以众多不同形式体现，所有所述不同形式已预期在所主张的标的物的范围内。另外，对于本文中所描述的实施例中的每一者而言，任何所述实施例的对应形式可在本文中被描述为(例如)“经配置以”执行所描述动作的“逻辑”。
应了解，经配置逻辑或“经配置以…的逻辑”并不限于特定逻辑门或元件，而大体指执行本文中所描述的功能性(经由硬件或是硬件与软件的组合)的能力。因此，经配置逻辑或“经配置以…的逻辑”未必实施为逻辑门或逻辑元件而不管是否共享了词“逻辑”。对于一般所属领域的技术人员而言，各种块中逻辑之间的其它互动或合作将从对以下更详细描述的实施例的审阅而变得清楚明白。
参看图1，系统100包含UE200(在此为无线装置)(例如，蜂窝式电话)，其具有平台202，平台202可接收且执行从无线电存取网络(RAN)发射的软件应用程序、数据及/或命令，所述软件应用程序、数据及/或命令可最终来自核心网络126、因特网及/或其它远程服务器及网络。平台202可包含收发器206，所述收发器206操作性地耦合到专用集成电路(“ASIC”208)，或其它处理器、微处理器、逻辑电路或其它数据处理装置。ASIC208或其它处理器执行应用程序编程接口(“API”)210层，其与无线装置的存储器212中的任何驻存程序介接。存储器212可包括只读或随机存取存储器(RAM及ROM)、EEPROM、快闪卡或为计算机平台所共有的任何存储器。平台202还可包含本地数据库214，其可保持未在存储器212中启用的应用程序。本地数据库214通常为快闪存储器单元，但可为如此项技术中已知的任何次要存储装置，例如，磁性媒体、EEPROM、光学媒体、磁带、软盘或硬盘，或其类似者。如此项技术中所已知，内部平台202组件还可操作性地耦合到例如天线222、显示器224、即按即说按钮228及小键盘226以及其它组件的外部装置。
因此，本发明的实施例可包含包括执行本文中所描述的功能的能力的UE。如所属领域的技术人员将了解，各种逻辑元件可以离散元件、在处理器上执行的软件模块或用以实现本文中所揭示的功能性的软件与硬件的任何组合来体现。举例来说，ASIC208、存储器212、API210及本地数据库214可皆合作地用以加载、存储且执行本文中所揭示的各种功能，且因此用以执行这些功能的逻辑可分布于各种元件上。或者，所述功能性可并入到一个离散组件中。因此，图1中的UE200的特征仅被视为说明性的，且本发明并不限于所说明的特征或布置。
UE200与RAN之间的无线通信可基于不同技术，例如，码分多址(CDMA)、W-CDMA、时分多址(TDMA)、频分多址(FDMA)、正交频分多工(OFDM)、全球移动通信系统(GSM)、3GPP长期演进(LTE)，或可用于无线通信网络或数据通信网络中的其它协议。因此，本文中所提供的说明并不既定限制本发明的实施例且仅仅辅助本发明的实施例的方面的描述。
图2描绘示范性处理器10的功能框图200，例如经配置以并入位单元的经改善的低电压写入速度的特征的ASIC208。处理器10根据控制逻辑14执行指令执行管线12中的指令。控制逻辑14维持程序计数器(PC)15，且设置且清零一或多个状态寄存器16中的位以指示(例如)当前指令集操作模式、关于算术运算及逻辑比较(零、进位、相等、不相等)的结果的信息，及其类似者。在一些实施例中，管线12可为具有多个并行管线的超纯量设计。管线12还可称作执行单元。通用寄存器(GPR)文件20提供可由管线12存取的通用寄存器24的列表，且包括存储器阶层架构的顶部。
以不同指令集操作模式执行来自至少两个指令集的指令的处理器10另外包含除错电路18，所述除错电路18在每一指令的执行之后操作以比较至少一个预定目标指令集操作模式与当前指令集操作模式，且提供所述两者之间的匹配的指示。下文更详细地描述除错电路18。
管线12从指令高速缓冲存储器(I高速缓冲存储器)26获取指令，其中存储器地址转译及权限由指令侧转译后备缓冲器(ITLB)28管理。数据是从数据高速缓冲存储器(D高速缓冲存储器)30存取，其中存储器地址转译及权限由主要转译后备缓冲器(TLB)32管理。在各种实施例中，ITLB28可包括TLB32的部分的副本。或者，ITLB28及TLB32可进行集成。类似地，在处理器10的各种实施例中，I高速缓冲存储器26及D高速缓冲存储器30可进行集成，或为统一的。另外，I高速缓冲存储器26及D高速缓冲存储器30可为L1高速缓冲存储器。I高速缓冲存储器26及/或D高速缓冲存储器30中的未命中导致通过存储器接口34对主要(芯片外)存储器38、40的存取。存储器接口34可为到总线互连件42的主控输入，所述总线互连件42实施到一或多个存储器装置38、40的共享总线，所述一或多个存储器装置38、40可根据本发明的一个示范性实施例并入有经改善的低电压写入速度。额外主控装置(未图示)可另外连接到总线互连件42。
处理器10可包含输入/输出(I/O)接口44，所述输入/输出(I/O)接口44可为外围总线上的主控装置，I/O接口44可跨越所述外围总线经由总线46存取各种外围装置48、50。所属领域的技术人员将认识到，处理器10的众多变化是可能的。举例来说，处理器10可包含用于I高速缓冲存储器26及D高速缓冲存储器30中任一者或两者的第二层级(L2)高速缓冲存储器。另外，可从特定实施例省略描绘于处理器10中的功能块中的一或多者。可驻存于处理器10中的其它功能块(例如，JTAG控制器、指令预解码器、分支目标地址高速缓冲存储器及其类似者)并不与本发明的描述密切相关，且为了清楚起见而进行省略。
所属领域的技术人员将了解，可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可能贯穿以上描述而引用的数据、指令、命令、信息、信号、位、符号及码片。
图3描绘具有写入字线(WWL)驱动器310及读取字线(RWL)驱动器320的常规8T位单元晶体管电路300。八晶体管(8T)位单元为基于六晶体管(6T)位单元的单读取及单写入端口位单元，其解耦写入端口315及读取端口325以便消除读取稳定性问题。此方案使得6T部分的最优化能够执行可写性且增加写入端口315中的写入速度，且允许使用两晶体管(2T)读取端口325对读取速度的最优化。一行上的位单元共享同一WWL及RWL，且同一列上的位单元共享读取位线(RBL)、真位线312及互补位线314。真位线312经由串联的n型通过装置(nFET)及p型通过装置(pFET)选择性地耦合到共同真节点，且互补位线314经由与其串联的nFET及pFET选择性地耦合到共同互补节点。将所述共同真节点表示为T且将所述共同互补节点表示为C。
在低功率CPU中，用以降低功率的常见方式中的一者为降低供应电压(VDD)。当VDD按比例降低时，因为p型装置归因于当供应电压接近Vt时电洞对电子迁移率导致漏极电流(Id)呈非线性而具有较高阈值电压(Vt)，所以pFET的强度比nFET的强度更严重地降级。供应电压可连接到供电导轨(未图示)。另外，当供应电压减少时，性能的减少并非线性的，且当供电降低到较接近于Vt最高的装置的Vt时性能的降低呈指数性，所述Vt最高的装置通常出于泄漏控制原因而在存储器阵列中找到。
在位单元中，对于数据保持及写入速度两者而言，这些操作特性具有分歧。当VDD接近Vt时，因为电压按比例降低使得nFET的漏电流变得与pFET的饱和电流相当，所以作为静态随机存取存储器(SRAM)的数据保持优值的保持信号噪声容限(SNM)降级。此降级还不利地影响写入速度，因为在低电压下，由于nFET仅获得极弱的HIGH(高电平)，所以pFET必须将输入上拉到HIGH。因为nFET/pFET的比率通常为2-3x，所以pFET倾向于为极弱的且此速度将指定在低电压下的最小写入时间(WWL310需要为HIGH以便对单元写入的最小时间)。
用以关于在低电压下改善关于弱pFET的数据保持及写入速度的最直接方式为规模扩大或使用较低Vt的装置。然而，此并非最佳解决方案，因为其将在所有电压下使得单元的可写性降级(来自pFET的较多竞争意味nFET将具有使节点翻转的更困难时间)且此导致增大的泄漏。
图4说明根据本发明的实施例的具有写入字线(WWL)410及读取字线(RWL)驱动器420的经建议九晶体管(9T)位单元的示范性电路400。电路400包含到每一位单元的pFET标头430，进而允许极快的写入速度及良好的数据保持而同时不损害写入噪声容限。此解决方案使nFET-pFET竞争问题与保持/pFET速度问题解耦。nFET与pFET之间的竞争发生于信号传播期间。此意味当在输入与输出之间存在转变延迟(其中输入转换到HIGH)时，在输出pFET(例如，pFET432)与接收nFET(例如，nFET436)之间存在竞争。在此转变阶段期间，击穿电流从VDD通过pFET及nFET，从而导致实质功率损耗。解耦因此意味不在需要2-3x的NP比率且因此nFET可从大到小排列或是pFET从小到大排列。因为pFET泄漏路径现通过一连串晶体管，所以低Vt的使用还为一可行应用。
此方法消除了发生于写入操作期间的nFET-pFET竞争，这是因为在单元的写入操作期间，标头pFET430有效地关断，从而导致pFET432及434也关断。在写入操作发生之后，标头pFET430以及pFET432及434接通，且其强度可足够大以便减轻保持问题且增大将单元的侧写入到1的转变速度。此情形下的侧为WBL侧，其中相反侧为N_WBL侧。举例来说，在此情形下，WBL写入到节点T而N_WBL写入到节点C。
作为受WWL410控制的位单元标头的pFET430的添加说明当WWL410上升时，pFET432及434与供应电压断开，从而使得nFET通过门晶体管440及442断开。因此，存在极少导致使得内部节点T或C极快地下拉的竞争。当WWL410变为LOW时，标头pFET430以及pFET432及434接通且适当侧搭配到VDD。举例来说，所述适当侧将为经由nFET通过门晶体管440及442连接到VDD的侧。因此，如果WBL为HIGH且N-WBL为LOW，那么写入节点T被上拉到VDD。另外，当WWL410为HIGH时，标头pFET430关断，此允许pFET432与nFET436之间的解耦，从而导致如以上所论述的减小的竞争，其中(例如)nFET436不再与pFET432竞争以将pFET432保持到值HIGH历时较长时期。
电路400还包含位单元450，所述位单元450包含具有源极及漏极的第一pFET432、具有源极及漏极的第二pFET434、具有第一端子及连接到第一pFET432的漏极的第二端子的第一通过门晶体管440、具有第一端子及连接到第二pFET434的漏极的第二端子的第二通过门晶体管438。电路400进一步包含：驱动器，所述驱动器具有连接到第一通过门晶体管440及第二通过门晶体管442的第一端子的输出端口(WWL410)；及标头pFET430，所述标头pFET430具有连接到驱动器的输出端口(WWL410)的栅极，且具有连接到第一pFET432的源极且连接到第二pFET434的源极的漏极。标头pFET430经配置以在通过门晶体管440及442断开时接通，且在通过门晶体管440及442接通时关断。电路400进一步包含第一共同节点(T)及第二共同节点(C)，其中节点T包括真位线且节点C包括互补位线，且其中节点T经操作性地配置以连接到第一通过门晶体管440的第二端子，且节点C经配置以连接到第二通过门晶体管442的第二端子。另外，当对位单元执行写入操作时节点T及节点C可经配置以被驱动到互补逻辑电压。当驱动器输出端口(WWL410)为逻辑值HIGH时，标头pFET430关断且使得第一pFET432及第二pFET434关断。作为替代实施例电路400进一步包括pFET且将在下文图8中论述。
图5说明电路500的示范性实施例，所述电路500包含根据本发明的至少一个实施例的具有用于正沟道场效应晶体管(pFET)标头的早期写入字线(WWL_E)的九晶体管(9T)位单元。电路500包含单独字线(WWL_E)510，其用以提供早期信号以驱动pFET标头520。此方法允许电路具有较大噪声抗扰性。写入字线经延迟到nFET通过门晶体管530，且因此，一旦nFET通过门晶体管530接通，pFET标头520便完全关断(由于WWL_E510上升)且因此不存在竞争(进而导致增大的可写性)。当WWL540返回为LOW时，在nFET通过门晶体管530关断之前，pFET标头520首先接通，此使节点T极为迅速地转变为被驱动到HIGH。节点T的迅速转变是由于在此点处不存在竞争的事实而引起，所述迅速转变正如在逻辑的其余部分中的正常转换速率那样。举例来说，当存在竞争时且尤其在低电压下，所述转变速率变得极慢。下文可在图6中进一步说明此情形。此实施例的快速转变能力意味此设计可比以上所论述的第一实施例更具噪声抗扰性。然而，此需要用于第二写入字线的足够金属资源。
为了允许极快写入速度及良好数据保持而不损害写入噪声容限，如以上所说明，可并入到每一位单元的pFET标头520。或者，还可并入nFET标尾电路作为可行替代例以便实现相同目标，或甚至pFET标头及nFET标尾一起在一个电路中的更稳固组合，如以下将进一步论述。这些解决方案中的每一者使得nFET-pFET竞争问题与保持/pFET速度问题解耦，以使得不再需要2-3x的NP比率且因此nFET可从大到小排列或是pFET从小到大排列。因为pFET泄漏路径现通过一连串晶体管，所以使用低Vt也为可行的。
为了确保电路中的噪声问题不影响位单元的写入且正确字线被写入，WWL540可经延迟到nFET通过门晶体管530且使得一旦nFET通过门晶体管530接通，pFET标头520便由于WWL_E510的上升而完全关断。此特征进一步消除了竞争(此导致增大的可写性)。当WWL540回到高电平时，pFET标头首先接通，导致在nFET通过门晶体管530关断之前迅速将节点T充电到HIGH，此进一步改善了电路噪声抗扰性。关于抗扰性，从图4中所说明的第一实施例可见，当WWL410转变到LOW时，存在通过门晶体管440或是pFET标头皆不完全接通的短暂时间。此情境说明内部节点(T及C)不具有到电源的真实路径，且因此如果噪声事件发生(借此发生了噪声耦合到内部网)，那么理论上噪声事件可使节点翻转。为了进一步预防所述可能弱点，在图5中说明的实施例确保了存在到VDD的良好路径以抑制噪声事件，所述实施例体现为早于WWL540为HIGH而具有pFET标头520控制。通过门晶体管530可为nFET、pFET或其组合，以使得当通过门晶体管530接通时，标头pFET关断。
图6a及图6b通过给出常规8T单元的低电压操作相对于经建议9T单元的操作的实例而说明用以减小竞争的经建议解决方案的优点。节点T及C为位单元的内部节点，其必须针对待被写入的单元翻转。此意味在一个节点为HIGH的情况下，另一节点必须变为LOW，且在一个节点为LOW的情况下，另一节点必须变为HIGH。当频率增大时，字线脉宽缩短，使得常规位单元极为缓慢地写入。举例来说，在图6a中，字线脉冲630触发内部节点的翻转，此使得节点T610的值下降且节点C620的值上升。节点T610的值耗费长时间来落回到零，且因此如图6b中所示范可利用新设计以补救此问题。如可见，节点C620的缓慢上升指示缓慢的写入操作。
相反地，在图6b中，线610b说明新位单元具有关于下拉操作的极少问题，这是因为所述位单元将位单元的每一侧的写入解耦到WWL的相反相位中。术语位单元可指示包含标头pFET(例如，标头pFET520)或还可仅包含pFET-nFET反相器电路连同设计中的通过门的位单元，(例如)如图7a及图7b中所说明，所述设计利用跨越多个单元直到整行共享的单个pFET标头。此情形得以实现是因为行上的每一位单元可具有相同控制信号，因而与针对每一位单元具有单个pFET标头相反，pFET标头可跨越所述行共享。
查看节点C620b，可见，节点C620b的快速上升时间说明快速写入操作。举例来说，低电压及高速下的常规位单元写入(如图6a中所展示)由于字线脉冲630的下降而导致节点C620处的缓慢转变。然而，查看字线脉冲630b的同一下降，可将节点C620b处的回应说明为更快的转变时间。还可通过查看节点T610b来说明较快转变时间，其中电压以比在节点T620处(其中电压不保持在零处)快的速率下降到零。因此，此经建议位单元提供了解决方案以实现低电压应用中的经改善的写入速度。
在另一实施例中，且如以上所论述，图7a及图7b说明pFET标头可在邻近位(图7a)或同一行上的所有位(图7b)之间共享的实施例。当与每一位单元一个pFET标头相比较时，pFET标头的共享概念帮助使得额外面积损失最小。举例来说，图7a说明pFET标头710可如何在邻近单元720及730之间共享以节省面积。在另一实例中，图7b说明跨越整行740共享的pFET标头710。此类型的集成帮助消除了对单独的早期写入字线的需要且降低了电路复杂性。
在又一示范性实施例中，图8说明电路800，所述电路800利用与pFET820组合的标头pFET810，pFET820可经配置以并联连接到标头pFET810。此设计可替代于如先前所论述的接通/关断pFET标头而加以使用且产生到接地的削弱路径。在旨在通过(例如)使用接通/关断pFET标头430及520而完全阻断到VDD的路径的其它实施例中，电路800使用示意图来削弱标头pFET810或者通过包含pFET820而削弱到接地的路径。为了建立削弱路径，pFET820可经配置以总是接通，或其可进一步包括经配置以保持为LOW的栅极。使得pFET820并联地连接到标头pFET允许标头pFET810在通过门晶体管830及832关断时接通且在通过门晶体管830及832接通时关断。电路800可包含第一共同节点T及第二共同节点C，其中T包含真位线且C包含互补位线。T经操作地配置以连接到第一通过门晶体管830的第二端子，且C经操作性地配置以连接到第二通过门晶体管832的第二端子，其中当针对位单元执行写入操作时，T及C经驱动以补偿逻辑电压。
电路800可以若干方式进行布置。举例来说，pFET820用于位单元的整个行(未图示)或用于每一个别位单元(例如，位单元850)。pFET820对整行或一位单元的效用可以与以上所论述类似的方式并入，例如，以与pFET标头430及520可如何用于同一行中的任何数目个位单元相类似的方式。削弱到接地的路径可进一步指MOSFET装置(在此情形下为标头pFET810)的反转品质。先前实例中pFET标头的接通/关断可控性允许pFET标头在用于pFET标头的中等或甚至强反转操作区域中操作。因而，当pFET820与标头pFET810并联地使用时，此使得pFET820的漏极处的值为HIGH且导致标头pFET810放电到接地的路径的削弱。
在又一示范性实施例中，图9说明具有写入数据的替代方法的电路900，电路900包含用以驱动电路的标尾nFET装置。电路900展示nFET标尾910，所述nFET标尾910在其源极处操作性地连接到VDD，在其栅极处连接到pFET通过门晶体管920及922，且在其漏极处连接到nFET930及932。不同于其它实施例，WWL在此情形下为起作用的LOW。此意味为了使写入操作发生，WWL将需要为LOW以使得当WWL为LOW时，信号通过pFET通过门晶体管920及922，从而启动pFET通过门晶体管920及922且进一步接通nFET标尾910。接通nFET标尾910随后接通nFET930及932且关断pFET940及942，从而导致极少的nFET-pFET竞争，且使得内部节点T及C极为快速地上拉。此情形结果类似于归因于由在图4到图7中所使用的pFET标头所引起的竞争的缺乏而使得内部节点T及C极为快速地下拉。另外，nFET标尾910可经配置以接收与驱动器(WWL)的输出端口的电压互补的电压，且可进一步具有连接到nFET930及932的源极的漏极。电路900进一步包括pFET940及942，其各自具有源极及漏极，其中所述漏极连接到第一通过门晶体管920及第二通过门晶体管922的端子。
进一步有可能将早期实施例中的若干者组合在一起。举例来说，图10说明所述实施例，其中电路1000因此可进一步包含添加到电路900的nFET标尾设计的标头pFET1010，其中标头pFET1010可具有连接到驱动器的输出端口的栅极，且进一步可具有连接到第一pFET1040的源极且连接到第二pFET1042的源极的漏极，其中标头pFET1010经配置以在通过门晶体管1060及1062关断时接通，且在通过门晶体管1060及1062接通时关断。另外，标尾nFET1020可经配置以具有连接到第一nFET1030及第二nFET1032的源极的漏极，且还可经配置以在通过门晶体管关断时接通，且在通过门晶体管接通时关断。另外，电路1000可进一步包含又一早期所论述的实施例，其中可通过并入pFET1050而进一步削弱到接地的路径，所述pFET1050进一步包含栅极，其中所述栅极保持为LOW(使得pFET1050接通)，且经配置以并联连接到标头pFET。
电路1000可进一步包含又一nFET1022，所述nFET1022包含栅极，其中所述栅极连接到供电导轨且经配置以并联连接到标尾nFET1020。电路1000可进一步包含第一共同节点(T)及第二共同节点(C)，其中节点T包含真位线且节点C包含互补位线，其中节点T经配置以连接到第一通过门晶体管1060的第二端子且节点C经配置以连接到第二通过门晶体管1062的第二端子。当对位单元执行存储操作时，节点T及C可经驱动到互补逻辑电压。当驱动器输出为逻辑值HIGH时，标头pFET关断，从而进一步使得第一pFET及第二pFET关断。
图11说明用于通过pFET标头设计改善对位单元的低电压写入速度的方法的一个示范性实施例。方法1100包含：(1110)将信号提供到第一及第二通过晶体管以写入到位单元，所述位单元包含具有源极及漏极的第一pFET及具有源极及漏极的第二pFET；及(1120)将第二信号提供到标头pFET的栅极，其中所述标头pFET包含连接到第一及第二pFET的源极的漏极，其中将第二信号提供到标头pFET的栅极进一步包含(1130)在写入操作期间关断第一及第二pFET，其中所述第二信号滞后于所述第一信号。
图12说明用于通过nFET标尾设计改善对位单元的低电压写入速度的方法的又一示范性实施例。方法1200包含：(1210)将信号提供到第一及第二通过晶体管以写入到位单元，所述位单元包含具有源极及漏极的第一nFET及具有源极及漏极的第二nFET；及(1220)将第二信号提供到标尾nFET的栅极，其中所述标尾nFET包含连接到第一及第二nFET的源极的漏极，其中将第二信号提供到标尾nFET的栅极进一步包含(1230)在写入操作期间关断第一及第二nFET。
另外，所属领域的技术人员应了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或电子硬件与计算机软件两者的组合。为了清楚地说明硬件与软件的此可互换性，上文已大体上在其功能性方面描述了各种说明性组件、块、模块、电路及步骤。将所述功能性实施为硬件或是软件视特定应用及强加于整个系统的设计约束而定。所属领域的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但不应将所述实施决策解释为导致脱离本发明的范围。
结合本文中所揭示的实施例所描述的方法、序列及/或算法可直接以硬件体现，以由处理器执行的软件模块体现，或以所述硬件及软件模块两者的组合体现。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、抽取式磁盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代例中，存储媒体可集成到处理器。
因此，本发明的实施例可包含体现用于防止高时间局部性填充缓冲器的移位的方法的计算机可读媒体。因此，本发明并不限于所说明的实例，且用于执行本文中所描述的功能性的任何装置包含于本发明的实施例中。
虽然上文揭示内容展示了本发明的说明性实施例，但应注意，在不脱离由附加权利要求书所界定的本发明的范围的情况下，可在本文中进行各种改变及修改。根据本文中所描述的本发明的实施例的方法权利要求的功能、步骤及/或动作不需以任何特定次序来执行。另外，尽管可以单数形式来描述或主张本发明的元件，但仍预期复数形式，除非明确陈述限于单数形式。

Claims (32)

1.一种设备，其包括：
位单元，其包括
第一pFET，其具有源极及漏极；
第二pFET，其具有源极及漏极；
第一通过门晶体管，其具有第一端子及连接到所述第一pFET的所述漏极的第二端子；
第二通过门晶体管，其具有第一端子及连接到所述第二pFET的所述漏极的第二端子；
驱动器，其具有连接到所述第一通过门晶体管及所述第二通过门晶体管的所述第一端子的输出端口；以及
标头pFET，其具有连接到所述驱动器的所述输出端口的栅极，且具有连接到所述第一pFET的所述源极及连接到所述第二pFET的所述源极的漏极。
2.根据权利要求1的所述设备，其中所述标头pFET经配置以在所述第一通过门晶体管及所述第二通过门晶体管关断时接通，且在所述通过门晶体管接通时关断。
3.根据权利要求1所述的设备，其进一步包括第一共同节点及第二共同节点，其中所述第一共同节点包括真位线且所述第二共同节点包括互补位线。
4.根据权利要求3所述的设备，其中所述第一共同节点经操作性地配置以连接到所述第一通过门晶体管的所述第二端子，且所述第二共同节点经配置以连接到所述第二通过门晶体管的所述第二端子。
5.根据权利要求4所述的设备，其中当对所述位单元执行写入操作时所述第一共同节点及所述第二共同节点经驱动到互补逻辑电压。
6.根据权利要求5所述的设备，其中当驱动器输出为逻辑值HIGH时，所述标头pFET关断，且使得所述第一pFET及所述第二pFET关断。
7.根据权利要求1所述的设备，其进一步包括第三pFET，所述第三pFET包括栅极，其中所述栅极保持为LOW，所述第三pFET经配置以并联连接到所述标头pFET。
8.根据权利要求7所述的设备，其中所述标头pFET经配置以在所述第一通过门晶体管及所述第二通过门晶体管关断时接通，且在所述通过门晶体管接通时关断。
9.根据权利要求8所述的设备，其进一步包括第一共同节点及第二共同节点，其中所述第一共同节点包括真位线且所述第二共同节点包括互补位线。
10.根据权利要求9所述的设备，其中所述第一共同节点经操作性地配置以连接到所述第一通过门晶体管的所述第二端子，且所述第二共同节点经操作性地配置以连接到所述第二通过门晶体管的所述第二端子。
11.根据权利要求10所述的设备，其中当对所述位单元执行写入操作时所述第一共同节点及所述第二共同节点经驱动到互补逻辑电压。
12.一种设备，其包括：
位单元，其包括
第一pFET，其具有源极及漏极；
第二pFET，其具有源极及漏极；
第一通过门晶体管，其具有第一端子及连接到所述第一pFET的所述漏极的第二端子；
第二通过门晶体管，其具有第一端子及连接到所述第二pFET的所述漏极的第二端子；
驱动器，其具有输入端口，且具有连接到所述第一通过门晶体管及所述第二通过门晶体管的所述第一端子的输出端口；
标头pFET，其具有连接到所述驱动器的所述输入端口的栅极，且具有连接到所述第一pFET的所述源极及连接到所述第二pFET的所述源极的漏极。
13.根据权利要求12所述的设备，其中所述标头pFET经配置以在所述第一通过门晶体管及所述第二通过门晶体管关断时接通，且在所述通过门晶体管接通时关断。
14.根据权利要求13所述的设备，其进一步包括第一共同节点及第二共同节点，其中所述第一共同节点包括真位线且所述第二共同节点包括互补位线。
15.根据权利要求14所述的设备，其中所述第一共同节点经操作性地配置以连接到所述第一通过门晶体管的所述第一端子，且所述第二共同节点经配置以连接到所述第二通过门晶体管的所述第一端子。
16.根据权利要求15所述的设备，其中当对所述位单元执行写入操作时所述第一共同节点及所述第二共同节点经驱动到互补逻辑电压。
17.一种设备，其包括：
位单元，其包括
第一nFET，其具有源极及漏极；
第二nFET，其具有源极及漏极；
第一通过门晶体管，其具有第一端子及连接到所述第一nFET的所述漏极的第二端子；
第二通过门晶体管，其具有第一端子及连接到所述第二nFET的所述漏极的第二端子；
驱动器，其具有连接到所述第一通过门晶体管及所述第二通过门晶体管的所述第一端子的输出端口；以及
标尾nFET，其具有耦合到所述驱动器的输入端口且经配置以接收与所述驱动器的所述输出端口的电压互补的电压的栅极，且具有连接到所述第一nFET的所述源极及所述第二nFET的所述源极的漏极。
18.根据权利要求17所述的设备，其进一步包括：
第一pFET，其具有源极及漏极，其中所述漏极连接到所述第一通过门晶体管的所述第二端子；以及
第二pFET，其具有源极及漏极，其中所述漏极连接到所述第二通过门晶体管的所述第二端子。
19.根据权利要求18所述的设备，其进一步包括标头pFET，所述标头pFET具有连接到所述驱动器的所述输出端口的栅极，且进一步具有连接到所述第一pFET的所述源极且连接到所述第二pFET的所述源极的漏极。
20.根据权利要求19所述的设备，其中所述标头pFET经配置以在所述第一通过门晶体管及所述第二通过门晶体管关断时接通，且在所述通过门晶体管接通时关断。
21.根据权利要求19所述的设备，其中所述标尾nFET经配置以在所述第一通过门晶体管及所述第二通过门晶体管关断时接通，且在所述通过门晶体管接通时关断。
22.根据权利要求19所述的设备，其进一步包括第三pFET，所述第三pFET包括栅极，其中所述栅极保持为LOW，所述第三pFET经配置以并联连接到所述标头pFET。
23.根据权利要求22所述的设备，其进一步包括第三nFET，所述第三nFET包括栅极，其中所述栅极连接到供电导轨，所述第三nFET经配置以并联连接到所述标尾nFET。
24.根据权利要求23所述的设备，其进一步包括第一共同节点及第二共同节点，其中所述第一共同节点包括真位线且所述第二共同节点包括互补位线。
25.根据权利要求24所述的设备，其中所述第一共同节点经操作性地配置以连接到所述第一通过门晶体管的所述第二端子，且所述第二共同节点经操作性地配置以连接到所述第二通过门晶体管的所述第二端子。
26.根据权利要求25所述的设备，其中当对所述位单元执行存储操作时所述第一共同节点及所述第二共同节点经驱动到互补逻辑电压。
27.根据权利要求26所述的设备，其中当驱动器输出为逻辑值HIGH时，所述标头pFET关断，进一步使得所述第一pFET及所述第二pFET关断。
28.一种方法，其包括：
将第一信号提供到第一通过晶体管及第二通过晶体管以写入到位单元，所述位单元包括具有源极及漏极的第一pFET，及具有源极及漏极的第二pFET；以及
将第二信号提供到标头pFET的栅极，其中所述标头pFET包括连接到第一pFET及第二pFET的所述源极的漏极，其中将所述第二信号提供到所述标头pFET的所述栅极进一步包含在写入操作期间关断所述第一pFET及所述第二pFET。
29.根据权利要求28所述的方法，其中所述第二信号滞后于所述第一信号。
30.一种方法，其包括：
将第一信号提供到第一通过晶体管及第二通过晶体管以写入到位单元，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；以及
将第二信号提供到标尾nFET的栅极，其中所述标尾nFET包括连接到第一nFET及第二nFET的所述源极的漏极，其中将所述第二信号提供到所述标尾nFET的所述栅极进一步包含在写入操作期间关断所述第一nFET及所述第二nFET。
31.一种设备，其包括：
用于将第一信号提供到第一通过晶体管及第二通过晶体管以写入到位单元的装置，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；以及
用于将第二信号提供到标尾nFET的栅极的装置，其中所述标尾nFET包括连接到第一nFET及第二nFET的所述源极的漏极，其中将所述第二信号提供到所述标尾nFET的所述栅极进一步包括用于在写入操作期间关断所述第一nFET及所述第二nFET的装置。
32.一种设备，其包括：
用于将第一信号提供到第一通过晶体管及第二通过晶体管以写入到位单元的装置，所述位单元包括具有源极及漏极的第一nFET，及具有源极及漏极的第二nFET；以及
用于将第二信号提供到标尾nFET的栅极的装置，其中所述标尾nFET包括连接到第一nFET及第二nFET的所述源极的漏极，其中将所述第二信号提供到所述标尾nFET的所述栅极进一步包含用于在写入操作期间关断所述第一nFET及所述第二nFET的装置。
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