TWI509605B - 靜態隨機存取記憶體（二） - Google Patents
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本發明係有關於一種具靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種有效提高SRAM之待機效能，並能有效提高讀取速度與有效降低漏電流(leakage current)且能解決習知具單一位元線之單埠SRAM寫入邏輯1困難之SRAM。
記憶體在電腦工業中扮演著無可或缺的角色。通常，記憶體可依照其能否在電源關閉後仍能保存資料，而區分為非揮發性(non-volatile)記憶體及揮發性(volatile)記憶體，非揮發性記憶體所儲存之資料並不會因電源關閉或中斷而消失，而儲存在揮發性記憶體之資料則會隨著電源關閉或中斷而被消除。常見的揮發性記憶體有動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)兩種。動態隨機存取記憶體(DRAM)具有面積小及價格低等優點，但操作時必須不時地更新(refresh)以防止資料因漏電流而遺失，而導致存在有高速化困難及消耗功率大等缺失。相反地，靜態隨機存取記憶體(SRAM)的操作則較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。
目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以SRAM為主流。此乃由於SRAM待機電流小，適於連續通話時間、連續待機時間盡可能延長之手機。
習知之靜態隨機存取記憶體(SRAM)如第1a圖所示，其主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數個記憶體區塊(memory block，MB1
、MB2
等)所組成，每一記憶體區塊更由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有
複數個記憶體晶胞；複數條字元線(word line，WL1
、WL2
等)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs，BL1
、BLB1
...BLm
、BLBm
等)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線(BL1
...BLm
)及一互補位元線(BLB1
...BLBm
)所組成。
第1b圖所示即是6T靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體(P1)和(P2)稱為負載電晶體(load transistor)，NMOS電晶體(M1)和(M2)稱為驅動電晶體(driving transistor)，NMOS電晶體(M3)和(M4)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該SRAM晶胞需要6個電晶體，且驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率，cell ratio)通常設定在2.2至3.5之間，而導致存在有高集積化困難及價格高等缺失。
第1b圖所示6T靜態隨機存取記憶體晶胞於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係以level 49模型且使用TSMC 0.18微米CMOS製程參數加以模擬。
用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T靜態隨機存取記憶體晶胞之電路示意圖，與第1圖之6T靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T靜態隨機存取記憶體晶胞在不變更PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，
其係以level 49模型且使用TSMC 0.18微米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
迄今，有許多具單一位元線之5T靜態隨機存取記憶體晶胞之技術被提出，例如非專利文獻1(I.Carlson et al.,”A high density,low leakage,5T SRAM for embedded caches,”Solid-State Circuits Conference,2004.ESSCIRC 2004.Proceeding of the 30th European,pp.215-218,2004.)之5T SRAM由於係藉由重新設計晶胞中之二驅動電晶體、二負載電晶體以及一存取電晶體之通道寬長比以解決寫入邏輯1困難之問題，而造成破壞原有晶胞中之驅動電晶體與負載電晶體之對稱性關係並從而易受製程變異的影響；非專利文獻2(M.Wieckowski et al.,”A novel five-transistor(5T)SRAM cell for high performance cache,”IEEE Conference on SOC,pp.1001-1002,2005.)之5T SRAM由於係將一長通道長度之存取電晶體設置於晶胞中之二負載電晶體之間以解決寫入邏輯1困難之問題，而造成降低存取速度之缺失；專利文獻3(98年6月1日第TW M358390號)所提出之「寫入操作時降低電源電壓之單埠靜態隨機存取記憶體」雖可有效解決寫入邏輯1困難之問題，惟寫入操作時，由於缺乏有效的放電路徑，而造成於高記憶容量及/或高速操作時存在低寫入速度之缺失；專利文獻4(99年4月27日第US7706203 B2號)所提出之「Memory System」雖可有效解決寫入邏輯1困難之問題，並設有放電路徑，惟寫入操作期間，由於該放電路徑恆導通，而造成無謂功率耗損之缺失。由於等專利文獻或非專利文獻均未考慮到降低待機功率及45奈米操作電壓將為1.1±30% V時所造成讀取速度降低等問題，因此仍有改進空間。
至今，有許多降低待機電流之技術被提出，例如專利文獻5(99年12月1日第TW M393773號)所提出之「具放電路徑之雙埠靜態隨機存取記憶體」、專利文獻6(98年3月21日第TW I307890號)所提出之「靜態隨
機存取記憶體」、專利文獻7(97年6月3日第US7382674 B2號)所提出之「Static random access memory(SRAM)with clamped source potential in standby mode」、專利文獻8(96年8月7日第US7254085 B2號)所提出之「Static random access memory device and method of reducing standby current」、專利文獻9(95年9月19日第US7110317 B2號)所提出之「SRAM employing virtual rail scheme stable against various process-voltage-temperature variations」、非專利文獻10(Tae-Hyoung Kim et al.,”A Voltage Scalable 0.26 V,64 kb 8T SRAM With Vmin Lowering Techniques and Deep Sleep Mode”,IEEE Journal of Solid-State Circuits
.,Vol.64,pp 1785-1795,2009.)所提出之8T SRAM以及非專利文獻10(Ding-Ming Kwai,”Modeling of SRAM Standby Current by Three-Parameter Lognormal Distribution”,Design,and Testing,2009.MTDT '09.IEEE International Workshop on Memory Technology,
pp 77-82,Aug.31 2009-Sept.2009.)所提出之SRAM，該等專利文獻或非專利文獻於待機操作時，均是藉由將所有記憶體晶胞中之驅動電晶體(亦即第1b圖之NMOS電晶體M1和M2)之源極電壓由原本之接地電壓提高至較該接地電壓為高之一預定電壓，以謀求降低待機操作之功率消耗，惟由於該預定電壓僅係藉由電晶體之漏電流對寄生電容的充電而產生，而造成靜態隨機存取記憶體進入待機模式之速度極為緩慢，並因而導致降低待機效能之缺失：亦即該等專利文獻或非專利文獻均缺乏待機啟動電路以促使靜態隨機存取記憶體快速進入待機模式。
有鑑於此，本發明之主要目的係提出一種靜態隨機存取記憶體(二)，其能有效促使SRAM快速進入待機模式，並因而有效提高單埠靜態隨機存取記憶體之待機效能。
本發明之次要目的係提出一種靜態隨機存取記憶體(二)，其能藉由控制電路以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存
在寫入邏輯1相當困難之問題。
本發明之再一目的係提出一種靜態隨機存取記憶體(二)，其能藉由控制電路以有效降低待機模式之漏電流。
本發明之又一目的係提出一種靜態隨機存取記憶體(二)，其能藉由控制電路以有效提高讀取速度。
本發明提出一種靜態隨機存取記憶體(二)，其主要包括一記憶體陣列、複數個控制電路(2)以及一待機啟動電路(3)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路，且每一記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P1與一第一NMOS電晶體M1所組成)、一第二反相器(由一第二PMOS電晶體P2與一第二NMOS電晶體M2所組成)、一存取電晶體(由第三NMOS電晶體M3所組成)。每一控制單元(2)係連接至對應列記憶體晶胞中之每一記憶體晶胞的該第一NMOS電晶體(M1)的源極以及該第二NMOS電晶體(M2)的源極，以便因應不同操作模式而控制該第一NMOS電晶體(M1)的源極電壓以及該第二NMOS電晶體(M2)的源極電壓，藉此於寫入模式時，可有效防止寫入邏輯1困難之問題，於讀取模式時，可有效提高讀取速度，於待機模式時，可有效降低漏電流，而於保持模式時則可維持原有的電氣特性。再者，藉由該待機啟動電路(3)的設計，以有效促使具高效能之單埠靜態隨機存取記憶體快速進入待機模式，並因而有效提高單埠靜態隨機存取記憶體之待機效能。
根據上述之主要目的，本發明提出一種靜態隨機存取記憶體(二)，其主要包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包括有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶晶胞設置一個控制
電路(2)；以及一待機啟動電路(3)，該待機啟動電路(3)係促使SRAM快速進入待機模式，以有效提高SRAM之待機效能。
為了便於說明起見，第5圖所示之靜態隨機存取記憶體(二)僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一控制電路(2)以及一待機啟動電路(3)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P1與一第一NMOS電晶體M1所組成)、一第二反相器(由一第二PMOS電晶體P2與一第二NMOS電晶體M2所組成)、一第三NMOS電晶體(M3)，其中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。
請再參考第5圖，該控制電路(2)係由一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第十一NMOS電晶體(M28)、一第十二NMOS電晶體(M29)、一第十三NMOS電晶體(M30)、一讀取控制信號(RC)、一寫入控制信號(WC)、一反相寫入控制信號(/WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成。該第四NMOS電晶體(M21)之源極連接至該第七NMOS電晶體(M24)之汲極與閘極，而閘極與汲極連接在一起並連接至一第一低電壓節點(VL1)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至接地電壓、一反相待機模式控制信號(/S)與一第二低電壓節點(VL2)；該第六NMOS電晶體(M23)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、
一待機模式控制信號(S)與該第二低電壓節點(VL2)；該第七NMOS電晶體(M24)之汲極與閘極連接在一起並連接至該第四NMOS電晶體(M21)之源極，而源極連接至接地電壓；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該第九NMOS電晶體(M26)之汲極、該反相待機模式控制信號(/S)與該第一低電壓節點(VL1)；該第九NMOS電晶體(M26)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第十NMOS電晶體(M27)之汲極；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至接地電壓、該第十一NMOS電晶體(M28)之汲極與該第九NMOS電晶體(M26)之閘極；該第十一NMOS電晶體(M28)之源極、閘極與汲極係分別連接至接地電壓、該寫入控制信號(WC)與該第十NMOS電晶體(M27)之閘極；該第十二NMOS電晶體(M29)之源極、閘極與汲極係分別連接至較接地電壓為低之一加速讀取電壓(RGND)、該讀取控制信號(RC)與該第八NMOS電晶體(M25)之源極；而第十三NMOS電晶體(M30)之源極、閘極與汲極係分別連接至該第十NMOS電晶體(M27)之閘極、該反相寫入控制信號(/WC)與該反相待機模式控制信號(/S)。在此值得注意的是，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得，而該反相寫入控制信號(/WC)係由該寫入控制信號(WC)經另一反相器而獲得。
該控制電路(2)係設計成可因應不同操作模式而控制該第一低電壓節點(VL1)與該第二低電壓節點(VL2)之電壓位準，於寫入模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M1)的源極電壓(即該第一低電壓節點VL1)設定成較接地電壓為高之一第一預定電壓(即該第九NMOS電晶體(M26)之閘源極電壓VGS(M26)
)且將選定晶胞中另一驅動電晶體(即該第二NMOS電晶體M2)的源極電壓(即該第二低電壓節點VL2)設定成接地電壓，以便防止寫入邏輯1困難之問題；於讀取模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體M1)的源極電壓(即該第一低電壓節點VL1)設定成
呈較接地電壓為低之加速讀取電壓(RGND)，該較接地電壓為低之加速讀取電壓(RGND)可有效提高讀取速度；於待機模式時，將所有記憶晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之一第二預定電壓(即該第四NMOS電晶體(M21)之臨界電壓VTM21
及該第七NMOS電晶體(M24)之臨界電壓VTM24
的總和，VTM21
+VTM24
)，以便降低漏電流；而於保持模式時則將記憶晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持原來之保持特性，其詳細工作電壓位準如表1所示。
表1中之該寫入控制信號(WC)係為一寫入致能(Write Enable，簡稱WE)信號與對應之字元線(WL)信號的及閘(AND gate)運算結果，此時僅於該寫入致能WE信號與該對應之字元線(WL)信號均為邏輯高位準時，該寫入控制信號(WC)方為邏輯高位準；該讀取控制信號(RC)為一讀取致能(Read Enable，簡稱RE)信號與對應之字元線WL信號的及閘運算結果。在此值得注意的是，對於非選定字元線及非選定位元線係設定為浮接(floating)狀態，而對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第十二NMOS電晶體(M29)之漏電流。
請再參考第5圖，該待機啟動電路(3)係由一第四PMOS電晶體(P31)、一第五PMOS電晶體(P32)、一第三反相器(I33)以及一延遲電路(D1)所組成。該第四PMOS電晶體(P31)之源極、閘極與汲極係分別連接至電
源供應電壓(VDD
)、該反相待機模式控制信號(/S)與該第五PMOS電晶體(P32)之源極；該第五PMOS電晶體(P32)之源極、閘極與汲極係分別連接至該第四PMOS電晶體(P31)之汲極、該第三反相器(I33)之輸出與該第一低電壓節點(VL1)；該第三反相器(I33)之輸入連接至該延遲電路(D1)之輸出，而該第三反相器(I33)之輸出則連接至該第五PMOS電晶體(P32)之閘極；該延遲電路(D1)之輸入連接至該反相待機模式控制信號(/S)，而該延遲電路(D1)之輸出則連接至該第三反相器(I33)之輸入。
茲依SRAM之工作模式說明第5圖之本發明較佳實施例的工作原理如下：
(I)寫入模式(write mode)
於寫入操作開始前，該寫入控制信號(WC)為邏輯低位準，使得該第十三NMOS電晶體(M30)導通(ON)，並使得該第十一NMOS電晶體(M28)截止(OFF)，於是該第十三NMOS電晶體(M30)之源極呈邏輯高位準，該邏輯高位準之該第十三NMOS電晶體(M30)之源極會導通該第十NMOS電晶體(M27)，並使得該低電壓節點(VL1)呈接地電壓。
而於寫入操作期間內，該寫入控制信號(WC)為邏輯高位準，該第十三NMOS電晶體(M30)截止，該第十一NMOS電晶體(M28)導通，並使得該第十三NMOS電晶體(M30)之源極呈邏輯低位準，該邏輯低位準之該第十三NMOS電晶體(M30)之源極會使得該第十NMOS電晶體(M27)截止，並使得該低電壓節點(VL1)等於該第九NMOS電晶體(M26)之閘源極電壓VGS(M26)
，藉此得以有效防止寫入邏輯1困難之問題。第6圖所示為第5圖之本發明較佳實施例於寫入期間之簡化電路圖。
接下來依SRAM之4種寫入狀態來說明第6圖之本發明較佳實施例如何完成寫入動作。
(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M1)為導通(ON)。因為該第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(電源供應電壓VDD
)。當該字元線(WL)的電壓大於該第三NMOS電晶體(M3)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(M3)由截止(OFF)轉變為導通(ON)，此時因為位元線(BL)是接地電壓，所以會將該節點A放電，而完成邏輯0的寫入動作，直到寫入週期結束。
(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(M1)為導通(ON)。因為該第一NMOS電晶體(M1)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD
)，該節點A的電壓會跟隨該字元線(WL)的電壓而上升。
當該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)是High(該電源供應電壓VDD
)，並且因為該第一NMOS電晶體(M1)仍為ON且該節點B仍處於電壓位準為接近於該電源供應電壓(VDD
)之電壓位準的初始狀態，所以該第一PMOS電晶體P1仍為截止(OFF)，而該節點A則會朝一分壓電壓位準快速充電，該分壓電壓位準等於(RM1
+RM25
+RM26
)/(RM3
+RM1
+RM25
+RM26
)乘以該電源供應電壓(VDD
)，其中該RM3
表示該第三NMOS電晶體(M3)之導通等效電阻，該RM1
表示該第一NMOS電晶體(M1)之導通等效電阻，該RM25
表示該第八NMOS電晶體(M25)之導通等效電阻，而該RM26
表示該第九NMOS電晶體(M26)之導通等效電阻，此時因為第三NMOS電晶體(M3)仍工作於飽和區(saturation region)且該第一NMOS電晶體(M1)仍工作於線性區(triode region)，雖然該第三NMOS電晶體(M3)之導通等效電阻(RM3
)會遠大於該第一NMOS電晶體(M1)之導通等效電阻(RM1
)，
但由於該第九NMOS電晶體(M26)係呈二極體連接，因此可於該第一低電壓節點(VL1)處提供一等於該第九NMOS電晶體(M26)之閘-源極電壓VGS(M26)
之電壓位準，結果節點A所呈現的該分壓電壓位準，其電壓值會比第4圖之習知5T靜態隨機存取記憶體晶胞之該節點A之電壓位準還要高許多。該還要高許多之分壓電壓位準足以使該第二NMOS電晶體(M2)導通，於是使得節點B放電至一較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M1)之導通等效電阻(RM1
)呈現較高的電阻值，該第一NMOS電晶體(M1)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由一第二反相器(由第二PMOS電晶體P2與第二NMOS電晶體M2所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由一第一反相器(由第一PMOS電晶體P1與第一NMOS電晶體M1所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該電源供應電壓(VDD
)，而完成邏輯1的寫入動作。
在此值得注意的是，該第一低電壓節點VL1於節點A原本儲存邏輯0，而於寫入邏輯1之期間，係具有等於該第九NMOS電晶體(M26)之間源極電壓VGS(M26)
的電壓位準，而於寫入邏輯1後，係具有接地電壓之位準。
(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P1)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD
)，且該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由截止(OFF)轉變為導通(ON)；此時因為該位元線(BL)是High(該電源供應電壓VDD
)，並且因為該第一PMOS電晶體(P1)仍為ON，所以該節點A的電壓會維持於該電源供應電壓(VDD
)之電壓位準，直到寫入週期結束。
(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：
在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P1)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓VDD
)，且該字元線(WL)的電壓大於該第三NMOS電晶體(M3)的臨界電壓時，該第三NMOS電晶體(M3)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)是Low(接地電壓)，所以會將該節點A以及該第一低電壓節點(VL1)放電而完成邏輯0的寫入動作，直到寫入週期結束。
第6圖所示之本發明較佳實施例，於寫入操作時之HSPICE暫態分析模擬結果，如第7圖所示，其係以level 49模型且使用TSMC 0.18微米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之靜態隨機存取記憶體(二)，能藉由寫入邏輯1時提高該第一低電壓節點(VL1)之電壓位準，以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。
(II)讀取模式(read mode)
於讀取操作開始前，該讀取控制信號(RC)及寫入控制信號(WC)均為邏輯低位準，使得該第十三NMOS電晶體(M30)導通，並使得該第十一NMOS電晶體(M28)截止，於是該第十三NMOS電晶體(M30)之源極呈邏輯高位準，邏輯高位準之該第十三NMOS電晶體(M30)之源極會導通第十NMOS電晶體(M27)，並使得該第一低電壓節點(VL1)呈接地電壓。
而於讀取操作期間內，該讀取控制信號(RC)為邏輯高位準，使得該第十二NMOS電晶體(M29)導通，於是該第一低電壓節點(VL1)呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之加速讀取電壓(RGND)可有效提高讀取速度。第8圖所示為第5圖之本發明較佳實施例於讀取期間之簡化電路圖。
(III)待機模式(standby mode)
首先，說明第5圖之待機啟動電路(3)如何促使SRAM快速進入待機
模式，以有效提高SRAM之待機效能：(1)於進入待機模式之前，該反相待機模式控制信號(/S)為邏輯High，該邏輯High之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P31)截止(OFF)，並使得該第五PMOS電晶體(P32)導通(ON)；(2)而於進入待機模式後，該反相待機模式控制信號(/S)為邏輯Low，該邏輯Low之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P31)導通(ON)，惟於待機模式之初始期間內(該初始期間係為該延遲電路(D1)所提供之一延遲時間以及該第三反相器(I33)所提供之上升延遲時間的總和)，該第五PMOS電晶體(P32)仍導通(ON)，於是可對該第一低電壓節點(VL1)快速充電到達該第四NMOS電晶體(M21)之臨界電壓(VTM21
)及該第七NMOS電晶體(M24)之臨界電壓(VTM24
)的總和，即VTM21
+VTM24
之電壓位準，亦即SRAM可快速進入待機模式。
請參考第5圖，於待機模式時，該待機模式控制信號(S)為邏輯高位準，而該反相待機模式控制信號(/S)為邏輯低位準，該邏輯低位準之該反相待機模式控制信號(/S)可使得該控制電路(2)中之該第五NMOS電晶體(M22)和該第八NMOS電晶體(M25)截止(OFF)，而該邏輯高位準之該待機模式控制信號(S)則使得該第六NMOS電晶體(M23)導通(ON)，此時該第六NMOS電晶體(M23)係作為等化器(equalizer)使用，因此可藉由呈導通狀態之該第六NMOS電晶體(M23)，以使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，且該等電壓位準均會等於該第四NMOS電晶體(M21)之臨界電壓(VTM21
)及該第七NMOS電晶體(M24)之臨界電壓(VTM24
)的總和，即VTM21
+VTM24
之電壓位準。第9圖所示為第5圖之本發明較佳實施例於待機期間之簡化電路圖。
接下來說明本發明於待機模式(standby mode)時如何減少漏電流，請參考第9圖，第9圖描述有本發明實施例處於待機模式時所產生之各漏電
流(subthreshold leakage current)I1
、I2
、I3
，其中假設SRAM晶胞中之該第一反相器之輸出(即節點A)為邏輯Low(在此值得注意的是，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該第四NMOS電晶體(M21)及該第七NMOS電晶體(M24)之臨界電壓總和(VTM21
+VTM24
)的電壓位準，因此節點A為邏輯Low之電壓位準亦維持在該VTM21
+VTM24
的電壓位準)，而該第二反相器之輸出(即節點B)為邏輯High(電源供應電壓VDD
)。請參考第1b圖之先前技藝與第9圖之本發明實施例，來說明本發明所提出之靜態隨機存取記憶體(二)與第1b圖之6T SRAM於漏電流方面之比較，首先關於流經該第三NMOS電晶體(M3)之漏電流I1
，由於本發明於待機模式時節點A之電壓位準係維持在該VTM21
+VTM24
的電壓位準，且假設字元線(WL)於待機模式時係設定成接地電壓，而位元線(BL)於待機模式時則設定為該電源供應電壓VDD
，因此本發明之第三NMOS電晶體(M3)的閘源極電壓VGS
為負值，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(M3)的閘源極電壓VGS
等於0，根據閘極引發汲極洩漏(Gate Induced Drain Leakage，簡稱GIDL)效應或2005年3月8日第US6865119號專利案第3(A)及3(B)圖之結果可知，對於NMOS電晶體而言，閘源極電壓為-0.1伏特時之次臨界電流約為閘源極電壓為0伏特時之次臨界電流的1%，因此導因於GIDL效應所引發之流經本發明之該第三NMOS電晶體(M3)之漏電流I1
遠小於第1b圖先前技藝之NMOS電晶體(M3)者；再者，本發明該第三NMOS電晶體(M3)之汲源極電壓VDS
為該電源供應電壓VDD
扣減該VTM21
+VTM24
的電壓位準，反觀於待機模式時傳統第1b圖6T靜態隨機存取記憶體之NMOS電晶體M3之汲源極電壓VDS
係等於該電源供應電壓VDD
，根據汲極引發能障下跌(Drain-Induced Barrier Lowering，簡稱DIBL)效應，由於DIBL效應所引發之流經本發明之該第三NMOS電晶體(M3)之漏電流I1
亦小於第1b圖先前技藝之NMOS電晶體(M3)者；結果，流經本發明之該第三NMOS
電晶體(M3)之漏電流I1
遠小於第1b圖先前技藝之NMOS電晶體(M3)者。
接著關於流經該第一PMOS電晶體(P1)之漏電流I2
，由於待機模式時該第一PMOS電晶體(P1)之源極係為該電源供應電壓(VDD
)，而該第一PMOS電晶體(P1)之汲極係維持在該該VTM21
+VTM24
的電壓位準，因此本發明之該第一PMOS電晶體(P1)之源汲極電壓VSD
為該電源供應電壓(VDD
)扣減該VTM21
+VTM24
的電壓位準，反觀於待機模式時第1b圖先前技藝之PMOS電晶體(P1)之源汲極電壓VSD
係等於該電源供應電壓(VDD
)，根據DIBL效應，因此流經該第一PMOS電晶體(P1)之漏電流I2
會小於第1b圖先前技藝之PMOS電晶體(P1)者；最後，關於流經該第二NMOS電晶體(M2)之漏電流I3
，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該VTM21
+VTM24
的電壓位準，節點A之電壓位準亦維持在該VTM21
+VTM24
的電壓位準，而節點B之電壓位準係等於該電源供應電壓(VDD
)且該第二NMOS電晶體(M2)之基底為接地電壓，因此本發明之該第二NMOS電晶體(M2)的基源極電壓VBS
為負值，且該第二NMOS電晶體(M2)之汲源極電壓VDS
為該電源供應電壓(VDD
)扣減該VTM21
+VTM24
的電壓位準，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(M2)的基源極電壓VBS
等於0，且NMOS電晶體(M2)之汲源極電壓VDS
等於該電源供應電壓(VDD
)，根據本體效應(body effect)及DIBL效應可知，流經本發明之該第二NMOS電晶體(M2)之漏電流I3
遠小於第1b圖先前技藝之NMOS電晶體(M2)者。
第9圖所示之本發明較佳實施例與傳統第1b圖6T靜態隨機存取記憶體於待機模式下之漏電流(即I1
、I2
及I3
之總和)比較如表2所示，其係以level 49模型且使用TSMC 0.18微米CMOS製程參數加以模擬，由表2可看出於製程TT、SS以及FF，本論文所提出之單埠靜態隨機存取記憶體與傳統6T靜態隨機存取記憶體分別減少90.7%、31.5%及87.3%的漏電流。
(IV)保持模式(hold mode)
保持模式時，由於該第一低電壓節點(VL1)與該第二低電壓節點(VL2)均設定成接地電壓，其工作原理相同於第3圖傳統具單一位元線之5T SRAM晶胞，於此不再累述。
本發明所提出之靜態隨機存取記憶體(二)，具有如下功效：
(1)快速進入待機模式：由於本發明所提出之靜態隨機存取記憶體(二)設置有待機啟動電路(3)以促使SRAM快速進入待機模式，並藉此以謀求提高單埠SRAM之待機效能；
(2)避免寫入邏輯1困難之問題：本發明所提出之靜態隨機存取記憶體(二)於寫入操作時，可藉由寫入邏輯1期間提高該第一低電壓節點(VL1)之電壓位準以有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題；
(3)高讀取速度：本發明所提出之靜態隨機存取記憶體(二)於讀取操作時，可藉由將該第一低電壓節點(VL1)設定成較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之加速讀取電壓(RGND)可有效提高讀取速度；
(4)低待機電流：由於本發明所提出之靜態隨機存取記憶體(二)於待機模式時，可藉由呈導通狀態之該第六NMOS電晶體(M23)，以使得該
第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，並使得該等電壓位準均等於該第四NMOS電晶體(M21)及該第七NMOS電晶體(M24)之臨界電壓的總和之位準，因此本發明所提出之靜態隨機存取記憶體(二)亦具備低待機電流之功效。
(5)低電晶體數：對於具有1024列1024行之SRAM陣列而言，傳統第1b圖6T靜態隨機存取記憶體陣列共需1024×1024×6=6,291,456顆電晶體，而本發明所提出之靜態隨機存取記憶體(二)僅至少需1024×1024×5+1024×18+8=5,277,710顆電晶體，其減少16.1%之電晶體數。
雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。
P1‧‧‧第一PMOS電晶體
P2‧‧‧第二PMOS電晶體
M1‧‧‧第一NMOS電晶體
M2‧‧‧第二NMOS電晶體
M3‧‧‧第三NMOS電晶體
WL‧‧‧字元線
BL‧‧‧位元線
A‧‧‧儲存節點
B‧‧‧反相儲存節點
VDD
‧‧‧電源供應電壓
S‧‧‧待機模式控制信號
/S‧‧‧反相待機模式控制信號
VL1‧‧‧第一低電壓節點
VL2‧‧‧第二低電壓節點
M21‧‧‧第四NMOS電晶體
M22‧‧‧第五NMOS電晶體
M23‧‧‧第六NMOS電晶體
M24‧‧‧第七NMOS電晶體
M25‧‧‧第八NMOS電晶體
M26‧‧‧第九NMOS電晶體
M27‧‧‧第十NMOS電晶體
M28‧‧‧第十一NMOS電晶體
RC‧‧‧讀取控制信號
RGND‧‧‧加速讀取電壓
1‧‧‧SRAM晶胞
2‧‧‧控制電路
3‧‧‧待機啟動電路
I1
‧‧‧漏電流
I2
‧‧‧漏電流
I3
‧‧‧漏電流
BLB1 …
BLBm
‧‧‧互補位元線
BLB‧‧‧互補位元線
MB1 …
MBk
‧‧‧記憶體區塊
WL1 …
WLn
‧‧‧字元線
BL1 …
BLm
‧‧‧位元線
WC‧‧‧寫入控制信號
I33‧‧‧第三反相器
M29‧‧‧第十二NMOS電晶體
P31‧‧‧第四PMOS電晶體
P32‧‧‧第五PMOS電晶體
D1‧‧‧延遲電路
M30‧‧‧第十三NMOS電晶體
WC‧‧‧寫入控制信號
/WC‧‧‧反相寫入控制信號
第1a圖 係顯示習知之靜態隨機存取記憶體；第1b圖 係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；第2圖 係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；第3圖 係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；第4圖 係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；第5圖 係顯示本發明較佳實施例所提出之電路示意圖；第6圖 係顯示第5圖之本發明較佳實施例於寫入期間之簡化電路圖；第7圖 係顯示第5圖之本發明較佳實施例之寫入動作時序圖。
第8圖 係顯示第5圖之本發明較佳實施例於讀取期間之簡化電路圖；第9圖 係顯示第5圖之本發明較佳實施例於待機期間之簡化電路圖。
P1‧‧‧第一PMOS電晶體
P2‧‧‧第二PMOS電晶體
M1‧‧‧第一NMOS電晶體
M2‧‧‧第二NMOS電晶體
M3‧‧‧第三NMOS電晶體
A‧‧‧儲存節點
B‧‧‧反相儲存節點
VDD
‧‧‧電源供應電壓
BL‧‧‧位元線
WL‧‧‧字元線
S‧‧‧待機模式控制信號
/S
‧‧‧反相待機模式控制信號
VL1‧‧‧第一低電壓節點
VL2‧‧‧第二低電壓節點
M21‧‧‧第四NMOS電晶體
M22‧‧‧第五NMOS電晶體
M23‧‧‧第六NMOS電晶體
M24‧‧‧第七NMOS電晶體
M25‧‧‧第八NMOS電晶體
M26‧‧‧第九NMOS電晶體
M27‧‧‧第十NMOS電晶體
M28‧‧‧第十一NMOS電晶體
M29‧‧‧第十二NMOS電晶體
M30‧‧‧第十三NMOS電晶體
P31‧‧‧第四PMOS電晶體
P32‧‧‧第五PMOS電晶體
RC‧‧‧讀取控制信號
RGND‧‧‧加速讀取電壓
1‧‧‧SRAM晶胞
2‧‧‧控制電路
3‧‧‧待機啟動電路
I1
、I2
、I3
‧‧‧漏電流
WC‧‧‧寫入控制信號
/WC‧‧‧反相寫入控制信號
D1‧‧‧延遲電路
I33‧‧‧第三反相器
Claims (6)
- 一種靜態隨機存取記憶體(二)，包括：一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包含有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶體晶胞設置一個控制電路(2)；以及一待機啟動電路(3)，該待機啟動電路(3)係促使該靜態隨機存取記憶體(二)快速進入待機模式，並藉此以有效提高該靜態隨機存取記憶體(二)之待機效能；其中，每一記憶體晶胞(1)更包含：一第一反相器，係由一第一PMOS電晶體(P1)與一第一NMOS電晶體(M1)所組成，該第一反相器係連接在一電源供應電壓(VDD )與一第一低電壓節點(VL1)之間；一第二反相器，係由一第二PMOS電晶體(P2)與一第二NMOS電晶體(M2)所組成，該第二反相器係連接在該電源供應電壓(VDD )與一第二低電壓節點(VL2)之間；一儲存節點(A)，係由該第一反相器之輸出端所形成；一反相儲存節點(B)，係由該第二反相器之輸出端所形成；一第三NMOS電晶體(M3)，係連接在該儲存節點(A)與對應之一位元線(BL)之間，且閘極連接至對應之一對應字元線(WL)；其中，該第一反相器和該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出端(即該儲存節點A)係連接至該第二反相器之輸入端，而該第二反相器之輸出端(即該反相儲存節點B)則連接至該第一反相器之輸入端；而每一控制電路(2)係由一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第十一NMOS電晶體(M28)、一第十二NMOS電晶體(M29)、一第十三NMOS電晶體(M30)、一讀取控制 信號(RC)、一寫入控制信號(WC)、一反相寫入控制信號(/WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成；其中，該第四NMOS電晶體(M21)之源極係連接至該第七NMOS電晶體(M24)之汲極，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該第二低電壓節點(VL2)；該第六NMOS電晶體(M23)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該待機模式控制信號(S)與該第二低電壓節點(VL2)；該第七NMOS電晶體(M24)之源極連接至接地電壓，而閘極與汲極連接在一起並連接至該第四NMOS電晶體(M21)之源極；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該第九NMOS電晶體(M26)之汲極、該反相待機模式控制信號(/S)與該第一低電壓節點(VL1)；該第九NMOS電晶體(M26)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第八NMOS電晶體(M25)之源極；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至接地電壓、該第十一NMOS電晶體(M28)之汲極與該第九NMOS電晶體(M26)之閘極；該第十一NMOS電晶體(M28)之源極、閘極與汲極係分別連接至接地電壓、該寫入控制信號(WC)與該第十NMOS電晶體(M27)之閘極；該第十二NMOS電晶體(M29)之源極、閘極與汲極係分別連接至較接地電壓為低之一加速讀取電壓(RGND)、該讀取控制信號(RC)與該第八NMOS電晶體(M25)之源極；該第十三NMOS電晶體(M30)之源極、閘極與汲極係分別連接至該第十一NMOS電晶體(M28)之汲極、該反相寫入控制信號(/WC)與該反相待機模式控制信號(/S)；其中，對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第十二NMOS電晶體(M29)於非讀 取模式期間之漏電流；再者，該待機啟動電路(3)係設計成於進入待機模式之一初始期間內，對該第一低電壓節點(VL1)處之寄生電容快速充電至該第四NMOS電晶體(M21)之臨界電壓(VTM21 )及該第七NMOS電晶體(M24)之臨界電壓(VTM24 )的總和之電壓位準。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體(二)，其中，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得，而該反相寫入控制信號(/WC)係由該寫入控制信號(WC)經另一反相器而獲得。
- 如申請專利範圍第2項所述之靜態隨機存取記憶體(二)，該寫入控制信號(WC)為一寫入致能(Write Enable，簡稱WE)信號與對應之字元線(WL)信號的及閘(AND gate)運算結果，亦即僅於該寫入致能(WE)信號與該對應之字元線(WL)信號均為邏輯高位準時，該寫入控制信號(WC)方為邏輯高位準。
- 如申請專利範圍第3項所述之靜態隨機存取記憶體(二)，該讀取控制信號(RC)為一讀取致能(Read Enable，簡稱RE)信號與對應之字元線(WL)信號的及閘(AND gate)運算結果，亦即僅於該讀取致能(RE)信號與該對應之字元線(WL)信號均為邏輯高位準時，該讀取控制信號(RC)方為邏輯高位準。
- 如申請專利範圍第4項所述之靜態隨機存取記憶體(二)，其中，該待機啟動電路(3)係由一第四PMOS電晶體(P31)、一第五PMOS電晶體(P32)、一第三反相器(I33)以及一延遲電路(D1)所組成；其中，該第四PMOS電晶體(P31)之源極、閘極與汲極係分別連接至該電源供應電壓(VDD )、該反相待機模式控制信號(/S)與該第五PMOS電晶體(P32)之源極；該第五PMOS電晶體(P32)之源極、閘極與汲極係分別連接至該第四PMOS電晶體(P31)之汲極、該第三反相器(I33)之輸出與該第一低電壓節點(VL1)；該第三反相器(I33)之輸入連接至該延遲電路(D1)之輸出，而該第三反相器(I33)之輸出則連接至該第五PMOS電晶體(P32)之閘極；該延 遲電路(D1)之輸入連接至該反相待機模式控制信號(/S)，而該延遲電路(D1)之輸出則連接至該第三反相器(I33)之輸入。
- 如申請專利範圍第5項所述之靜態隨機存取記憶體(二)，其中，該待機啟動電路(3)進入待機模式之該初始期間係等於該延遲電路(D1)所提供之一延遲時間以及該第三反相器(I33)所提供之一上升延遲時間的總和。
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|---|---|---|---|
| TW102104787A TWI509605B (zh) | 2013-02-07 | 2013-02-07 | 靜態隨機存取記憶體（二） |
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| US7701755B2 (en) * | 2007-01-02 | 2010-04-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory having improved power design |
| US7773407B2 (en) * | 2008-06-26 | 2010-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | 8T low leakage SRAM cell |
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- 2013-02-07 TW TW102104787A patent/TWI509605B/zh not_active IP Right Cessation
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