CN103971733A - 低功耗sram单元电路结构 - Google Patents
低功耗sram单元电路结构 Download PDFInfo
- Publication number
- CN103971733A CN103971733A CN201410192216.2A CN201410192216A CN103971733A CN 103971733 A CN103971733 A CN 103971733A CN 201410192216 A CN201410192216 A CN 201410192216A CN 103971733 A CN103971733 A CN 103971733A
- Authority
- CN
- China
- Prior art keywords
- pipe
- latch
- power consumption
- circuit
- circuit structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
本发明公开了一种低功耗SRAM单元电路结构，包括由四个MOS管构成的锁存器，所述锁存器两侧为门控管，锁存器一端通过一写字线管连接电源，另一端通过一反信号管接地。存储数据的读取通过两个额外的下拉管来完成。本发明电路简单，控制容易。整个电路工作电压可以降低到和普通数字逻辑电路完全一样，从而大大减小工作功耗。对SRAM写电路的驱动能力要求降低，可以简化相关电路设计。对SRAM读电路的灵敏放大器（senseamplifier）要求降低，可以简化相关电路设计。
Description
技术领域
本发明涉及静态存储器领域，具体而言，涉及一种低功耗SRAM单元电路结构。
背景技术
CMOS集成电路工艺中的静态存储器（SRAM），一般由6个管子组成，这一结构面积较小，但由于这一单元在读写的时候都会受到干扰，从而对工作电压提出了较高的要求，已经成为集成电路SOC中降低工作电压，降低功耗的难点。
参照图1所示，最常见的SRAM存储单元由6个MOS构成，WL表示字线，BL/BLB表示位线。读的时候WL打开，存储端为“0”的位线将缓慢下拉，当BL和BLB的电压差到达一定的数值以后，灵敏放大器会将数据读出。这个存储单元会有一些干扰和竞争的问题。
现有技术对干扰问题进行了改进。参照图2所示，是一个类似消除读干扰的发明，它的问题是没有消除写的竞争。
现有的利用6个MOS组成的SRAM单元，写的时候，连接WL的Pass gate会和上拉的PMOS竞争，读的时候，WL打开，传输管会和下拉管形成分压，使“0”值升高，降低了静态噪声容限，这些都使传统6T SRAM的工作电压不能太低，是整个芯片工作电压降低的瓶颈，也是降低功耗的瓶颈。
发明内容
本发明的目的在于克服现有技术存在的以上问题，提供一种低功耗SRAM单元电路结构，。
为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：
一种低功耗SRAM单元电路结构，包括由四个MOS管构成的锁存器，所述锁存器两侧为门控管，锁存器一端通过一写字线管连接电源，另一端通过一反信号管接地。
进一步的，所述写字线管为PMOS管，所述反信号管为NMOS管。
进一步的，还包括第一读取管、第二读取管，所述第二读取管接地，第二读取管栅极连接于所述一侧的门控管与锁存器之间。
进一步的，所述第一读取管、第二读取管为NMOS管。
本发明的有益效果是:
本发明在写的时候，利用WWL和WWLB把中间锁存器的电源完全关死，从而有效避免了写的竞争，当电压写入存储节点后，写字线变低，门控管关断，而电源和地的开关打开，锁存器将自发稳定在写入的状态。读的时候则利用单独的两个下拉读取管，使得读的时候对存储的数据完全没有影响。这样这一存储单元的工作电压能做到和普通逻辑电路（nand，nor，inverter）等完全一样的低电压。
本发明电路简单，控制容易。整个工作电压可以降低到和普通数字逻辑电路完全一样，从而大大减小工作功耗。对SRAM写电路的驱动能力要求降低，可以简化相关电路设计。对SRAM读电路的灵敏放大器（sense amplifier）要求降低，可以简化相关电路设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术的SRAM单元电路结构图一；
图2为现有技术的SRAM单元电路结构图二；
图3为本发明所述的低功耗SRAM单元电路结构图。
具体实施方式
下面将参考附图并结合实施例，来详细说明本发明。
参照图3所示，一种低功耗SRAM单元电路结构，包括由四个MOS管构成的锁存器1，所述锁存器1两侧为门控管2，锁存器1一端通过一写字线管5连接电源，字线管5的栅极接到写字线WWL上，锁存器1另一端通过一反信号管6接地，信号管6的栅极接到写字线WWL的反信号WWLB上。
还包括第一读取管3、第二读取管4，所述第二读取管4接地，第二读取管4栅极连接于所述一侧的门控管2与锁存器1之间 所述第一读取管的栅极连接于读字线RWL上，第一读取管的漏极连接于读位线RBL上。
所述写字线管5为PMOS管，所述反信号管6为NMOS管。
所述第一读取管3、第二读取管4为NMOS管。
本发明在写的时候，写字线WWL变高，门控管2打开，同时写字线管5和反信号管6把中间锁存器1的电源完全关死，从而有效避免了写的竞争，当电压写入存储节点后，写字线WWL变低，门控管 2关断，而电源和地的开关重新打开，锁存器将自发稳定在写入的状态。读的时候则利用单独的两个读取下拉管3和4，读字线RWL变高，第一读取管3打开，存储单元的数据传输到读位线RBL上，避免了读位线RBL对内部存储数据的影响。这样这一存储单元的工作电压能做到和普通逻辑电路（nand，nor，inverter）等完全一样的低电压。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种低功耗SRAM单元电路结构，其特征在于：包括由四个MOS管构成的锁存器（1），所述锁存器（1）两侧为门控管（2），锁存器（1）一端通过一写字线管（5）连接电源，另一端通过一反信号管（6）接地。
2.根据权利要求1所述的低功耗SRAM单元电路结构，其特征在于：还包括第一读取管（3）、第二读取管（4），所述第二读取管（4）接地，第二读取管（4）栅极连接于所述一侧的门控管（2）与锁存器（1）之间，所述第一读取管的栅极连接于读字线RWL上，第一读取管的漏极连接于读位线RBL上。
3.根据权利要求1所述的低功耗SRAM单元电路结构，其特征在于：所述写字线管（5）为PMOS管，所述反信号管（6）为NMOS管。
4.根据权利要求2所述的低功耗SRAM单元电路结构，其特征在于：所述第一读取管（3）、第二读取管（4）为NMOS管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410192216.2A CN103971733B (zh) | 2014-05-08 | 2014-05-08 | 低功耗sram单元电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410192216.2A CN103971733B (zh) | 2014-05-08 | 2014-05-08 | 低功耗sram单元电路结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103971733A true CN103971733A (zh) | 2014-08-06 |
| CN103971733B CN103971733B (zh) | 2017-04-05 |
Family
ID=51241134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410192216.2A Active CN103971733B (zh) | 2014-05-08 | 2014-05-08 | 低功耗sram单元电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103971733B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409092A (zh) * | 2014-11-13 | 2015-03-11 | 无锡星融恒通科技有限公司 | 基于切断反馈技术的存储单元电路 |
| CN105989874A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 用于sram的存储单元及其读写方法 |
| US9606742B1 (en) | 2015-12-14 | 2017-03-28 | Oracle International Corporation | Variable pulse widths for word line activation using power state information |
| CN108447515A (zh) * | 2018-02-12 | 2018-08-24 | 宁波大学 | 一种基于FinFET的读写分离存储单元 |
| CN111243638A (zh) * | 2019-12-24 | 2020-06-05 | 格科微电子（上海）有限公司 | 高性能状态存储单元的实现方法 |
| CN113644080A (zh) * | 2020-05-11 | 2021-11-12 | 格科微电子（上海）有限公司 | 高性能状态存储单元的实现方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101635169A (zh) * | 2008-07-23 | 2010-01-27 | 台湾积体电路制造股份有限公司 | 具有改进的读/写稳定性的静态随机存取存储器 |
| CN102737697A (zh) * | 2011-03-30 | 2012-10-17 | 台湾积体电路制造股份有限公司 | 差分读写回读出放大器电路和方法 |
| CN103700397A (zh) * | 2013-12-11 | 2014-04-02 | 格科微电子（上海）有限公司 | Sram存储单元、sram存储单元写操作方法及sram存储器 |
-
2014
- 2014-05-08 CN CN201410192216.2A patent/CN103971733B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101635169A (zh) * | 2008-07-23 | 2010-01-27 | 台湾积体电路制造股份有限公司 | 具有改进的读/写稳定性的静态随机存取存储器 |
| CN102737697A (zh) * | 2011-03-30 | 2012-10-17 | 台湾积体电路制造股份有限公司 | 差分读写回读出放大器电路和方法 |
| CN103700397A (zh) * | 2013-12-11 | 2014-04-02 | 格科微电子（上海）有限公司 | Sram存储单元、sram存储单元写操作方法及sram存储器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104409092A (zh) * | 2014-11-13 | 2015-03-11 | 无锡星融恒通科技有限公司 | 基于切断反馈技术的存储单元电路 |
| CN105989874A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 用于sram的存储单元及其读写方法 |
| CN105989874B (zh) * | 2015-02-27 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 用于sram的存储单元及其读写方法 |
| US9606742B1 (en) | 2015-12-14 | 2017-03-28 | Oracle International Corporation | Variable pulse widths for word line activation using power state information |
| CN108447515A (zh) * | 2018-02-12 | 2018-08-24 | 宁波大学 | 一种基于FinFET的读写分离存储单元 |
| CN111243638A (zh) * | 2019-12-24 | 2020-06-05 | 格科微电子（上海）有限公司 | 高性能状态存储单元的实现方法 |
| CN113644080A (zh) * | 2020-05-11 | 2021-11-12 | 格科微电子（上海）有限公司 | 高性能状态存储单元的实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103971733B (zh) | 2017-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101677016B (zh) | 一种双端口静态随机存取存储器单元 | |
| US9142285B2 (en) | Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation | |
| CN103971733A (zh) | 低功耗sram单元电路结构 | |
| CN104299644B (zh) | 一种同时提高读噪声容限和写裕度的12管sram单元电路 | |
| TWI475563B (zh) | 單端靜態隨機存取記憶體 | |
| CN107240416B (zh) | 一种亚阈值sram存储单元电路 | |
| CN107886986A (zh) | 一种解决半选问题的亚阈值sram存储单元电路 | |
| CN105976858A (zh) | 一种可在较低电压下稳定工作的sram存储单元 | |
| CN102157195B (zh) | 低电压静态随机存储器单元、存储器和写操作方法 | |
| CN104183268A (zh) | 静态随机存储器结构 | |
| CN103578529B (zh) | 一种根据写数据改变电源供电的亚阈值存储单元 | |
| CN107437430A (zh) | 一种提高读噪声容限和写裕度的亚阈值sram存储单元电路 | |
| CN101877243A (zh) | 静态随机存取存储器 | |
| CN103137190B (zh) | 一种可实现亚阈值工作的列交错sram结构 | |
| CN204102573U (zh) | 一种同时提高读噪声容限和写裕度的新型12管sram单元电路 | |
| CN101840728B (zh) | 一种双端sram单元 | |
| CN109065088A (zh) | 一种低位线漏电流的sram存储单元电路 | |
| CN104882159A (zh) | 一种近阈值8管静态随机存储器单元 | |
| CN104751878A (zh) | 读写分离的双端口sram结构及其单元 | |
| CN104575588B (zh) | 双胞胎存储单元 | |
| TWI698871B (zh) | 六電晶體靜態隨機存取記憶體單元及其操作方法 | |
| CN105719689A (zh) | 一种增强存储单元写能力的静态随机存储器及其写操作方法 | |
| CN104795101B (zh) | 半刷新机制的双端口静态随机存储器单元 | |
| CN104766626B (zh) | 具有列选和写位线共享的可复位静态随机存储单元 | |
| TWI556239B (zh) | ７ｔ雙埠靜態隨機存取記憶體（三） |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |