CN107799144B - 读取辅助电路 - Google Patents

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Abstract

本文描述的各种实现涉及集成电路。集成电路可以包括用于将位线预充电到源电压电平的预充电电路。集成电路可以包括写入辅助电路，所述写入辅助电路具有用于向位线中的至少一个提供写入辅助信号的电荷存储元件。集成电路可以包括读取辅助电路，所述读取辅助电路具有用于在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享的开关元件。

Description

读取辅助电路
技术领域
本发明涉及读取辅助电路。
背景技术
本节旨在提供与理解本文所述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不暗示它是现有技术。通常，相关技术可以被认为是或者可以不被认为是现有技术。因此，应当理解的是，本节中的任何陈述应当从这个角度来阅读，而不作为对现有技术的任何承认。
在常规存储单元(比如，6T SRAM(静态随机存取存储器)单元等)中，由于来自位线电容的电荷注入，低内部节点的偏置可能会在读取操作期间增大。在这种情况下，如果偏置上升到内部逆变器的开关点以上，则存储单元可能变得不稳定，并且存储单元可能无意中切换其状态。这种特定场景可以称作：所使用的字线可能在读取或写入操作期间发生的读取干扰。在一些情况下，在读取操作期间，所选字线上的存储单元可能发生这种读取干扰。在一些其它情况下，在写入操作期间，所选字线上的一行存储单元可能发生这种读取干扰。
发明内容
本公开提出了一种集成电路，包括：预充电电路，用于将位线预充电到源电压电平；写入辅助电路，具有用于向所述位线中的至少一个提供写入辅助信号的电荷存储元件；以及读取辅助电路，具有用于在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享的开关元件。
本发明还提出了一种集成电路，包括：预充电电路，用于将位线预充电到源电压电平；读取和写入电路，具有耦接到所述位线和所述预充电电路的读出放大器和一对写入驱动器，所述读出放大器在读取周期期间读出每个位线上的读取数据信号，所述一对写入驱动器在写入周期期间向每个位线提供写入数据信号；写入辅助电路，具有耦接在所述一对写入驱动器之间的电荷存储元件，所述电荷存储元件在写入周期期间向所述位线中的至少一个提供写入辅助信号；以及读取辅助电路，具有耦接在所述预充电电路和所述电荷存储元件之间的开关元件，所述开关元件在读取周期期间在所述位线、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
本发明还提出了一种制造集成电路的方法，所述方法包括：提供用于将位线预充电到源电压电平的预充电电路；提供读取和写入电路，所述读取和写入电路具有耦接到所述位线和所述预充电电路的读出放大器和一对写入驱动器，所述读出放大器在读取周期期间读出每个位线上的读取数据信号，并且所述一对写入驱动器在写入周期期间向每个位线提供写入数据信号；提供写入辅助电路，所述写入辅助电路具有耦接在所述一对写入驱动器之间的电荷存储元件，所述电荷存储元件在写入周期期间向所述位线中的至少一个提供写入辅助信号；以及提供读取辅助电路，所述读取辅助电路具有耦接在所述预充电电路和所述电荷存储元件之间的开关元件，所述开关元件在读取周期期间在所述位线、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
附图说明
本文参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文所描述的各种实现，并不意味着限制本文所描述的各种技术的实施例。
图1示出了根据本文所述的各种实现的存储电路的图。
图2示出了根据本文所述的各种实现的具有读取辅助和写入辅助的存储列存取电路的图。
图3示出了根据本文所述的各种实现的各种信号时序图。
图4示出了根据本文所述的各种实现的制造读取辅助电路的方法的处理流程。
具体实施方式
本文中所描述的各种实现涉及并指向使用写入辅助电路(比如，负位线写入辅助电路)的区域高效读取辅助方案。例如，关于超低功耗存储器，在辅助操作期间收集的电荷可以再循环用于对放电的位线充电。这种读取辅助方案可以从位线侧起作用。例如，在读取操作之前，这种读取辅助方案可以与位线共享电荷，用以将位线预充电到VDD-x(例如，其中x约为～100mV)的电压值。在这种情况下，减小的位线电压可以减少从位线到单元节点的电荷注入，这可以提高存取干扰余量(即，减少读取干扰)。此外，当利用负位线写入辅助来实现时，该读取辅助方案可以重新使用写入辅助电路。例如，在一些情况下，对于超低功耗存储器，在写入辅助期间收集的电荷可以被重新使用，以通过将所收集的电荷再循环到放电的位线来将位线置于VDD-x值。下面更详细地描述这些特征。
本文中将参考图1至图4详细描述读取辅助电路的各种实现。
图1示出了根据本文中所描述的各种实现的存储电路100的框图。
存储电路100可以被实现为利用各种类型的存储器(例如，包括静态RAM(SRAM)的随机存取存储器(RAM)等)和/或任何其它类型的易失性存储器的集成电路(IC)。在一些实现中，存储电路100可以被实现为具有双轨存储架构和相关电路的IC。在一些其它实现中，存储电路100可以与计算电路和相关组件一起被集成到单个芯片上。此外，存储电路100可以在包括低功耗传感器节点的各种电子和移动应用的嵌入式系统中实现。
如图1所示，存储电路100可以包括存储单元102的阵列，其中每个存储单元102可以称作位单元。此外，每个存储单元102可以被配置为存储至少一个数据位值(例如，与逻辑“0”或“1”相关的数据值)。在各种实现中，存储单元102的阵列可以包括以各种配置排列的任意数量的存储单元或位单元，例如具有以具有2D索引能力的2D网格图案排列的多个存储单元的列和行的二维(2D)存储阵列。
在一些情况下，可以利用随机存取存储器(RAM)电路或一些其它类型的易失性存储器来实现每个存储单元。例如，每个存储单元可以包括多晶体管静态RAM(SRAM)单元，所述SRAM单元包括诸如6T CMOSSRAM之类的各种类型的SRAM单元和/或诸如每位4T、8T、10T或更多晶体管之类的其它类型的互补MOS(CMOS)SRAM单元。
存储电路100可以包括存储列存取电路104，所述存储列存取电路104用于经由与字线WL0、WL1、...、WLn相关的互补位线BL、NBL来访问每个存储单元或位单元102。例如，在读取和写入操作期间，可以通过选择具有位线信号的位线BL、NBL和具有字线信号的相应字线WL0、WL1、...、WLn来访问每个位单元102A、102B、...、102N。在一些实现中，位线BL、NBL可以包括第一位线BL和与第一位线BL互补的第二位线NBL。
存储列存取电路104可以包括写入辅助电路106和读取辅助电路108，这将在下文中更详细地描述。在一些情况下，每个存储单元102可以用于存储与在写入周期期间经由位线BL、NBL接收到的写入数据信号相关联的至少一个数据位值。在这种情况下，写入辅助电路106可以用于在写入周期期间向至少一个位线提供写入辅助信号。此外在一些情况下，可以在读取周期期间利用读取数据信号经由所述位线BL、NBL可访问存储在每个存储单元102中的每个数据位值。在这种情况下，读取辅助电路108可用于在读取周期期间辅助访问存储在每个存储单元102中的每个数据位值。
在一些实现中，如图1所示，存储电路100可以包括耦接到每个位线BL、NBL的一个或多个电容器。例如，第一电容器C1可以耦接到第一位线BL，并且第二电容器C2可以耦接到第二或互补位线NBL。在一些情况下，第一电容器C1可以称作第一位线BL的位线电容器，并且第二电容器C2可以称作互补位线NBL的互补位线电容器。在一些情况下，互补位线NBL的第二电容器C2可以称作负位线NBL电容器。
存储电路100可以在具有随技术而变化的电压范围的源电压电平VDD处操作。如本文所述，在读取操作之前，可以与位线BL、NBL共享电荷，用以将位线BL、NBL预充电到VDD-x(例如，其中x约为～100mV)的电压值。在一些情况下，如下文所述，减小的位线电压可以减少从位线到单元节点的电荷注入，从而有助于减少读取干扰。
图2示出了根据本文中所描述的各种实现的具有写入辅助电路106和读取辅助电路108的存储列存取电路104的图200。与存储电路100一样，包括写入辅助电路106和读取辅助电路108的存储列存取电路104可以实现为集成电路(IC)。
在一些实现中，存储列存取电路104可以包括预充电电路202、读取和写入电路204、端部电路(header circuitry)206、以及可以作为读取和写入电路204的一部分而并入的读取和写入MUX电路208。预充电电路202可以称作位线预充电和补偿电路。如图2所示，读取辅助电路108可以耦接在第一节点N1和第二节点N2之间。预充电电路202和端部电路206可以在第一节点N1处耦接到读取辅助电路。读取和写入电路204以及写入辅助电路106可以在第二节点N2处耦接到读取辅助电路108。在一些情况下，如图2所示，可以基于第一源电压电平VDD在第一节点N1处形成预充电电压VPRE，并且可以基于第二源电压电平VSS或GND在第二节点N2处形成辅助电压VSS_AST。当供应给读取辅助电路108时，辅助电压VSS_AST可以形成为浮置读取辅助电压FLOAT_RA。在一些情况下，如本文所述，基于读取辅助电路108的激活状态，可以在第一节点N1和第二节点N2之间发生电荷共享。
如图2所示，读取辅助电路108可以包括第一开关元件(例如，第一晶体管T1等)，所述第一开关元件用于将预充电电路202、BL电容器C1和NBL电容器C2之间的电荷共享到写入辅助电路106的预放电电容器C3。第一晶体管T1可以提供位线BL、NBL中的至少一个和预充电电路202之间的电荷共享。此外，可以利用读取辅助使能信号RA_EN来激活第一晶体管T1，并且第一晶体管T1可以基于读取辅助使能信号RA_EN而充当预充电电路202到写入辅助电路106之间的开关。在一些情况下，第一晶体管T1可以包括p型MOS(PMOS)晶体管。
端部电路206可以在第一节点N1处耦接到预充电电路202，并且此外，预充电电路202可以耦接在端部电路206和读取和写入电路204之间。如图2所示，第一晶体管T1可以在第一节点N1处耦接到端部电路206和预充电电路202，并且第一晶体管T1可以在不同于第一节点N1的第二节点N2处耦接到写入辅助电路106。此外，在一些实现中，端部电路206可以包括利用端部使能信号HEADN0激活的第二或端部晶体管T2。在一些场景下，在读取周期之后，利用读取辅助使能信号RA_EN来激活第一晶体管T1，同时利用端部使能信号HEADN0去激活第二或端部晶体管T2，可以提供位线BL、NBL和预充电电路202之间的电荷共享。
预充电电路202可以耦接到每个位线BL、NBL，用以经由端部电路206将位线BL、NBL预充电到诸如VDD之类的源电压电平。如本文所述，位线BL、NBL可以包括第一位线BL和与第一位线BL互补的第二位线NBL。如图2所示，预充电电路202可以包括包含第三晶体管T3、第四晶体管T4和第五晶体管T5的多个晶体管。如图2所示，第三晶体管T3和第四晶体管T4可以并联地耦接在第一节点N1和第五晶体管T5之间，此外第五晶体管T5可以耦接在第三晶体管T3和第四晶体管T4之间。第三晶体管T3、第四晶体管T4和第五晶体管T5中的每一个可以包括基于负位线预充电使能信号nblprech而激活的PMOS晶体管。预充电电压VPRE可以形成在第一节点N1处，并且预充电电压VPRE可以用于经由第三晶体管T3、第四晶体管T4和第五晶体管T5来对位线BL、NBL中的一个或多个进行预充电。
写入辅助电路106可以耦接到读取和写入电路204和读取辅助电路108，并且布置在读取和写入电路204与读取辅助电路108之间。写入辅助电路106可以包括用于向位线BL、NBL中的至少一个提供写入辅助信号的电荷存储元件(比如，第三电容器C3等)。写入辅助电路106可以包括耦接到第三电容器C3的反相器或缓冲器I1，使得第三电容器C3耦接到读取和写入电路204和反相器I1，并且布置在读取和写入电路204和反相器I1之间。反相器或缓冲器I1可以被配置为接收写入使能信号w_en。写入辅助电路106可以包括钳位晶体管T10，钳位所述晶体管T10可以被配置为接收电容器钳位使能信号(cap_clamp)。在一些情况下，钳位晶体管T10可以包括n型金属氧化物半导体(NMOS)晶体管。
读取和写入电路204可以包括读出放大器210和一对写入驱动器WD1、WD2，读出放大器210和一对写入驱动器WD1、WD2经由读取和写入MUX电路208耦接到位线BL、NBL和预充电电路202。读出放大器210可以在读取周期期间读出每个位线BL、NBL上的读取数据信号SD、NSD，并且一对写入驱动器WD1、WD2可以在写入周期期间向每个位线BL、NBL提供写入数据信号D、ND。此外，一对写入驱动器WD1、WD2可以包括第一写入驱动器WD1和第二写入驱动器WD2。
如图2所示，读取和写入MUX电路208可以包括包含第六晶体管T6和第七晶体管T7的第一晶体管组。第六晶体管T6可以耦接在第一写入驱动器WD1的输出和第一位线BL之间，并且第七晶体管T7可以耦接在读出放大器210的第一输入SD和第一位线BL之间。此外，如图所示，读取和写入MUX电路208可以包括包含第八晶体管T8和第九晶体管T9的第二晶体管组。第八晶体管T8可以耦接在第二写入驱动器WD2的输出和第二位线NBL之间，并且第九晶体管T9可以耦接在读出放大器210的第二输入NSD和第二位线NBL之间。在一些实现中，第六晶体管T6和第八晶体管T8可以包括基于写入选择多路复用器(MUX)信号yw而激活的NMOS晶体管，并且第七晶体管T7和第九晶体管T9可以包括基于读取选择多路复用器(MUX)信号nyr而激活的PMOS晶体管。
第一写入驱动器WD1可以被配置为接收第一数据信号D，并且当被写入选择MUX信号yw而激活时，经由第六晶体管T6向第一位线BL提供或输出第一写入数据信号。第二写入驱动器WD2可以被配置为接收第二数据信号ND，并且当被写入选择MUX信号yw而激活时，经由第八晶体管T8向第二位线NBL提供或输出第二写入数据信号。第二数据信号ND可以与第一数据信号D互补。此外，读出放大器210可以被配置为：经由被读取选择MUX信号nyr激活的第七晶体管T7从第一位线BL接收或读出第一读取数据信号SD。读出放大器210可以被配置为：经由被读取选择MUX信号nyr激活的第九晶体管T9从第二位线NBL接收或读出第二读取数据信号NSD。第二读取数据信号NSD可以与第一读取数据信号SD互补。
此外，如图2所示，写入辅助电路106的第三电容器C3可以耦接到第二节点N2，并进一步耦接在一对写入驱动器WD1、WD2之间。在一些实现中，第三电容器C3可以在写入周期期间向位线BL、NBL中的至少一个提供写入辅助信号。例如，写入辅助电路106可以称作负位线写入辅助电路，并且在这种情况下，第三电容器C3可以在写入周期期间向第二位线NBL(即，互补位线NBL)提供写入辅助信号。因此，第三电容器C3可以向第二位线NBL提供写入辅助信号，以在写入周期期间辅助向第二位线NBL提供写入数据信号。
此外，如图2所示，读取辅助电路108的第一晶体管T1可以耦接在预充电电路202(在第一节点N1处)和第三电容器C3之间(在第二节点N2处)。在一些实现中，第一晶体管T1可以用作这样的开关：在读取周期期间，将预充电电路202、BL电容器C1和NBL电容器C2之间的电荷共享到写入辅助电路106中的电容器C3。因此，第一晶体管T1可以提供位线BL、NBL和预充电电路202之间的电荷共享。此外，当第一晶体管T1用于基于读取辅助使能信号RA_EN将预充电电路202电容耦接到写入辅助电路106时，可以利用读取辅助使能信号RA_EN激活第一晶体管T1。
在一些实现中，本文所述的读取辅助技术可以指通过电荷共享降低位线预充电。例如，如果将负位线写入辅助与读取辅助技术一起使用，则由第三电容器C3提供用于读取辅助的电容可以被重新用于写入辅助。如参考图2所示和描述的，通过添加用于VPRE(在第一节点N1处)和VSS_AST(在第二节点N2处)之间的电荷共享的第一晶体管T1(例如，PMOS晶体管)来添加读取辅助。图2示出了具有与写入辅助106(例如，负位线写入辅助)组合的读取辅助108的合流器(colmux)104、200。
图3示出了根据本文所述的各种实现的在读取辅助与负位线写入辅助一起使用时的读取和写入周期的各种信号时序图300。
如图3所示，全局写入使能信号(GWEN)描绘了具有写入周期(在低电压周期期间)和读取周期(在高电压周期期间)的波形。在写入和读取周期期间，如图3所示，提供了端部使能信号(HEADN0)、负位线预充电信号(nblprech)和读取辅助使能信号(RA_EN)。基于这些信号，图3所示的剩余的信号时序图是指如下所述的下降和上升的变化1至7。
在(1)处，可以在写入周期开始时通过电荷共享来降低VPRE、BL、以及NBL电压，从而减少在一半所选择的位单元中的读取干扰，这在图3的bl/nbl波形中得到了描绘。
在(2)处，在写入操作期间，写入驱动器WD1、WD2可以被配置为将位线bl/nbl置于接地电平(VSS或GND)，并且VSS_AST可以通过cap_clamp控制的NMOS晶体管T10(图2)恢复到VSS电平。
在(3)处，负位线写入辅助可以被配置为将VSS_AST置于负电压电平。
在(4)处，在读取周期期间，可以在读取操作开始时通过电荷共享来降低VPRE、BL、和NBL电压。
在(5)处，读取操作可以放电位线bl/nbl中的至少一个。
在(6)处，对于诸如用于物联网(IOT)应用之类的低功耗SRAM，可选地，可以通过电荷再循环来将放电的位线bl/nbl预充电到VPRE电平。
在(7)处，可以停止或暂停电荷再循环，并且可以通过激活(即，接通)预充电电路202(即，位线预充电和补偿电路)(图2)来对位线b1/nbl预充电。
因此，参考(6)和(7)，对于用于IOT应用的低电压超低功耗SRAM，可以对从VPRE和位线BL、NBL共享到FLOAT_RA的电荷再循环以对放电的位线(例如，NBL)再充电。在读取操作之后，读出放大器输出可以用于将FLOAT_RA节点(即，第二节点N2)耦接到放电的位线(例如，NBL)，并且通过(或利用)存储在FLOAT_RA节点中的电荷对该位线(例如，NBL)再充电。备选地，激活或接通受RA_EN控制的PMOS(即，第一晶体管T1)，同时保持HEADN0关断(即，端部晶体管T2)，可以在放电的位线、未放电的位线和VPRE之间共享电荷。这种电荷共享可能会导致对来自电压供应电平VDD的电荷的需求降低，由此涉及低功耗。此外，在一些情况下，为了减少用于仅读取辅助实现的电容器面积，可以将耦接与共享一起使用，以便在与VPRE和位线BL、NBL共享电荷时将FLOAT_RA节点(即，节点N2)置于负电平。
图4示出了根据本文所述的各种实现的制造读取辅助电路的方法400的示例处理流程。
应当理解，即使方法400可以指示操作执行的特定次序，但是在一些情况下，操作的各种特定部分也可以以不同的次序并且在不同的系统上执行。在一些其它情况中，可以向方法400添加附加的操作或步骤，和/或可以从方法400省略附加的操作或步骤。此外，方法400可以在硬件和/或软件中实现。如果在硬件中实现，则可以利用各种电路组件来实现方法400，如上文参考图1至图3所述的那样。如果在软件中实现，则方法400可以被实现为这样的程序或软件指令处理：可以被配置为用于制造或设计如本文所述的存储应用的读取辅助电路。此外，如果在软件中实现，则与实现方法400相关的指令可以存储在存储器和/或数据库中。例如，具有处理器和存储器的计算机或各种其它类型的计算设备可以被配置为执行方法400。
参考图4，方法400可用于制造或设计集成电路或具有用于存储应用的读取辅助电路的集成电路。在一些实现中，在块410处，方法400可以提供用于将位线预充电到源电压电平的预充电电路。
在块420处，方法400可以提供具有读出放大器和一对写入驱动器的读取和写入电路，所述读出放大器和一对写入驱动器耦接到位线和预充电电路。读出放大器可以在读取周期期间读出每个位线上的读取数据信号，并且一对写入驱动器可以在写入周期期间向每个位线提供写入数据信号。
在块430处，方法400可以提供具有耦接在一对写入驱动器之间的电荷存储元件的写入辅助电路。电荷存储元件可以在写入周期期间向位线中的至少一个提供写入辅助信号。在一些实现中，电荷存储元件可以是电容器。
在块440处，方法400可以提供具有耦接在预充电电路和电荷存储元件之间的开关元件的读取辅助电路。开关元件可以在读取周期期间将预充电电路电容耦接到写入辅助电路。开关元件可以提供位线和预充电电路之间的电荷共享。在一些实现中，开关元件可以是晶体管。
在一些实现中，方法400可以包括提供耦接到位线的存储单元。存储单元可以用于存储与在写入周期期间经由位线接收的写入数据信号相关联的至少一个数据位值，并且可以在读取周期期间经由位线访问该至少一个数据位值。
本文描述了集成电路的各种实现。集成电路可以包括用于将位线预充电到源电压电平的预充电电路。集成电路可以包括写入辅助电路，写入辅助电路具有用于向位线中的至少一个提供写入辅助信号的电荷存储元件。集成电路可以包括读取辅助电路，读取辅助电路具有用于在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享的开关元件。
本文描述了集成电路的各种实现。集成电路可以包括用于将位线预充电到源电压电平的预充电电路。集成电路可以包括读取和写入电路，读取和写入电路具有耦接到位线和预充电电路的读出放大器和一对写入驱动器。读出放大器可以在读取周期期间读出每个位线上的读取数据信号，并且一对写入驱动器可以在写入周期期间向每个位线提供写入数据信号。集成电路可以包括具有耦接在一对写入驱动器之间的电荷存储元件的写入辅助电路。电荷存储元件可以在写入周期期间向位线中的至少一个提供写入辅助信号。集成电路可以包括具有耦接在预充电电路和电荷存储元件之间的开关元件的读取辅助电路。开关元件可以在读取周期期间在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享。
本文描述了制造集成电路的方法的各种实现。所述方法可以包括提供用于将位线预充电到源电压电平的预充电电路。所述方法可以包括提供读取和写入电路，读取和写入电路具有耦接到位线和预充电电路的读出放大器和一对写入驱动器。读出放大器可以在读取周期期间读出每个位线上的读取数据信号，并且一对写入驱动器可以在写入周期期间向每个位线提供写入数据信号。所述方法可以包括提供具有耦接在一对写入驱动器之间的电荷存储元件的写入辅助电路。电荷存储元件可以在写入周期期间向位线中的至少一个提供写入辅助信号。所述方法可以包括提供具有耦接在预充电电路和电荷存储元件之间的开关元件的读取辅助电路。开关元件可以在读取周期期间在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享。
应当意图的是，权利要求的主题不限于本文提供的实现和说明，而是包括那些实现的修改形式，其包括根据权利要求的实现的部分和不同实现的元件的组合。应该理解在任何这种实现的开发中，如在任何工程或设计项目中，必须做出许多实现特定的决定以达到开发者的特定目标，例如服从与系统相关和业务相关的约束，这可能在实现之间不同。此外，应理解这种开发尝试可能是复杂的并消耗时间的，但依然是具有本公开的益处的本领域普通技术人员惯用的设计、制作和制造。
已经详细参考了各种实现，其示例在附图和图中示出。在下面的详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。然而，本文提供的公开可以在没有这些具体细节的情况下实施。在一些其他实例中，没有详细描述公知的方法、过程、组件、电路和网络，以避免不必要地使实施例的细节模糊不清。
还应当理解，虽然本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将元件彼此区分。例如，第一元件可以称作第二元件，并且类似地，第二元件可以称作第一元件。第一元件和第二元件两者分别是元件，但是它们不被认为是相同的元件。
本文提供的本公开的描述中使用的术语是为了描述特定实现的目的，并不旨在限制本文提供的公开。除非上下文另有明确说明，否则如本文提供的本公开的描述和所附权利要求中使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式。如本文所使用的术语“和/或”是指并且包括一个或多个相关联的所列项目的任何一个和所有可能的组合。术语“包括”、“包含”、“含有”和/或“具有”在本说明书中使用时，指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但是并没有排除一个多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
如本文所使用的，根据上下文，术语“如果”可以被解释为意指“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为意指“在确定时”或“响应于确定”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。术语“上”和“下”；“更高”和“更低”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元件上方或下方的相对位置的其他类似术语可结合本文所述的各种技术的一些实现来使用。
虽然前述内容针对本文所描述的各种技术的实现，但可以根据本文的公开内容设计其他及进一步的实现，其可以由后面的权利要求确定。
尽管已经以对结构特征和/或方法动作特定的语言描述了主题，但是应当理解的是，在所附权利要求中限定的主题不必受限于上面描述的特定特征或动作。相反，上面描述的特定特征和动作是作为实现权利要求的示例形式而公开的。

Claims (20)

1.一种集成电路，包括：
预充电电路，用于将位线预充电到源电压电平；
写入辅助电路，具有用于向所述位线中的至少一个提供写入辅助信号的电荷存储元件；以及
读取辅助电路，具有用于在位线、预充电电路和写入辅助电路的电荷存储元件之间提供电荷共享的开关元件。
2.根据权利要求1所述的集成电路，还包括：
耦接到所述位线的存储单元，其中所述存储单元存储经由所述位线访问的至少一个数据位值。
3.根据权利要求1所述的集成电路，其中所述位线中的每一个包括与所述位线耦接的电容器，并且其中所述开关元件在所述位线的每个电容器、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
4.根据权利要求1所述的集成电路，其中所述开关元件是由读取辅助使能信号激活的，并且其中所述开关元件基于所述读取辅助使能信号来在所述位线、所述预充电电路和所述写入辅助电路之间提供电荷共享。
5.根据权利要求1所述的集成电路，其中所述电荷存储元件包括电容器，并且其中所述开关元件包括晶体管。
6.根据权利要求1所述的集成电路，还包括：
读取和写入电路，具有耦接到所述位线和所述预充电电路的读出放大器和一对写入驱动器，所述读出放大器在读取周期期间读出每个位线上的读取数据信号，所述一对写入驱动器在写入周期期间向每个位线提供写入数据信号，
其中所述写入辅助电路的电荷存储元件耦接在所述一对写入驱动器之间，并且
其中所述读取辅助电路的开关元件耦接在所述预充电电路和所述电荷存储元件之间。
7.一种集成电路，包括：
预充电电路，用于将位线预充电到源电压电平；
读取和写入电路，具有耦接到所述位线和所述预充电电路的读出放大器和一对写入驱动器，所述读出放大器在读取周期期间读出每个位线上的读取数据信号，所述一对写入驱动器在写入周期期间向每个位线提供写入数据信号；
写入辅助电路，具有耦接在所述一对写入驱动器之间的电荷存储元件，所述电荷存储元件在写入周期期间向所述位线中的至少一个提供写入辅助信号；以及
读取辅助电路，具有耦接在所述预充电电路和所述电荷存储元件之间的开关元件，所述开关元件在读取周期期间在所述位线、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
8.根据权利要求7所述的集成电路，还包括：
耦接到所述位线的存储单元，
其中所述存储单元存储与在写入周期期间经由所述位线接收的写入数据信号相关联的至少一个数据位值，并且
其中在读取周期期间利用所述读取数据信号经由所述位线访问所述至少一个数据位值。
9.根据权利要求7所述的集成电路，其中所述位线包括第一位线和与所述第一位线互补的第二位线，并且其中所述位线中的至少一个包括所述第二位线。
10.根据权利要求9所述的集成电路，其中所述电荷存储元件向所述第二位线提供写入辅助信号，以在所述写入周期期间辅助向所述第二位线提供所述写入数据信号。
11.根据权利要求7所述的集成电路，其中所述电荷存储元件包括电容器。
12.根据权利要求7所述的集成电路，其中所述位线中的每一个包括耦接到所述位线的电容器，并且其中所述开关元件在所述位线的每个电容器、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
13.根据权利要求7所述的集成电路，其中所述开关元件是由读取辅助使能信号激活的，并且其中所述开关元件基于所述读取辅助使能信号在所述位线、所述预充电电路和所述写入辅助电路之间提供电荷共享。
14.根据权利要求7所述的集成电路，还包括端部电路，所述端部电路在第一节点处耦接到所述预充电电路，其中所述预充电电路耦接在所述端部电路和所述读取和写入电路之间。
15.根据权利要求14所述的集成电路，其中所述开关元件在所述第一节点处耦接到所述端部电路和所述预充电电路，并且其中所述开关元件在与所述第一节点不同的第二节点处耦接到所述写入辅助电路。
16.根据权利要求14所述的集成电路，其中所述端部电路包括端部晶体管，所述端部晶体管是由端部使能信号激活的，并且其中在所述读取周期之后，利用所述读取辅助使能信号激活所述开关元件同时利用所述端部使能信号去激活所述端部晶体管，来在所述位线和所述预充电电路之间提供电荷共享。
17.根据权利要求7所述的集成电路，其中所述开关元件包括晶体管。
18.一种制造集成电路的方法，所述方法包括：
提供用于将位线预充电到源电压电平的预充电电路；
提供读取和写入电路，所述读取和写入电路具有耦接到所述位线和所述预充电电路的读出放大器和一对写入驱动器，所述读出放大器在读取周期期间读出每个位线上的读取数据信号，并且所述一对写入驱动器在写入周期期间向每个位线提供写入数据信号；
提供写入辅助电路，所述写入辅助电路具有耦接在所述一对写入驱动器之间的电荷存储元件，所述电荷存储元件在写入周期期间向所述位线中的至少一个提供写入辅助信号；以及
提供读取辅助电路，所述读取辅助电路具有耦接在所述预充电电路和所述电荷存储元件之间的开关元件，所述开关元件在读取周期期间在所述位线、所述预充电电路和所述写入辅助电路的电荷存储元件之间提供电荷共享。
19.根据权利要求18所述的方法，还包括：
提供耦接到所述位线的存储单元，
其中所述存储单元存储与在写入周期期间经由所述位线接收的写入数据信号相关联的至少一个数据位值，并且
其中在所述读取周期期间，利用所述读取数据信号经由所述位线可访问所述至少一个数据位值。
20.根据权利要求18所述的方法，其中，
所述电荷存储元件包括电容器，
所述开关元件包括晶体管；并且
所述晶体管提供所述位线和所述预充电电路之间的电荷共享。
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