KR20120019690A - 캐패시터 형성 방법과 이를 이용한 반도체 소자 - Google Patents

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Abstract

본 발명은 게이트와 소스 및 드레인을 포함하는 모스캐패시터 와 상부전극과 유전막 및 하부전극을 포함하는 실린더캐패시터 및 상기 게이트와 상기 하부전극을 연결하는 금속배선을 포함한다.

Description

캐패시터 형성 방법과 이를 이용한 반도체 소자{METHOD FOR FORMING A CAPACITOR AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 캐패시터 형성방법과 이를 이용한 반도체 소자에 관한 것이다.
반도체 장치는 안정적인 전압의 공급 또는 송수신하는 신호의 안정화를 위해 캐패시터를 사용하고 있다. 특히, 잡음(noise)에 의한 전압 및 신호의 변동을 방지하는 효과가 우수한 디커플링 캐패시터(decoupling capacitor)가 주로 사용되고 있으며, 디커플링 캐패시터는 전압공급배선 또는 신호전달배선과 내부회로 사이에 배치되어, 일시적인 전류의 소스원으로 사용되어 잡음을 제거한다. 즉, 디커플링 캐패시터는 내부회로가 동작을 위해 필요로 하는 전류를 공급함으로써, 전압공급원으로부터 내부회로의 급격한 전류의 흐름을 방지하여 잡음 및 전압강하를 방지한다.
도 1은 종래기술의 전원전압잡음 제거를 위한 디커플링 캐패시터의 등가회로이다.
도 1에 도시된 바와 같이, 반도체 소자는 전원전압(VDD)과 접지전압(VSS) 사이에 위치하고 직렬로 연결된 제1 및 제2 캐패시터(CP1, CP2) 및 전원전압(VDD)과 접지전압(VSS) 사이에 위치하는 모스캐패시터(MOSCP)로 구성되어, 전원전압(VDD)에 포함된 잡음을 감쇄한다.
하지만, 이와 같은 구조의 반도체 소자는 직렬로 연결된 제1 및 제2 캐패시터(CP1, CP2)와 모스캐패시터(MOSCP)는 물리적으로는 연결되나 전기적으로는 직접 연결이 되어있지 않다. 따라서, 전원전압(VDD)이 고주파로 인가시 저항값이 증가하게 되고, 이에 따라 전원전압(VDD)의 고주파를 필터링하지 못하게 되어 고주파 잡음 감쇄 효율을 저하시키는 요인이 된다.
또한, 제1 및 제2 캐패시터(CP1, CP2)는 전원전압(VDD)이 인가되는 전극과 접지전압(VSS)이 인가되는 전극이 공정 디자인룰에 의한 전극 간의 공백이 생겨 불필요한 면적을 차지하고 있다.
따라서, 본 발명은 디커플링 캐패시터와 전원전압을 연결하는 배선의 저항을 낮춰 디커플링 캐패시터의 잡음 감쇄 효율을 향상시키는 반도체 소자를 개시한다.
이를 위해, 본 발명은 게이트와 소스 및 드레인을 포함하는 모스캐패시터와 상부전극과 유전막 및 하부전극을 포함하는 실린더캐패시터 및 상기 게이트와 상기 하부전극을 연결하는 금속배선을 포함하는 반도체 소자를 제공한다.
또한, 반도체 기판에 제1 게이트 및 제1 소스드레인을 포함하는 제1 모스캐패시터를 형성하는 단계와 상기 반도체 기판에 제2 게이트 및 제2 소스드레인을 포함하는 제2 모스캐패시터를 형성하는 단계와 상기 제1 및 제2 모스캐패시터 상부에 층간절연막을 형성하는 단계와 상기 층간절연막을 관통하여 형성되는 금속배선을 형성하는 단계 및 상기 금속배선 형성 후에 형성하되, 상기 금속배선으로 상기 제1 및 제2 모스캐패시터와 연결되는 실린더캐패시터를 형성하는 단계를 포함하는 캐패시터 형성방법을 제공한다.
도 1은 종래기술의 전원전압잡음 제거를 위한 디커플링 캐패시터의 등가회로이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 공정단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 등가 회로이다.
도 4는 본 발명의 일 실시예와 종래기술의 동일정전용량 구현시 캐패시터 특성 그래프이다.
도 5는 본 발명의 일 실시예와 종래기술의 동일면적 구현시 캐패시터 특성 그래프이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 공정단면도이다.
도 2에 도시된 바와 같이, 반도체 소자는 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2)와 제1 및 제2 금속배선(10A, 10B) 및 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)를 포함한다.
제1 모스캐패시터( MOS_CP1)는 제1 게이트(5P) 및 제1 소스드레인(3P)을 포함한다.
제1 모스캐패시터(MOS_CP1)의 형성방법은 반도체 기판(1)에 엔웰영역(2)을 형성하고, 엔웰영역(2)에 게이트산화막(4P)을 포함하는 제1 게이트(5P)를 형성한 후에, 제1 게이트(5P) 영역을 제외한 엔웰영역(2)에 불순물 이온을 주입하여 제1 소스드레인(3P)을 형성한다. 그리고, 제1 게이트(5P)와 제1 소스드레인(3P) 영역의 상부에 콘택홀을 가지며 실리콘산화막으로 이루어진 절연막(6)을 형성한다. 또한, 제1 배선(7A)은 제1 게이트(5P)의 콘택홀에 매립되어 형성되고, 제2 배선(7B)는 제1 소스드레인(3P)의 콘택홀에 매립되어 제1 소스드레인(3P)을 전원전압(VDD)에 연결한다. 여기서, 제1 모스캐패시터(MOS_CP1)는 PMOS 트랜지스터이다.
제2 모스캐패시터(MOS_CP2)는 제2 게이트(5N) 및 제2 소스드레인(3N)을 포함한다.
제2 모스캐패시터(MOS_CP2)의 형성방법은 반도체 기판(1)에 게이트산화막(4N)을 포함하는 제2 게이트(5N)를 형성한 후에, 제2 게이트(5N) 영역을 제외한 반도체 기판(1)에 불순물 이온을 주입하여 제2 소스드레인(3N)을 형성한다. 그리고, 제2 게이트(5N)와 제2 소스드레인(3N) 영역의 상부에 콘택홀을 가지며 실리콘산화막으로 이루어진 절연막(6)을 형성한다. 또한, 제3 배선(8A)은 제2 게이트(5N)의 콘택홀에 매립되어 형성되고, 제4 배선(8B)는 제2 소스드레인(3N)의 콘택홀에 매립되어 제2 소스드레인(3N)을 접지전압(VSS)에 연결한다. 여기서, 제2 모스캐패시터(MOS_CP2)는 NMOS 트랜지스터이다.
층간 절연막(9)은 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2)의 상부에 실리콘산화막으로 형성된다.
제1 금속배선(10A)은 층간 절연막(9)을 관통하여 제1 게이트(5P)와 연결된 제1 배선(7A)과 연결된다. 또한, 제1 금속배선(10A)은 접지전압(VSS)과 연결되어 제1 게이트(5P)에 접지전압(VSS)을 인가한다.
제2 금속배선(10B)은 층간 절연막(9)을 관통하여 제2 게이트(5N)와 연결된 제3 배선(8A)과 연결된다. 또한, 제2 금속배선(10B)은 전원전압(VDD)과 연결되어 제2 게이트(5N)에 전원전압(VDD)을 인가한다.
제1 실린더캐패시터(CYL_CP1)는 제1 하부전극(11A)과 제1 유전막(12A) 및 상부전극(13)을 포함한다.
제1 실린더캐패시터(CYL_CP1)의 형성방법은 제1 금속배선(10A)의 상부에 폴리실리콘막으로 이루어진 제1 하부전극(11A)을 형성하고, 제1 하부전극(11A)의 상부에 실리콘산화막으로 이루어진 제1 유전막(12A)을 형성하며, 제1 유전막(12A) 상부에 상부전극(13)을 형성한다. 여기서, 제1 금속배선(10A) 및 제1 하부전극(11A)이 연결되어 제1 하부전극(11A)에 접지전압(VSS)이 인가된다.
제2 실린더캐패시터(CYL_CP2)는 제2 하부전극(11B)과 제2 유전막(12B) 및 상부전극(13)을 포함한다.
제2 실린더캐패시터(CYL_CP2)의 형성방법은 제2 금속배선(10B)의 상부에 폴리실리콘막으로 이루어진 제2 하부전극(11B)을 형성하고, 제2 하부전극(11B)의 상부에 실리콘산화막으로 이루어진 제2 유전막(12B)을 형성하며, 제2 유전막(12B) 상부에 상부전극(13)을 형성한다. 여기서, 제2 금속배선(10B) 및 제2 하부전극(11B)이 연결되어 제2 하부전극(11B)에 전원전압(VDD)이 인가된다.
그리고, 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)는 상부전극(13)을 통하여 직렬로 연결된다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 등가 회로이다.
도 3에 도시된 바와 같이, 전원전압(VDD)을 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2) 그리고, 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)에 직접적으로 전달하여 전원전압(VDD)에 포함된 고주파 잡음을 접지전압(VSS)로 전달하여 감쇄할 수 있다.
도 4는 본 발명의 일 실시예와 종래기술의 동일정전용량 구현시 캐패시터 특성 그래프이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 구조의 반도체 소자는 고주파영역으로 갈수록 종래기술보다 저항값이 작아져 고주파 전원전압(VDD)의 잡음 감쇄 효율이 향상됨을 볼 수 있다.
도 5는 본 발명의 일 실시예와 종래기술의 동일면적 구현시 캐패시터 특성 그래프이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 구조의 반도체 소자는 동일 면적으로 구현되어도 모든 주파수 영역에서 종래기술보다 저항값이 작아져 전원전압(VDD)의 잡음 감쇄 효율이 향상됨을 볼 수 있다.
이상과 같이, 반도체 소자의 전원전압(VDD) 잡음 감쇄용으로 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)와 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2)를 적층 함에 있어 PMOS형 캐패시터인 제1 모스캐패시터(MOS_CP1)와 NMOS형 캐패시터인 제2 모스캐패시터(MOS_CP2)로 분리하고, 금속배선(10A, 10B)을 통하여 전원전압(VDD)을 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)와 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2)에 직접적으로 인가하여 등가 직렬 저항값을 줄일 수 있다. 이는, 전원전압(VDD)을 제1 및 제2 실린터캐패시터((CYL_CP1, CYL_CP2))와 제1 및 제2 모스캐패시터(MOS_CP1, MOS_CP2)에 바람직하게 전달할 수 있어, 고주파 전원전압(VDD)의 잡음 감쇄 효율을 향상시킬 수 있다.
또한, 제1 및 제2 실린더캐패시터(CYL_CP1, CYL_CP2)에 따로 전원전압(VDD)이 인가되는 전극과 접지전압(VSS)이 인가되는 전극이 통합되어 공정 디자인룰이 사라져 반도체 칩 면적이 줄어든다.
MOS_CP1 : 제1 모스캐패시터
MOS_CP2 : 제2 모스캐패시터
CYL_CP1 : 제1 실린더캐패시터
CYL_CP2 : 제2 실린더캐패시터

Claims (14)

  1. 게이트와 소스 및 드레인을 포함하는 모스캐패시터;
    상부전극과 유전막 및 하부전극을 포함하는 실린더캐패시터; 및
    상기 게이트와 상기 하부전극을 연결하는 금속배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 모스캐패시터는
    제1 게이트 및 제1 소스드레인을 포함하는 제1 모스캐패시터; 및
    제2 게이트 및 제2 소스드레인을 포함하는 제2 모스캐패시터를 포함하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 실린더캐패시터는
    상기 상부전극과 제1 유전막 및 제1 하부전극을 포함하는 제1 실린더캐패시터; 및
    상기 상부전극과 제2 유전막 및 제2 하부전극을 포함하는 제2 실린더캐패시터를 포함하는 반도체 소자.

  4. 제 1 항 내지 3항에 있어서, 상기 금속배선은
    상기 제1 게이트와 상기 제1 하부전극을 연결하는 제1 금속배선; 및
    상기 제2 게이트와 상기 제2 하부전극을 연결하는 제2 금속배선을 포함하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 제1 금속배선은 접지전압이 인가되어 상기 제1 게이트와 상기 제1 하부전극으로 접지전압을 전달하는 반도체 소자.
  6. 제 4 항에 있어서, 상기 제2 금속배선은 전원전압이 인가되어 상기 제2 게이트와 상기 제2 하부전극으로 전원전압을 전달하는 반도체 소자.
  7. 제 2 항에 있어서, 상기 제1 모스캐패시터는 PMOS 트랜지스터이고, 상기 제2 모스캐패시터는 NMOS 트랜지스터인 반도체 소자.
  8. 반도체 기판에 제1 게이트 및 제1 소스드레인을 포함하는 제1 모스캐패시터를 형성하는 단계;
    상기 반도체 기판에 제2 게이트 및 제2 소스드레인을 포함하는 제2 모스캐패시터를 형성하는 단계;
    상기 제1 및 제2 모스캐패시터 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 형성되는 금속배선을 형성하는 단계; 및
    상기 금속배선 형성 후에 형성하되, 상기 금속배선으로 상기 제1 및 제2 모스캐패시터와 연결되는 실린더캐패시터를 형성하는 단계를 포함하는 캐패시터 형성방법.
  9. 제 8 항에 있어서, 상기 제1 모스캐패시터를 형성하는 단계는 상기 반도체 기판에 엔웰영역을 형성하는 단계를 더 포함하는 캐패시터 형성방법.
  10. 제 8 항에 있어서, 상기 금속배선을 형성하는 단계는
    상기 층간절연막을 관통하되 상기 제1 게이트와 연결되는 제1 금속배선을 형성하는 단계; 및
    상기 층간절연막을 관통하되 상기 제2 게이트와 연결되는 제2 금속배선을 형성하는 단계를 포함하는 캐패시터 형성방법.
  11. 제 8 항에 있어서, 상기 실린더캐패시터를 형성하는 단계는
    상부전극과 제1 유전막 및 제1 하부전극을 포함하는 제1 실린더캐패시터를 형성하는 단계; 및
    상기 상부전극과 제2 유전막 및 제2 하부전극을 포함하는 제2 실린더캐패시터를 형성하는 단계를 포함하는 캐패시터 형성방법.
  12. 제 10 항 및 제 11 항에 있어서, 제1 실린더캐패시터를 형성하는 단계는 제1 금속배선과 제1 하부전극을 연결하는 것을 특징으로 하는 캐패시터 형성방법.
  13. 제 10 항 및 제 11 항에 있어서, 제2 실린더캐패시터를 형성하는 단계는 제2 금속배선과 제2 하부전극을 연결하는 것을 특징으로 하는 캐패시터 형성방법.
  14. 제 11 항에 있어서, 상기 제1 및 제2 실린더캐패시터를 형성하는 단계는 동일공정하에 동일 물질막으로 형성되는 것을 특징으로 하는 캐패시터 형성방법.
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