CN103777090A - 用于互连测试的转变延迟检测器 - Google Patents

Abstract

本发明公开了用于互连测试的转变延迟检测器。根据本发明的一种用于测试在包括通过至少第一管芯间互连（互连1）彼此电连接的至少第一管芯（管芯1）和第二管芯（管芯2）的结构中的管芯间互连中的延迟转变延迟缺陷的测试电路（30）：包括：输入端口，用于接收测试数据值，数据存储元件（33），用于临时存储测试数据值，另一管芯间互连（互连2），至少针对将被测试的第一管芯间互连（互连1）而被设置用于电连接（32）至第一管芯间互连（互连1）以便形成用于将测试数据值从所述数据存储元件（33）传输回所述数据存储元件（33）的反馈回路，该测试电路还包括数据调节器，时钟脉冲发生器（36），选择逻辑，以及-读出装置。

Description

用于互连测试的转变延迟检测器

技术领域

本发明涉及互连半导体芯片领域，例如半导体芯片的三维堆叠，传统（“2D”）芯片之间的互连。

背景技术

半导体工业不断探求将更多功能集成到更小形状因数，兼具提高的性能、更低的功率和降低的成本。通常，只有二维平面被用于此：通过传统的CMOS缩放实现的单个管芯（片上系统，SoC）中的多个IP核、单个封装（多芯片封装，MCP）中的多个管芯以及印刷电路板（PCB）上的多个IC。最近，第三维度，即垂直维度也开始被利用：系统级封装（SiP），其中多个裸管芯垂直堆叠在单个IC封装中，并且通过引线接合的方式互连至基底；以及层叠封装（PoP），其中多个封装芯片是垂直堆叠的。

芯片的三维（3D）堆叠是热点研究项目，因为它允许更高的晶体管密度和电子产品的更小的覆盖区域。这一系列创新中的最新进展是所谓的三维堆叠IC（3D-SIC）；单个封装包含通过管芯间（inter-die）互连的方式互连的垂直堆叠的裸管芯，可任选地包括贯穿基底通孔（TSV）。基于管芯间互连的3D堆叠在更小尺寸下提供更多功能、更高带宽和性能、以及更低功耗和成本的好处；并且即使在传统的特征尺寸缩放变得越来越困难和昂贵的时代也是如此。

当前，许多研究和开发工作是围绕集成电路的三维堆叠而完成的。图1（a）和图1（b）中示出了两种流行的设置。图1（a）示出了基于内插器的3D管芯堆叠，其中多个有源管芯被并排地放置在诸如半导体（例如硅）内插器之类的内插器之上并且通过该内插器互连。图1（b）示出了全3D-SIC，其中多个有源管芯中的一个设置在另一个之上。

在这种堆叠的IC中的管芯间的互连通常具有高密度、高性能和低功率耗散。在面对面的接合中，它们通常通过微凸块（例如，Cu和CuSn微凸块）的方式实现。在面对背接合中，这些互连还可包含贯穿基底通孔（TSV）。

半导体制造工艺是容易发生缺陷的并因此所有IC需要进行测试以检查制造缺陷。堆叠的IC也不例外。因此，这些新的管芯间连接的3D-SIC也需要进行测试以检查制造缺陷，以向客户保证足够的出产产品质量。芯片堆叠应当尽可能无故障地提供。在3D芯片堆叠中，管芯间互连传送两个管芯之间的所有互连信号，并因此对芯片的功能操作相当关键。管芯间互连制造工艺以及接合工艺是精细的，且因此管芯间互连是容易出现缺陷的，诸如例如开路、短路和延迟缺陷。

对于堆叠的3D-SIC，可区分出不同测试阶段：（1）预接合测试，（2）中后测试（＝部分堆叠的测试），（3）接合后测试（＝完整堆叠的测试），以及（4）最后封装测试。为什么SIC测试应当为模块化测试，其中各种互连层、管芯和或许管芯中的嵌入式核作为独立单元被测试，存在如下许多原因：

-异构的堆叠（组合逻辑、存储器和模拟电路）具有不同的缺陷机制、故障模型、测试图形和测试图形产生工具；

-不同的管芯可能来自不愿与其他公司共享它们管芯的实现细节（IP保护）的不同的公司；

-测试流程包含不同的测试阶段，每个阶段具有其自己的重点和测试内容。这些流程通常也不是固定的，而是随着生产过程而发展，例如当发生管芯成品率成熟或成品率偏差时。模块化测试支持自适应测试流程，其中测试可灵活地被包括或排出或重新排序。

在EP2372379中已经描述支持模块化测试的3D测试访问架构。这种架构是基于在堆叠的每个管芯周围添加测试封装器（wrapper）。封装器提供管芯的所有I/O处的可控性和可观测性。封装器支持串口且可任选地支持并行测试访问机制（TAM），并行测试访问机制可被灵活地配置以同时提供到SIC的一个或多个管芯的测试访问。对每个管芯，测试管芯的内部电路、测试管芯的互连和旁路模式都得到支持。

互连的常见静态故障模型是硬开路和短路。它们可采用静态（DC）测试进行测试。用于静态测试的测试访问通过上面描述的3D测试访问架构中的封装器提供。专用的测试图形生成工具可用于产生适当的测试图形。

然而，管芯间互连还可能呈现延迟缺陷，该延迟缺陷缘于互连信号未在指定的延迟裕度内被传输。针对此类延迟缺陷的测试是有问题的。管芯间互连是非常快速的。根据实现方式（微凸块到微凸块、TSV到微凸块到微凸块，等等），互连上的无故障传播延迟可从50ps到500ps变化（对应于2GHz到20GHz的信号传输频率）。捕捉超快的延迟缺陷会涉及两个管芯之间复杂的定时同步，然而这些管芯可能来自不一定知道彼此的定时的不同的、独立的设计团队（或甚至不同的公司）。

发明内容

本发明的实施例的目的在于在不利用多个管芯之间难以实现的同步的情况下能够测试管芯间互连上的延迟缺陷。本发明的实施例的优势在于不需要非常快的功能时钟。

上述目的通过根据本发明的方法和设备来实现。

在第一方面，本发明提供用于测试在包括通过至少第一管芯间互连的方式彼此电连接的至少第一管芯和第二管芯的结构中的管芯间互连中的转变延迟缺陷的测试电路。该测试电路包括：

-输入端口，用于接收测试数据值，

-数据存储元件，用于临时存储测试数据值，

-另一管芯间互连，至少针对将被测试的所述第一管芯间互连而被设置用于电连接至第一管芯间互连，以便形成用于将所述测试数据值从所述数据存储元件传输回所述数据存储元件的反馈回路，

-数据调节器，用于调节反馈测试数据值以使其区别于所存储的测试数据值，

-时钟脉冲发生器，用于产生经延迟的时钟脉冲，

-选择逻辑，用于将产生的经延迟的时钟脉冲和经调节的反馈测试数据值施加至数据存储元件，以及

-读出装置，用于将存储在数据存储元件中的测试数据值读出。

根据本发明的实施例的测试电路的优势在于，它提供一种简单的方式来确定是否发生诸如上升延迟缺陷或下降延迟缺陷之类的转变延迟缺陷。该确定操作由读出装置完成。在一个实现中，当读出装置在转变已在测试电路的输入端口处发生之后读出与转变之前相同的值时，则确定发生转变延迟缺陷。当读出装置在转变已在测试电路的输入端口处发生之后读出与转变之前不同的值时，则确定没有发生转变延迟缺陷。在替代的实施例中，反相的值可能导致这些确定。因此，在此类实施例中，当读出装置在转变已在测试电路的输入端口处发生之后读出与转变之前相同的值时，则确定没有发生延迟缺陷，以及当读出装置在转变已在测试电路的输入端口处发生之后读出与转变之前不同的值时，则确定发生延迟缺陷。

本发明的实施例的优势在于，可仅在单个管芯上实现定时信号，并且不需要管芯之间的同步。本发明的优势在于，所有外部施加的信号是以非时序关键的方式操作，尽管事实上互连和需要被检测的它们相关联的延迟故障可能是超快的。这全部通过本发明的实施例的自定时方面获得，并且取决于对用于产生经延迟的时钟脉冲的芯片上时钟脉冲发生器的精确大小设计。

在根据本发明的实施例的测试电路中，时钟脉冲发生器可包括用于延迟通过反馈回路发送的测试数据值的等效项（例如，测试数据值本身或测试数据值的反相版本）的延迟元件。

在根据本发明的实施例的测试电路中，时钟脉冲发生器可被设置成使得当传送通过反馈回路时经延迟的时钟脉冲具有大于测试数据信号的预期功能延迟（即，被认为无故障）的延迟。预期功能延迟可例如由仿真获得，并且可包括理想功能延迟值的预期变化。预期功能延迟可以是等于最大允许的/可接受的无故障延迟的延迟。

在根据本发明的实施例的测试电路中，时钟脉冲发生器可采用具有固定延迟的延迟元件实现。替代地，时钟脉冲发生器可采用具有可编程、因此用户可定义或用户可设定的延迟的延迟元件来实现。

在根据本发明的实施例的测试电路中，选择逻辑可包括用于控制数据存储以便替代的输入被提供至它的数据输入的复用器。在数据输入处所提供的替代的输入可以是外部施加的测试数据信号，或是在已经传送通过反馈回路后的该测试数据信号。

在根据本发明的实施例的测试电路中，选择逻辑可包括用于控制数据存储以便替代的输入被提供至它的时钟输入的复用器。在时钟输入处所提供的替代的输入可以是外部或内部产生的时钟信号或经延迟的时钟脉冲。

根据本发明的实施例，测试电路可与诸如3D管芯封装器单元之类的现有的可测试性设计（DFT）元件组合。在这种情况下，因为现有的封装器单元可很大程度上重复利用，所以测试电路所花费的面积是最小的。

根据本发明的实施例的测试电路可被设置用于确定仅上升转变延迟缺陷、下降转变延迟缺陷或以上两者。

在根据本发明的实施例的测试电路中，数据存储元件可包括触发器。测试电路可由简单的数字逻辑组成，它可采用标准单元库元件实现，并且它可被转换为库元件本身。

在根据本发明的实施例的测试电路中，另一管芯间互连可以是功能互连。替代地，另一管芯间互连可以是仅测试互连。

在第二方面，本发明提供包括通过至少第一管芯间互连的方式彼此电连接的至少第一管芯和第二管芯。第一管芯包括第一电路且第二管芯可能包括或可能不包括第二电路。第一或第二管芯中的至少一个可进一步包括用于测试至少一个管芯间互连中的转变延迟缺陷的测试电路。测试电路包括：

-输入端口，用于接收测试数据值，

-数据存储元件，用于临时存储测试数据值，

-另一管芯间互连，至少针对将被测试的第一管芯间互连而设置，用于电连接至第一管芯间互连以便形成用于将所述测试数据值从所述数据存储元件传输回所述数据存储元件的反馈回路，

-数据调节器，用于调节反馈测试数据值以使其区别于所存储的测试数据值，

-时钟脉冲发生器，用于产生经延迟的时钟脉冲，

-选择逻辑，用于将生成的经延迟的时钟脉冲和经调节的反馈测试数据值施加至数据存储元件，以及

-读出装置，用于读出存储在数据存储元件中的测试数据值。

至少第一管芯和第二管芯可以3D芯片配置一个堆叠在另一个之上。替代地，第一管芯和第二管芯可彼此相邻放置，且两个管芯之间的互连可经由第三管芯（例如，内插器）来进行。

在第三方面，本发明提供一种用于测试在包括通过至少第一管芯间互连的方式彼此电连接的至少第一管芯和第二管芯的结构中的管芯间互连中的转变延迟缺陷的方法。该方法包括：

-接收测试数据值，

-将测试数据值暂时存储在数据存储元件中，

-将测试数据值从第一管芯通过包括第一管芯间互连和另一管芯间互连的反馈回路传输回第一管芯，

-调节反馈测试数据值以便使它与所接收的测试数据值有区别并将它馈送至数据存储元件，以及

-确定在预确定的延迟之后测试数据值或经调节的测试数据值是否被存储在数据存储元件中，并且据此判断是否发生转变延迟缺陷。

在所附独立和从属权利要求中陈述了本发明的具体和优选方面。来自从属权利要求的特征在适当时可与独立权利要求的特征组合，且可与其他从属权利要求的特征组合，而不仅如权利要求中明确陈述的那样。

出于对本发明以及所实现的相对现有技术的优势加以总结的目的，以上描述了本发明的某些目的和优势。当然，应理解，不一定所有此类目的或优势都可根据本发明的任何特定实施例实现。因此，例如，本领域的技术人员将认识到本发明可按实现或优化本文所教导的一个优势或一组优势的方式来具体化或执行，而不一定要同时实现本文可能教导或提出的其他目的或优势。

参考以下描述的实施例，本发明的上述和其他方法将是显而易见的和阐明的。

附图说明

现将参照附图通过示例来进一步描述本发明，其中：

图1（a）示出了基于内插器的3D SIC且图1（b）示出了3D SIC。

图2示意性地示出了两个现有技术的堆叠且互连的管芯。

图3为根据本发明的实施例的用于转变缺陷检测的测试电路的高级框图。

图4示出了根据本发明的用于上升转变缺陷检测的测试电路的一个实施例。

图5为在无故障操作中的图4的实施例的时序图。

图6为在有故障操作中的图4的实施例的时序图。

图7示意性地示出了两个现有技术的堆叠且互连的管芯，其中一个管芯设置有用于测试的封装器单元。

图8示出了根据本发明的用于上升转变缺陷检测的测试电路的实施例，该测试电路部分地重复利用封装器单元的元件。

图9示出了根据本发明的用于下降转变缺陷检测的测试电路的实施例，该测试电路部分地重复利用封装器单元的元件。

图10为在无故障操作中的图9的实施例的时序图。

图11为在有故障操作中的图9的实施例的时序图。

图12示出了根据本发明的用于上升和下降转变缺陷检测两者的测试电路的实施例，该测试电路部分地重复利用封装器单元的元件。

图13示出了根据本发明的用于上升和下降转变缺陷检测两者的测试电路的替代实施例，该测试电路部分地重复利用封装器单元的元件。

图14示出了根据本发明的用于上升和下降转变缺陷检测两者的测试电路的又一替代实施例，该测试电路部分地重复利用封装器单元的元件。图14示出了R-STDD（接收自定时延迟检测器），即，测试电路位于已经存在的待测试的功能互连的接收侧的情况。这是为了例示测试电路可能在互连周围的两个管芯的两者之一中。

图15示出了具有功能管芯间互连和用于形成根据本发明的实施例的测试电路的反馈回路的专用互连的堆叠的管芯的多个实施例。同时，图15中示出的实施例显示本发明是独立于待测试互连的预期功能信号方向的并且是独立于根据本发明的实施例的测试电路的相对位置的。

图16示出了具有功能管芯间互连的堆叠的管芯的多个实施例，其中功能管芯间互连被重复用于形成根据本发明的实施例的测试电路的反馈回路。

图17示出了本发明的实施例，其中一个测试电路可为多个回送服务。

附图仅仅是示例性的而非限制性的。在附图中，出于说明目的，一些元件的大小可能被放大，而未按比例绘制。尺寸和相对尺寸不一定对应于本发明实践的实际还原。

权利要求书中的任何附图标记不应当被解释为限制范围。在不同附图中，相同附图标记指示相同或相似元件。

具体实施方式

将相对于具体实施例并参照某些附图来描述本发明，但本发明不限于此，而是受所附权利要求书限制。

说明书和权利要求书中的术语第一、第二等等被用于区分相似元件，而不一定用于描述时间、空间上、等级上或其它方式上的顺序。应理解，如此使用的术语在适当情况下是可互换的，且本文中所描述的本发明的实施例能以不同于本文所描述或示出的其它顺序操作。

此外，说明书和权利要求书中的术语在……之上、在……之下等等被用于描述目的，而不一定用于描述相对位置。应理解，如此使用的术语在适当情况下是可互换的，且本文中所描述的本发明的实施例能以不同于本文所描述或示出的其它取向操作。

应注意，在权利要求中使用的术语“包括”不应当被解释为受限于下文中列出的含义；它不排除其它元件或步骤。因此它应当被解释为指定所指的所述特征、整数、步骤或部件的存在，但不排除一个或多个其它特征、整数、步骤或部件或它们的组的存在或添加。因此，表达“包括装置A和B的设备”的范围不应受限于仅由部件A和B组成的设备。它表示相对于本发明，该设备的仅有相关部件是A和B。

在本说明书通篇中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在本说明书通篇中的多个位置中短语“在一个实施例中”或“在实施例中”的出现不一定指的是同一实施例，但也可能是同一实施例。此外，在一个或多个实施例中，如本领域技术人员根据本公开内容显而易见，特定特征、结构或特性可以任何适当的方式组合。

类似地，应当理解的是，在本发明的示例实施例的上述描述中，本发明的多个特征有时在单个实施例、附图及其描述中被组合到一起，以将公开内容连成整体，并帮助理解多个发明方面中的一个或多个方面。然而，本发明的方法不应被解释为反映所要求保护的发明需要比在每一权利要求中明确表述的特征更多的特征的意图。相反，如所附权利要求书所反映的，各发明性方面在于比以上公开的单个实施例的所有特征要少的特征。因此，随详细说明书所附的权利要求在此明确地被包括到说明书中，其中各个权利要求独立作为本发明的单个实施例。

此外，如本领域技术人员将理解地，虽然本文中描述的一些实施例包括其它实施例中包括的一些但不是其它特征，不同实施例的特征的组合意味着在本发明的范围内，并构成不同实施例。例如，在以下权利要求中，所要求保护的实施例中的任一个可在任何组合中使用。

应当注意的是，在描述本发明的某些特征或方面时，特定术语的使用不应当用来暗示术语在本文中被重定义以受限于包括与所述术语相关联的本发明的特征或方面的任何特定特性。

在本发明的情境中，延迟缺陷是信号被传输但不在指定的延迟裕度中的缺陷。转变延迟缺陷是转变信号（例如，从高到低的转变，诸如逻辑1到逻辑0，或从低到高的转变，诸如逻辑0到逻辑1）被延迟超过指定的延迟裕度的缺陷。上升转变缺陷与从低到高的转变的转变延迟缺陷相同。下降延迟缺陷是从高到低的转变的转变延迟缺陷。

在本文提供的描述中，陈述了多个具体细节。然而，应当理解的是，可不通过这些具体细节来实施本发明的实施例。在其它实例中，未详细示出众所周知的方法、结构以及技术，以免混淆对本描述的理解。

3D管芯堆叠包括两个或多个垂直堆叠的芯片（集成电路），使得它们占用更少的空间和/或具有更大的连通性，例如，如图1（b）所示。在特定的堆叠中，内插器可用作管芯塔（每个管芯塔包括至少一个管芯）之间的电接口，用于通过内插器中的至少功能线来电互连管芯塔。此类堆叠的示例在图1（a）中示出。在本发明的情境中，功能线是导线（例如，金属互连），该功能线是堆叠的功能设计的一部分，并且不是为了测试目的而专门添加的。

在本发明的情境中，测试访问机制（TAM）提供用于芯片上测试数据传输的装置。测试封装器形成管芯及其环境之间的接口，并将管芯的端子连接至其他管芯和TAM。

本发明的实施例涉及用于测试例如但不限于3D芯片堆叠中的管芯间互连中的延迟缺陷的系统和方法。图2示出这种3D芯片堆叠（的一部分），包括通过功能线互连1彼此连接的至少第一管芯－管芯1（例如底部管芯）和第二管芯－管芯2（例如顶部管芯），功能线互连1为管芯间互连（在两个不同管芯上的电路之间的互连——未示出）。

图3示出了图2（a）的3D芯片堆叠，其设置有根据本发明的实施例的用于测试管芯间互连－互连1中的延迟缺陷的测试电路30。

测试电路30包括检测器单元31和至少一个另一管芯间互连－互连2，其设置用于电连接至第一管芯间互连－互连1以便形成从检测器单元31回到检测器单元31的反馈回路。在图3所示出的实施例中，用于形成反馈回路的装置包括回送逻辑32。回送逻辑32可例如包括耦合在第一互连－互连1和另一互连－互连2之间的开关，因此至少部分时间形成反馈回路。

检测器单元31包括用于临时存储测试数据值的数据存储元件33。检测器单元进一步包括选择逻辑34，用于基于选择控制信号选择是否应当执行互连测试，并且如果是，则选择哪一个数据应当被路由至第二管芯，以及选择哪一个信号应当被路由至数据存储元件33。此外，提供数据调节器35，用于调节从第二管芯－管芯2经由反馈回路接收回的数据，以便能够清楚地将该数据区别于传输至第二管芯－管芯2的数据。提供时钟脉冲发生器36，用于在将测试数据反馈回数据存储元件前提供测试数据的延迟。

下面陈述高电平操作步骤。需要注意的重要的事情是所有外部施加的控制信号（诸如Extest、ScanEnable、DelaySelect、LoopBack、Run、SI、SO）是非时序关键的，这是本发明的主要优点。

在第一步骤中，初始化管芯间互连的测试。至此，所需要的控制信号（ScanEnable、Extest、LoopBackEnable、Run）是开启的（例如，置为高）。Extest控制信号指示应当开始管芯间互连的测试，而ScanEnable控制信号设置选择逻辑34以使得测试数据被路由至数据存储元件33。测试信号的第一值被读取到系统中，以将所有数据值设置成预确定值。

在第二步骤中，加载测试数据TestDataIn，并且根据选择逻辑34的设置，将测试数据TestDataIn存储到数据存储元件33中。如果测试信号（在初始化期间）的第一值为低（例如，逻辑0），则测试数据现在可能为高（例如，逻辑1），以确定是否存在上升转变缺陷。替代地，如果测试信号的第一值为高（例如，逻辑1），则测试数据现在可能为低（例如，逻辑0），以确定是否存在下降转变缺陷。外部时钟产生时钟信号，该时钟信号经由时钟脉冲发生器36反馈至数据存储元件33。

在第三步骤，回送数据被发送至选择逻辑34，用于在下一步骤传输至反馈回路。时钟脉冲被发送至时钟脉冲发生器36，以及可任选地，如果延迟是可编程的，则通过设置适当的延迟选择信号来选择延迟。可编程延迟可例如用于缺陷大小诊断。

在第四步骤中，回送数据通过反馈回路传输，并返回到达检测器单元31。更具体地，回送数据经过数据调节器35，在数据调节器35处被适当地调节，以便清楚看出原始信号和经调节信号之间的区别。在特定实施例中，数据调节可包括或由反相回送数据组成。经调节的（例如，反相的）信号传送至准备好接收它的选择逻辑34。

在第五步骤中，经延迟的时钟脉冲到达数据存储元件33并捕获到达的经调节的（例如，反相的）回送数据。

在第六步骤中，从第一管芯－管芯1的引脚读出被捕获的经调节的（例如，反相的）数据信号。

在无故障操作中，在经延迟的时钟脉冲到达数据存储元件33前，在数据存储元件33处接收回送数据，因此当经延迟的时钟脉冲到达时，数据存储元件33准备好捕获回送数据并且使该回送数据可在第一管芯－管芯1的适当的输出引脚处可供读出。

在故障操作中，即当管芯间电互连－互连1不够快因此表现出延迟缺陷、从而指示管芯间互连－互连1中或回送路径的其他地方中的缺陷时，回送数据在经延迟的时钟脉冲到达数据存储元件33时还未到达数据存储元件33。因此，一旦接收经延迟的时钟脉冲，数据存储元件33就捕获仍然存在于数据存储元件33处的老的（未经调节的，例如，非反相的）值，并且该未经调节的数据信号被读出。

图4示意性地示出了根据本发明的实施例的测试电路的实现。在所示的实现中，数据存储元件33是触发器。时钟脉冲发生器36由延迟元件40（例如，延迟线）和第一复用器41形成。延迟元件被设置用于接收发送至反馈回路的信号，并且用于每当经过预确定延迟、或固定延迟或可编程或可选择延迟就产生时钟信号。预确定延迟应当被选择成使得过去一段时间，在无故障操作中，通过反馈回路发送的测试信号预期在该段时间期间被数据存储元件33（例如，触发器）接收回。在所示的实施例中，选择逻辑34由第二复用器42、第三复用器43和与（AND）门44形成。数据调节器35由反相器形成。

上面已经描述该电路的操作，但在此处被明确重复以确定上升缺陷。

首先，初始化系统。

在初始化阶段期间，将低外部控制信号（逻辑0）施加至第一管芯－管芯1的RUN引脚。为了确定上升缺陷，即当信号从低转变到高时的缺陷，首先采用低测试数据值（例如，逻辑0）来初始化测试。独立于到与门44的第二输入的值（因为在初始化期间RUN信号为低），产生低控制信号（例如，逻辑0）用于控制第一复用器41和第二复用器42。控制第二复用器42以将施加至引脚SI的测试数据（在确定上升缺陷的情况下为低信号，例如逻辑0）提供到触发器33的数据端口D，并且控制第一复用器41以将外部时钟信号CLK提供到触发器33的时钟端口CLK。当时钟信号到达触发器33的时钟端口CLK时，存在于其数据端口D的数据被传输至输出端口Q。在测试上升缺陷的示例中，加载的测试数据由低值（逻辑0）组成。因此，该低值被传输至触发器33的输出端口Q。

启用回送功能。在图4所示的实施例中，因为第二互连－互连2是仅测试专用的互连，所以反馈回路总是关闭的，并且不需要单独的LoopBackEnable信号。通过控制信号Extest控制第三复用器43，以允许在触发器33的输出端口的测试数据被传输至由第一互连－互连1、另一互连－互连2和它们之间的导电路径形成的反馈回路。这样，测试数据返回至测试电路31。另一方面，如果Extest的值为低（例如，逻辑0），则功能数据被从第一管芯－管芯1传输至第二管芯－管芯2。

通过数据调节器（在所示的实施例中为使数据信号反相的反相器35）接收反馈回路上反馈的测试信号。因此，具有低值（例如，逻辑0）的测试信号现变成高值（例如，逻辑1）。该逻辑1被馈送至第二复用器42的第二输入，第二复用器42的第一输入为耦合至引脚SI的用于加载外部测试数据的端口。

在将测试数据传输至反馈回路的同时，测试数据还被发送至时钟脉冲发生器36，更具体地，发送至时钟脉冲发生器36的延迟元件40。在上面关于高电平描述的预确定延迟之后，产生测试时钟信号STCLK，该测试时钟信号STCLK被馈送至第一复用器41的第二输入，第一复用器41的第一输入专用于接收功能或测试时钟信号CLK。

同样，在将测试数据传输至反馈回路的同时，测试数据还被发送至与门44。在所示的实施例中，发送至与门44的信号为逻辑0，因此与门44的输出为逻辑0。该后者的逻辑0被作为控制信号馈送至第一复用器41和第二复用器42，因此允许它们将外部测试信号和外部时钟信号传输至触发器33。

一旦电路被初始化（后半个时钟周期），则RUN被设置为高信号（例如，逻辑1），以开始Load-n-Run（加载并运行）阶段。在第二步骤中，测试数据被加载到系统中。为了确定上升缺陷，由在信号引脚SI处的高测试信号（例如，逻辑1）取代低测试信号（例如，逻辑0）。由与门44产生的控制信号仍为0，该高测试信号（例如，逻辑1）被时钟控制（clocked）到触发器33中，并且被带到它的输出端口Q。

随着延迟检查被执行，Extest具有高值（例如，逻辑1），并且第三复用器43被允许将信号（即，高值，例如逻辑1）从触发器33的输出端口Q传递到第一互连－互连1。同时，该高值（例如，逻辑1）被路由到延迟元件40的输入以及被路由到与门44的第二端口。

启用回送功能，将测试信号（例如，逻辑1）从第一互连－互连1通过另一互连－互连2传输回测试电路31，更具体地传输回测试电路31的反相器35的输入。使测试信号反相，即高信号变成低信号，例如逻辑1变成逻辑0，并且该低信号（例如，逻辑0）被施加至第二复用器42的第二端口。

在此期间，也被传输至延迟元件的高信号（例如，逻辑1）已经导致馈送至第一复用器41的第二输入端口的内部时钟信号STCLK的产生。

第三复用器43的输出为高值（例如，逻辑1），并且也被馈送至与门44的第二输入端口，该与门44现在其输入端口接收两次高值（例如，逻辑1）。因此，与门44产生的输出信号也具有高值（例如，逻辑1），因而触发第一复用器41和第二复用器42将内部产生的时钟信号STCLK和反馈的反相的测试信号分别馈送至触发器33的时钟端口CLK和输入端口D。

根据测试信号在反馈回路上的传输产生的延迟和延迟元件40产生的延迟的不同，测试信号或时钟信号中的任一个将首先到达触发器33。如果反相的测试信号首先到达，则该反相的信号将被时钟控制到触发器33的输出端口Q并将被读出，指示在管芯间互连中没有发生延迟错误。另一方面，如果时钟信号首先到达，则旧的非反相的测试信号同样将被时钟控制到触发器33的输出端口Q并且将被读出，因此指示延迟错误（因为在已经施加上升信号（例如逻辑1）的同时，将相继读出两次低值（例如，逻辑0）。

图5中示出了在无故障操作的情况下的这种上升缺陷测试的时序图，同时图6示出了有故障操作的情况。可以看出，在反相器35处的由管芯间互连产生的“正常”延迟为FΔ，而由延迟元件产生的“正常”延迟为CΔ。延迟元件处的延迟被选择成大于预期的源于管芯间互连的的“正常”延迟（当管芯间互连为无故障时）。从图6可以看出，在故障操作的情况下，在“正常”延迟FΔ之上，管芯间互连还提供补充延迟Φ，使得管芯间互连所致的总延迟FΔ+Φ大于延迟元件的预设延迟CΔ。

时序图示出了信号Extest和ScanEnable首先被启用。然后，两个随后的CLK时钟周期发生：（1）初始化以及（2）Load-n-Run。在初始化周期中，在所示的实施例中，“0”值被扫描到触发器中。而且，Run控制信号被确立。在Load-n-Run周期中，“1”值被扫描到触发器中。在触发器的输出处的该0→1上升转变在相同时钟周期内产生以下后续自定时动作：

(1)复用器控制信号M被确立，致使两个复用器的替换输入被选择。

(2)反相的反馈回路Fn到达触发器的数据输入；

(3)当经延迟的时钟信号STCLK到达触发器处时，该值Fn被时钟控制到触发器中。这使得触发器内容从“1”转换到“0”。

在互连1和互连2经受大于CΔ-FΔ的延迟缺陷的情况下，反相的反馈回路Fn到达太晚，并且触发器保持在“1”。以这种方式，可在无故障和故障情况间进行区分。

本发明的实施例的重要优点在于，尽管管芯间互连的非常快的性质和它们的延迟缺陷，所有外部施加的用于测试的信号（诸如，ScanEnable、Extest、DelaySelect、LoopBackEnable、Run、SI、SO）都不是时序关键的。

在本发明的特定实施例中，原始电路可能已经包含如图7所示的用于测试目的的封装器单元70。这种封装器单元70可包括类似触发器和复用器的元件，并且根据本发明的实施例，这些元件可在测试电路中被重复用于延迟测试。图8示出了这种测试电路重复利用封装器单元70的元件的示例。

在所示的实施例中，封装器70已经包含触发器和两个复用器，一个复用器在触发器的输入之前，用于在外部施加的馈送至第一管芯－管芯1的引脚SI的测试信号和反馈的信号之间复用，且一个复用器在触发器的输出处，用于在功能信号（当不在测试模式时施加）和来自触发器的测试信号（当处于测试模式时）之间复用。

根据本发明的实施例，用于测试延迟错误的测试电路包括数据存储元件，该数据存储元件在本实施例中为从封装器单元70中重复利用的触发器33。增加时钟脉冲发生器电路36，其包括延迟元件40和用于在外部时钟信号和内部产生的时钟信号之间复用的复用器41。提供选择逻辑，其包括用于在外部施加的测试数据信号和反馈的数据信号之间复用的复用器42、用于在从第一管芯－管芯1传输到第二管芯－管芯2的功能数据信号和测试数据信号之间选择的复用器43、以及用于产生用于控制复用器41和42的控制信号的与门44。在所示的实施例中，从封装器单元70重复利用用于在从第一管芯－管芯1传输到第二管芯－管芯2的功能数据信号和测试数据信号之间选择的复用器43。此外，还增加适用于产生表示反馈的测试信号的信号（但该信号明显与反馈的测试信号相区分）的数据调节器单元，例如，反相器35。

到目前为止示出和以上描述的电路全部旨在用来确定上升延迟。在替代的实施例中，提供用于确定下降延迟的电路。

图9示出了该电路的第一实施例。该实施例重复利用封装器单元70的元件，但本发明不限于此并且本发明的实施例还可适用不重复利用封装器单元的情况。而且，用于测试延迟错误(具体而言为下降延迟)的测试电路包括用于临时存储测试数据值的数据存储元件33。检测器单元进一步包括选择逻辑，该选择逻辑用于基于选择控制信号选择是否应当执行互连测试的逻辑，并且如果是，则选择哪一个数据应当被路由至第二管芯－管芯2，以及选择哪一个信号应当被路由至数据存储元件33。此外，提供用于调节从第二管芯－管芯2经由反馈回路接收回的数据的数据调节器35（例如，反相器），以便能够清楚地将该数据区别于传输至第二管芯－管芯2的数据。提供时钟脉冲发生器36用于在将测试数据反馈回数据存储元件33之前对测试数据提供延迟。在第二管芯－管芯2中提供回送逻辑（未在图9中明确示出，但显示为闭环反馈电路）用于电互连第一互连－互连1和另一互连－互连2，因而形成至少部分地在管芯2内的从第一管芯－管芯1、通过第一互连－互连1、经由另一互连－互连2返回至第一管芯－管芯1的闭环。此外，提供另一反相器90，用于在将信号施加至时钟发生器36和与门44之前使施加至第一互连－互连1的该信号本地地反相。在替代的实施例中（未示出），可使用两个反相器代替使用单个反相器90，一个在到延迟元件的路径中，且一个在到与门的路径中。

下文参照图9所示的系统描述用于确定下降缺陷的所述电路的操作。

首先，初始化系统。

在初始化阶段期间，低外部控制信号（逻辑0）被施加至第一管芯－管芯1的RUN引脚。

为了确定下降缺陷，即，当信号从高转变到低时（例如，逻辑1到逻辑0）的缺陷，首先采用高测试数据值（例如，逻辑1）来初始化测试。独立于到与门44的第二输入的值（因为在初始化期间RUN信号为低）产生低控制信号（例如，逻辑0）以用于控制第一复用器41和第二复用器42。控制第二复用器42以将施加至引脚SI的测试数据（在确定上升缺陷的情况下为高信号，例如逻辑1）提供到封装器单元70的复用器91。复用器91由ScanEnable信号控制，从而允许来自SI引脚的高信号（例如逻辑1）被传输至触发器33的数据输入端口D。第一复用器41由来自与门44的控制信号控制，以将外部时钟信号CLK提供至触发器33的时钟端口CLK。当时钟信号到达触发器33的时钟端口CLK时，存在于其数据端口D的数据被传输至其输出端口Q。在测试下降缺陷的示例中，加载的初始化测试数据由高值（例如逻辑1）组成。因此，该高值被传输至触发器33的输出端口Q。

在所示的实施例中，由于第二互连－互连2是仅测试专用的互连，所以回送功能总是启用。通过控制信号Extest控制第三复用器43，以允许在触发器33的输出端口的测试数据被传输至由第一互连－互连1、另一互连－互连2和它们之间的导电路径形成的反馈回路。这样，测试数据返回至第一管芯－管芯1。另一方面，如果Extest的值为低（例如，逻辑0），则功能数据被从第一管芯－管芯1传输至第二管芯－管芯2。

通过数据调节器（在所示的实施例中，为使数据信号反相的反相器35）接收反馈回路上反馈的测试信号。因此，曾具有高值（例如，逻辑1）的测试信号现变成低值（例如，逻辑0）。该逻辑0被馈送至第二复用器42的第二输入，第二复用器42的第一输入为耦合至引脚SI的用于加载外部测试数据的端口。

在将测试数据传输至反馈回路的同时，在所示的实施例中，测试数据还被发送至反相器90，在反相器90处具有高值（例如，逻辑1）的信号变成具有低值（例如逻辑0）的信号。

反相的信号（逻辑0）被提供至时钟脉冲发生器36，更具体地提供至时钟脉冲发生器36的延迟元件40。在由延迟元件40确定的预确定延迟后，产生馈送至第一复用器41的第二输入的下降沿STCLK，第一复用器41的第一输入专用于接收外部时钟信号CLK。

在将反相的测试数据传输至时钟脉冲发生器36的同时，反相的测试数据还被发送至与门44。在所示的实施例中，发送至与门44的信号为逻辑0，因此，与门44的输出保持为逻辑0。该后者的逻辑0被作为控制信号馈送至第一复用器41和第二复用器42，因此允许它们将外部测试信号和外部时钟信号传输至触发器33。

一旦电路被初始化（后半个时钟周期），则RUN被设置为高信号（例如，逻辑1）以开始Load-n-Run阶段。在第二步骤中，测试数据被加载到系统中。为了确定下降缺陷，在信号引脚SI处，由低测试信号（例如，逻辑0）代替高测试信号（例如，逻辑1）。由与门44产生的控制信号仍为0，该低测试信号（例如，逻辑0）被传递到复用器91，从复用器91被传输至触发器33的数据输入端口3、被时钟控制到触发器33、并被带到触发器33的输出端口Q。

随着延迟检查被执行，Extest仍具有高值（例如，逻辑1），并且第三复用器43被允许将信号（即，低值，例如逻辑0）从触发器33的输出端口Q传递到第一互连－互连1。同时，该低值(例如，逻辑0)被路由到反相器90，在反相器90中它被转换成高值(例如，逻辑1)，该高值被施加到延迟元件40的输入并且去往与门44的第二端口。

启用回送功能，将测试信号（例如，逻辑0）从第一互连－互连1通过另一互连－互连2传输回第一管芯－管芯1，更具体地，传输回第一管芯－管芯1的反相器35的输入。使测试信号反相，即低信号变成高信号，例如逻辑0变成逻辑1，并且将该高信号（例如，逻辑1）施加至第二复用器42的第二端口。

在此期间，从第二反相器90获得的被传输至延迟元件40的高信号（例如，逻辑1）已经导致馈送至第一复用器41的第二输入端口的内部时钟信号STCLK的产生。

从第二反相器90获得的高信号（例如，逻辑1）还被馈送至与非（NAND）门44的第二输入端，该与非门44现在在其输入端口处接收两次高值（例如，逻辑1）。因此，与非门44产生的输出信号也具有高值（例如，逻辑1），因而触发第一复用器41和第二复用器42将内部产生的时钟信号STCLK和反馈的反相的测试信号分别馈送至触发器33的时钟端口CLK和输入端口D。

根据反馈回路上测试信号的传输产生的延迟和延迟元件40产生的延迟的不同，测试信号或时钟信号中的任一个将首先到达触发器33。如果反相的测试信号首先到达，则该反相的信号将被时钟控制到触发器33的输出端口Q并将被读出，指示在管芯间互连中没有发生延迟错误。另一方面，如果时钟信号首先到达，则旧的非反相的测试信号将被再次时钟控制到触发器33的输出端口Q并将被读出，因此指示延迟错误。

图10中示出了无故障操作的情况下这种下降缺陷测试的时序图，同时图11示出了故障操作的情况。可以看出，在反相器35处的由管芯间互连产生的“正常”延迟为FΔ，而由延迟元件产生的“正常”延迟为CΔ。延迟元件处的延迟被选择成大于源自管芯间互连的预期的“正常“延迟（当管芯间互连为无故障时）。从图11可以看出，在故障操作的情况下，在“正常“延迟FΔ之上，管芯间互连还提供补充延迟Φ，使得管芯间互连所致的总延迟FΔ+Φ大于延迟元件的预设延迟CΔ。

在本发明的另一实施例中，提供用于测试上升和下降转变缺陷两者的测试电路。而且，所示的实施例是针对已经存在测试封装器单元70的情况，但本发明不限于此类实施例。

图12示出了第一实施例。在根据本发明的实施例提供的用于能够检测上升转变缺陷的元件（例如，如图4中所示示例，或具有图8中的测试封装器单元）之上，在时钟发生器36之前和与门44之前的信号路径中提供反相器单元（例如，反相器90），用于使施加至这些元件的信号相对于施加至第一互连－互连1的信号反相。这允许确定下降转变缺陷。为了还能够采用相同的检测电路确定上升转变缺陷，反相器单元（例如，反相器90）的功能应当允许被开启或关闭，或反相器单元应当是可旁路的。

在图12所示的实施例中，这通过提供与反相器90并联的非反相元件120来获得。因此，为从第三复用器43的输出路由到时钟发生器36和与门的输入的信号提供两个并行路径：一个具有反相元件以及另一个具有非反相元件。通过从SI引脚获得的控制信号执行沿着哪一条路径的选择。如果在初始化过程之后SI引脚处的测试数据信号为高（例如，逻辑1），则确定存在上升缺陷。该高信号被施加至非反相元件120，因而允许该非反相元件120起作用，并且以反相的形式施加至反相元件90，因而防止该反相元件90起作用。

替代地，如图13中所示，可提供专门的引脚以用于施加指示将要确定上升转变缺陷或下降转变缺陷的选择信号，而不是采用来自SI引脚的控制信号。

在之前公开的所有实施例中，检测器电路可被放置在待测试的互连的发送侧，在一些附图中表示为S-STDD。在替代的实施例中，例如，如图14所示，功能数据输入可从第二管芯－管芯2提供，同时用于确定上升和/或下降转变缺陷的测试电路可在第一管芯－管芯1中提供。此类实施例在一些附图中表示为R-STDD。应用相同的概念，但检测器电路的实施细节稍微改变，并且这也导致S-STDD和R-STDD之间的区别。

在本发明的实施例中，第一互连－互连1是现有的功能互连，该功能互连将进行延迟缺陷测试。另一互连－互连2可以是特定提供用于测试目的的专门的互连，如图15中的不同实施例所示，或存在于在电路正常起作用期间使用的电路中的另一功能互连，但在延迟缺陷的测试期间重复用于测试目的，如图16中的不同实施例所示。

图15中的第一和第二图基本相同，但其中在第一或第二管芯中提供用于延迟测试的测试电路，第一管芯和第二管芯为堆叠中的底部和顶部管芯（较低和较高定位的管芯）。

在图15的所有三个子图中，以下成立：

·管芯1是较低/底部管芯，管芯2是较高/顶部管芯。这对图15的实施例成立，然而，并不旨在限制本发明。

·互连1是功能互连，即，将要进行延迟缺陷测试的IC设计的功能任务模式的一部分的互连。

·互连2是仅测试用互连，即，不是功能、任务模式设计的一部分，而是仅为了测试的目的而增加。

在图15（a）中，互连1是从管芯1到管芯2的功能信号路径的一部分。根据本发明的实施例的测试电路31是管芯1的一部分（如上所述）。

图15（b）示出替代的实施例，其中连接1是从管芯2到管芯1的功能信号路径的一部分，并且其中根据本发明的实施例的测试电路31是管芯2的一部分。

图15（c）示出另一替代的实施例，其中互联1是从管芯2到管芯1的功能信号路径的一部分，而其中根据本发明的实施例的测试电路31是管芯1的一部分。此处测试电路31是接收STDD（R-STDD），与图15（a）和图15（b）中的发送STDD（S-STDD）相反。

图15（a-c）一起示出本发明独立于待测试互连的方向和根据本发明的实施例的测试电路的相对位置。

图16示出不一定要使每个将被测试的功能互连和附加的仅测试用互连配对，配对将会使管芯1和管芯2之间的互连的数量加倍并因此可能是昂贵的。相反，可能将两个已经存在的功能互连配对到反馈回路中。这避免、减少并可能消除对仅测试专用的互连的需要。在图16的两个子图中，互连1和2均是已经现有的将被测试的功能互连。

在图16（a）中，管芯1和2中的功能电路使用如箭头所示相反的方向上的互连1和2。在测试模式中，通过互连1和2的反馈回路在与这些互连将要被功能性使用的方向相同的方向中重复利用这些互连。为了测试目的重复利用功能互连需要可控制的开关，该可控制的开关将测试信号复用至功能路径。在图16（a）的示例中，检测器电路31是在管芯1中并且控制互连1。此外，在管芯2中示出开关160，该开关160将测试信号复用至互连2的功能路径上；该开关可能例如被实现为复用器并且由适当的控制信号LB控制。

在图16（b）中，管芯1和2中的功能电路以相同的方向使用互连1和2；在该示例中，如箭头所示的从管芯1到管芯2。测试模式重复利用这些互连。为了产生反馈回路，需要两个互连以相反的方向传送信号。为了做到这一点，在该示例中，互连2在测试模式下以与它的功能方向相反的方向使用。互连本身是没有方向的，但是互连周围的电路定义其方向。因此，需要在任一管芯中实现可三态的驱动器，以使互连2从功能到测试模式改变方向。在图16（b）的示例中，该方向重新配置由伪静态控制信号LB控制。

在本发明的又一替代实施例中，如图17中的不同实施例所示，一个测试电路S-STDD可服务多个回送。对此，可按需添加复用器。

图17示出了3个同时产生的回送，通过正确地控制提供输入到测试电路S-STDD的复用器相继测试每个回送。测试电路在多个互连上共享。这种实现的优点在于，不需要为每对管芯间互连提供测试电路来测试它们，因此节约基底空间并进而降低成本。然而，在另一方面，由于对多个互连的测试以串行模式执行，故测试时间变得更长。因此，在测试时间和将提供的测试模块数量之间存在折衷。

虽然在附图和以上描述中已示出并描述了本发明，但此类例示和描述应被认为是说明性的或示例性的而不是限制性的。以上描述详细说明了本发明的某些实施例。然而，应当理解，不管以上在文本中显得如何详细，本发明可以其他方式实现。本发明不限于所公开的实施例。

Claims (16)

1.一种测试电路（30），用于测试在包括通过至少第一管芯间互连（互连1）彼此电连接的至少第一管芯（管芯1）和第二管芯（管芯2）的结构中的管芯间互连的延迟转变延迟缺陷，

所述测试电路（30）包括：

-输入端口,用于接收测试数据值，

-数据存储元件（33），用于临时存储测试数据值，

-另一管芯间互连（互连2），至少针对将被测试的第一管芯间互连（互连1）而被设置用于电连接（32）至第一管芯间互连（互连1）以便形成用于将所述测试数据值从所述数据存储元件（33）传输回所述数据存储元件（33）的反馈回路，

-数据调节器，用于调节反馈测试数据值以使其区别于所存储的测试数据值，

-时钟脉冲发生器（36），用于产生经延迟的时钟脉冲，

-选择逻辑，用于将生成的经延迟的时钟脉冲和经调节的反馈测试数据值施加至数据存储元件，以及

-读出装置，用于读出存储在数据存储元件（33）中的测试数据值。

2.如权利要求1所述的测试电路，其特征在于，所述时钟脉冲发生器（36）包括延迟元件（40），所述延迟元件（40）用于延迟通过反馈回路发送的测试数据值的等效项，以用于产生所述经延迟的时钟脉冲。

3.如上述权利要求中的任一项所述的测试电路，其特征在于，所述时钟脉冲发生器被设置成使得：当所述经延迟的时钟脉冲传送通过所述反馈回路时，所述经延迟的时钟脉冲具有大于测试数据信号的预期功能延迟的延迟。

4.如上述权利要求中的任一项所述的测试电路，其特征在于，所述时钟脉冲发生器（36）采用具有固定延迟的延迟元件实现。

5.如权利要求1至3中任一项所述的测试电路，其特征在于，所述时钟脉冲发生器（36）采用具有可编程延迟的延迟元件实现。

6.如上述权利要求中的任一项所述的测试电路，其特征在于，所述选择逻辑（34）包括多路复用器（42），所述多路复用器（42）用于控制所述数据存储（33）以使替代的输入被提供至所述数据存储（33）的数据输入，其中在数据输入处所提供的替代的输入为外部施加的测试数据信号，或为已经传送通过反馈回路之后的所述测试数据信号。

7.如上述权利要求中的任一项所述的测试电路，其特征在于，所述选择逻辑（34）包括多路复用器（41），所述多路复用器（41）用于控制所述数据存储（33）以使替代的输入被提供至所述数据存储（33）的时钟输入，其中在所述时钟输入处所提供的替代的输入为外部产生的时钟信号或经延迟的时钟脉冲。

8.如上述权利要求中的任一项所述的测试电路，其特征在于，所述测试电路与现有的用于测试目的的封装器单元组合。

9.如上述权利要求中的任一项所述的测试电路，其特征在于，所述测试电路被设置用于确定仅上升延迟转变延迟缺陷、下降延迟转变延迟缺陷或以上两者。

10.如上述权利要求中的任一项所述的测试电路，其特征在于，所述数据存储元件（33）包括触发器。

11.如上述权利要求中的任一项所述的测试电路，其特征在于，所述另一管芯间互连（互连2）是功能互连。

12.如上述权利要求1至10中的任一项所述的测试电路，其特征在于，所述另一管芯间互连（互连2）是仅测试用互连。

13.一种包括通过至少第一管芯间互连（互连1）彼此电连接的至少第一管芯（管芯1）和第二管芯（管芯2）的结构，所述第一管芯（管芯1）或第二管芯（管芯2）中的至少一个包括第一电路，

其中，所述第一或第二管芯（管芯1，管芯2）中的至少一个进一步包括用于测试所述至少一个管芯间互连中的转变延迟缺陷的测试电路，

所述测试电路包括：

-输入端口，用于接收测试数据值，

-数据存储元件（33），用于临时存储所述测试数据值，

-另一管芯间互连（互连2），至少针对将被测试的第一管芯间互连（互连1）被设置用于电连接（32）至第一管芯间互连（互连1）以便形成用于将测试数据值从所述数据存储元件（33）传输回所述数据存储元件（33）的反馈回路，

-数据调节器，用于调节反馈测试数据值以使其区别于所存储的测试数据值，

-时钟脉冲发生器（36），用于产生经延迟的时钟脉冲，

-选择逻辑，用于将生成的经延迟的时钟脉冲和经调节的反馈测试数据值应用至所述数据存储元件，以及

-读出装置，用于读出存储在所述数据存储元件（33）中的测试数据值。

14.如权利要求13所述的结构，其特征在于，所述至少第一管芯（管芯1）和第二管芯（管芯2）以3D芯片配置一个堆叠在另一个之上。

15.如权利要求13所述的结构，其特征在于，所述互连经过诸如内插器之类的第三管芯。

16.一种用于测试在包括通过至少第一管芯间互连（互连1）彼此电连接的至少第一管芯（管芯1）和第二管芯（管芯2）的结构中的管芯间互连中的转变延迟缺陷的方法，

所述方法包括：

-接收测试数据值，

-将测试数据值暂时存储在数据存储元件中，

-将测试数据值从所述第一管芯通过包括所述第一管芯间互连和另一管芯间互连的反馈回路传输回所述第一管芯，

-调节反馈测试数据值以使它与所接收的测试数据值有区别并将它馈送至所述数据存储元件，

-确定在预确定的延迟之后所述测试数据值或经调节的测试数据值是否被存储在所述数据存储元件中，并且据此判断是否发生转变延迟缺陷。

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