JP6317562B2 - 相互接続テストのための遷移遅延検出器 - Google Patents

Description

本発明は、複数の半導体チップを相互接続する分野、例えば、複数の半導体チップを三次的にスタックし、従来の（「２Ｄ」）チップ間で相互接続する分野に関する。

半導体産業は、増大した性能、より低い電力、及び低減したコストで、より多くの機能を、より小さなフォームファクタへ組み込むことを探究している。伝統的に、このために、以下のような二次元平面のみが使用されていた：従来のＣＭＯＳスケーリング、単一のダイ中の複数のＩＰコア（システム・オン・チップ、ＳｏＣ）、単一のパッケージ中の複数のダイ（マルチチップパッケージ、ＭＣＰ）、及びプリント回路基板（ＰＣＢ）上の複数のＩＣ。より最近になって、以下のように、さらに第３の垂直方向の次元が使用されはじめた：複数のむき出しのダイが単一の集積回路パッケージの中で垂直にスタックされ、基板へのワイヤボンドによって相互接続されるシステム・イン・パッケージ（ＳｉＰ）；及び、複数のパッケージ化されたチップは垂直にスタックされるパッケージ・オン・パッケージ（ＰｏＰ）。

チップを３次元的に（３Ｄ）スタックすることは、それが電子製品のより高いトランジスター密度及びより小さなフットプリントを約束するので、熱い研究項目になっている。これらのイノベーションのリストにおいて最新の進展は、いわゆる三次元のスタックされるＩＣ（three-dimensional stacked IC：３Ｄ−ＳＩＣ）であり、以下のものがある；ダイ間相互接続によって相互接続され、オプションで基板貫通ビア（through-substrate-via：ＴＳＶ）を含む、複数のむき出しのダイの垂直スタックを含む単一パッケージ。ダイ間相互接続に基づいて３Ｄでスタックすることは、より小さなサイズ、より低い電力消費量及びコストで、より多くの機能、より高い帯域幅及び性能の利点を提供し、従来の加工寸法でのスケーリングがますます困難かつ高価になる時代にあっても上述の利点を提供する。

現在、多くの研究及び開発の仕事が、集積回路を三次元的にスタックすることに関して行われている。図１（ａ）及び図１（ｂ）に、２つのポピュラーな構成を示す。図１（ａ）は、インタポーザに基づいた３Ｄダイスタックを示す。ここで、複数のアクティブなダイは、インタポーザ上に並んで配置され、かつ、インタポーザによって相互接続される。ここで、インタポーザは、半導体、例えばシリコンのインタポーザなどである。図１（ｂ）は、複数のアクティブなダイが互いの上に配置される、完全な３Ｄ−ＳＩＣを示す。

そのようなスタックされたＩＣにおけるダイ間相互接続は、典型的には、高密度、高性能、及び低消費電力消費を有する。前面から前面へのボンディングにおいて、それらは、典型的には、マイクロバンプ、例えばＣｕ及びＣｕＳｎマイクロバンプによって実装される。前面から後面へのボンディングにおいて、これらの相互接続はさらに基板貫通ビア（ＴＳＶ）を含んでいてもよい。

半導体製造プロセスは欠陥を生じる傾向があり、従って、すべてのＩＣは製造時の欠陥についてテストされる必要がある。スタックされたＩＣもこの例外ではない。従って、これらの新規なダイ間接続された３Ｄ−ＳＩＣもまた、十分な出荷製品の品質を顧客に保証するために、製造時の欠陥に関してテストされる必要がある。チップスタックは、できるだけ故障なしで出荷されるべきである。３Ｄでスタックされたチップにおいて、ダイ間相互接続は、２つのダイ間におけるすべての相互接続信号を伝送するので、チップの機能動作にとって非常に重要である。ダイ間相互接続製造プロセス及びボンディングプロセスの両方ともデリケートであるので、ダイ間相互接続は、例えば開路、短絡、遅延欠陥などの、欠陥を生じる傾向がある。

スタックされた３Ｄ−ＳＩＣについては、以下の異なるテストフェーズが識別される可能性がある：（１）ボンディング前テスト、（２）前段後段テスト（すなわち部分的なスタックのテスト）、（３）ボンディング後テスト（すなわち完全なスタックのテスト）、及び（４）最後のパッケージ後テスト。ＳＩＣテストがモジュール式テスト、すなわち、ダイ内の様々な相互接続層、ダイ、及び場合によると埋め込まれたコアが独立のユニットとしてテストされるようなテストであるべき多くの理由がある：
（論理回路、メモリ、及びアナログ回路を組み合わせた）異種混合のスタックは、異なる欠陥メカニズム、障害モデル、テストパターン、及びテストパターン生成ツールを有する；
異なるダイは、自社のダイの実装上の詳細を他社と共有することを望まない（ＩＰの保護）、複数の異なる会社から供給されるかもしれない；
テストフローは、それ自体の中心的目的及びテスト内容をそれぞれ有する、異なるテストフェーズを含んでいる。これらのフローは典型的には固定されたものではなく、例えば、ダイの産出が成熟したとき、あるいは産出量の変動が生じたときなど、製品寿命の間にわたって発展する。モジュール式テストは、テストの追加又は除外又は並べかえを柔軟に行うことができる、適応的なテストフローをサポートする。

特許文献１において、モジュール式テストをサポートする３Ｄテストアクセスアーキテクチャが説明されている。このアーキテクチャは、スタックの各ダイのまわりにテストラッパーを追加することに基づく。ラッパーは、ダイのすべてのＩ／Ｏにおいて可制御性及び可観測性を提供する。ラッパーは、ＳＩＣの１つのあるいは複数のダイへのテストアクセスを同時に提供するように柔軟に構成可能である、シリアルの、及びオプションでパラレルのテストアクセス機構（Test Access Mechanism：ＴＡＭ）をサポートする。ダイごとに、当該ダイの内部回路をテストすること、当該ダイの相互接続及びバイパスモードをテストすることがサポートされる。

相互接続に関する共通の静的障害モデルは、ハードな開路及び短絡である。それらは静的(DC)テストによってテストすることができる。静的試験のためのテストアクセスは、上述した３Ｄテストアクセスアーキテクチャのラッパーによって提供される。適切なテストパターンを生成するために、専用のテストパターン生成ツールが利用可能である。

しかしながら、ダイ間相互接続が遅延欠陥をもたらし、これに起因して、相互接続信号の転送が指定の遅延マージン内に行われない可能性がある。そのような遅延欠陥のためにテストすることには問題がある。ダイ間相互接続は非常に高速である。実装（マイクロバンプからマイクロバンプへ、ＴＳＶからマイクロバンプを介してマイクロバンプへ、など）に依存して、相互接続上の障害なしの伝播遅延は、５０ピコ秒から５００ピコ秒（２ＧＨｚから２０ＧＨｚの信号転送周波数に対応する）まで変動する可能性がある。超高速の遅延欠陥を捕捉することは、２つのダイ間の複雑なタイミング同期を必要とするだろう。しかし、これらのダイは、必ずしも互いのタイミングを知らない異なる独立したデザインチーム（あるいは異なる会社）から供給されるかもしれない。

欧州特許公開ＥＰ２３７２３７９号公報

本発明の実施形態の目的は、実施困難な複数のダイ間の同期を使用せずに、ダイ間相互接続における遅延欠陥のテストを可能にすることにある。非常に高速な機能クロックが必要でないことは、本発明の実施形態の利点である。

上述の目的は、本発明に係る方法及び装置によって達成される。

第１の態様において、本発明は、少なくとも第１のダイ間相互接続によって互いに電気的に接続された少なくとも第１のダイ及び第２のダイを備える構造物中のダイ間相互接続における遷移遅延欠陥に関してテストするためのテスト回路を提供する。テスト回路は以下のものを含む。
テストデータ値を受信するための入力ポート、
一時的にテストデータ値を格納するためのデータ記憶素子、
少なくともテストされる第１のダイ間相互接続に関して、第１のダイ間相互接続に電気的に接続され、データ記憶素子からのテストデータ値をデータ記憶素子に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続、
格納されたテストデータ値から識別可能にするように、フィードバックされたテストデータ値を条件付けるためのデータコンディショナ、
遅れたクロックパルスを生成するためのクロックパルス発生器、
生成された遅れたクロックパルス及びフィードバックされて条件つけられたテストデータ値をデータ記憶素子に適用するための選択論理回路、及び、
データ記憶素子に格納されたテストデータ値を読み出すための読み出し手段。

本発明の実施形態に係るテスト回路の利点は、立ち上がり遅延欠陥又は立ち下がり遅延欠陥などの遷移遅延欠陥が生じるか否か判断するための簡単な方法を提供することにある。この決定は読み出し手段によって行われる。１つの実装において、遷移がテスト回路の入力ポートにおいて生じた後、遷移前と同じ値を読み出し手段が読み出す場合、遷移遅延欠陥が生じたと決定される。遷移がテスト回路の入力ポートにおいて生じた後、遷移前とは異なる値を読み出し手段が読み出す場合、遷移遅延欠陥が生じていないと決定される。代替の実施形態において、反転した値は、このような決定をもたらす可能性がある。従って、そのような実施形態では、遷移がテスト回路の入力ポートにおいて生じた後、遷移前と同じ値を読み出し手段が読み出す場合、遅延欠陥が生じていないと決定される。また、遷移がテスト回路の入力ポートにおいて生じた後、遷移前とは異なる値を読み出し手段が読み出す場合、遅延欠陥が生じたと決定される。

本発明の実施形態の利点は、タイミング信号が単一のダイ上でのみ実施されてもよいこと、及びダイ間の同期が必要ではないことにある。本発明の利点は、検知されることが望まれる相互接続及びそれらの関連付けられた遅延障害が超高速になりえるという事実にもかかわらず、外部から供給されるすべての信号が、厳格な時間の要件を持たない方法で操作されるということにある。これはすべて、本発明の実施形態に係るそれ自体でタイミングを決定する態様に含まれ、遅れたクロックパルスを生成するためのオンチップクロックパルス発生器のサイズを注意深く決定することに依存する。

本発明の実施形態に係るテスト回路において、クロックパルス発生器は、遅れたクロックパルスを生成するために、フィードバックループを介して送られたテストデータ値の等価物、例えば、テストデータ値自体又はテストデータ値の反転したバージョンを遅延させるための遅延素子を備えてもよい。

本発明の実施形態に係るテスト回路では、クロックパルス発生器は、フィードバックループを介して伝搬するときのテストデータ信号の予想された機能上の遅延、すなわち障害なしと考えられた遅延、よりも大きな遅延を、遅れたクロックパルスが有するように構成されてもよい。予想された機能上の遅延は、例えば、シミュレーションから得られてもよく、理想的な機能上の遅延値に対する予想される変動を含んでいてもよい。予想された機能上の遅延は、許可された／受理可能な最大の障害なしの遅延に等しい遅延であってもよい。

本発明の実施形態に係るテスト回路では、クロックパルス発生器は、固定された遅延を有する遅延素子によって実装されてもよい。代替として、クロックパルス発生器は、プログラム可能な、従ってユーザ定義可能又はユーザ設定可能な遅延を有する遅延素子によって実装されてもよい。

本発明の実施形態に係るテスト回路において、選択論理回路は、代替入力がそのデータ入力に供給されるように、データ記憶素子を制御するためのマルチプレクサを備えてもよい。データ入力において供給された代替入力は、外部から供給されたテストデータ信号でもよく、あるいは、フィードバックループを介して伝搬した後の当該テストデータ信号でもよい。

本発明の実施形態に係るテスト回路において、選択論理回路は、代替入力がそのクロック入力に供給されるように、データ保存記憶装置を制御するためのマルチプレクサを備えてもよい。クロック入力において供給された代替入力は、外部からあるいは内部で生成されたクロック信号でもよく、あるいは、遅れたクロックパルスでもよい。

本発明の実施形態によれば、テスト回路は、３Ｄダイラッパーセルのような既存のテスト用設計（design-for-test：ＤｆＴ）素子と組み合わされてもよい。この場合、既存のラッパーセルを大幅に再利用してもよいので、テスト回路のためのエリアコストは最小化される。

本発明の実施形態に係るテスト回路は、立ち上がり遷移遅延欠陥、立ち下がり遷移遅延欠陥、あるいは両方を決定するためだけに構成されてもよい。

本発明の実施形態に係るテスト回路において、データ記憶素子はフリップフロップを備えてもよい。テスト回路は、簡単なデジタル論理から構成されることができ、それは、スタンダードセルライブラリ要素によって実装可能であり、また、それは、ライブラリ要素自体にすることができる。

本発明の実施形態に係るテスト回路で、さらなるダイ間相互接続は機能的な相互接続であってもよい。代替として、さらなるダイ間相互接続はテストのみの相互接続であってもよい。

第２の態様において、本発明は、少なくとも第１のダイ間相互接続によって互いに電気的に接続された少なくとも第１のダイ及び第２のダイを備える構造物を提供する。第１のダイは第１の電気回路を備える。また、第２のダイは第２の電気回路を備えてもよく、備えなくてもよい。第１及び第２ダイの少なくとも１つは、少なくとも１つのダイ間相互接続中の遷移遅延欠陥に関してテストするためのテスト回路をさらに備えてもよい。テスト回路は以下のものを含む。
テストデータ値を受信するための入力ポート、
テストデータ値を一時的に格納するためのデータ記憶素子、
少なくともテストされる第１のダイ間相互接続に関して、第１のダイ間相互接続に電気的に接続され、データ記憶素子からのテストデータ値をデータ記憶素子に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続、
格納されたテストデータ値から識別可能にするように、フィードバックされたテストデータ値を条件付けるためのデータコンディショナ、
遅れたクロックパルスを生成するためのクロックパルス発生器、
生成された遅れたクロックパルス及びフィードバックされて条件つけられたテストデータ値をデータ記憶素子に適用するための選択論理回路、及び、
データ記憶素子に格納されたテストデータ値を読み出すための読み出し手段。

少なくとも第１のダイ及び第２のダイは、３Ｄチップ構成において互いの上にスタックされてもよい。代替として、第１のダイ及び第２のダイは、互いに隣接して配置されてもよく、また、両方のダイ間の相互接続は、第３のダイ、例えばインタポーザを介して貫通してもよい。

第３の態様において、本発明は、少なくとも第１のダイ間相互接続によって互いに電気的に接続された少なくとも第１のダイ及び第２のダイを備える構造物中のダイ間相互接続における遷移遅延欠陥のテスト方法を提供する。本方法は以下のステップを含む。
テストデータ値を受信すること、
データ記憶素子に一時的にテストデータ値を格納すること、
第１のダイ間相互接続と、第１のダイへ戻る別のダイ間相互接続とを備えるフィードバックループを介して、第１のダイからテストデータ値を送信すること、
受信されたテストデータ値から識別可能であるように、フィードバックされたテストデータ値に条件付けて、データ記憶素子に供給すること、
予め決められた遅延の後、データ記憶素子にテストデータ値が格納されているか、それとも条件付けられたテストデータ値が格納されているかを決定し、そこから、遷移遅延欠陥が生じているか否かを決定すること。

本発明の特定の態様及び好ましい態様は、添付の独立請求項及び従属請求項に記載される。従属請求項の特徴は、独立請求項の特徴及び適切であれば他の従属請求項の特徴と組み合わされてもよく、請求項において明示的に記載されたものだけではない。

ここまで、本発明及び先行技術に対して達成されたその利点を要約する目的で、本発明のある目的及び利点を説明した。もちろん、必ずしもすべてではないそのような目的あるいは利点が本発明の任意の特定の実施形態に従って達成されてもよいということが理解されるべきである。したがって、例えば、当業者は、ここに教示されたか示唆された可能性がある他の目的あるいは利点を必ずしも達成することなく、ここに教示されるような１つの利点あるいは一群の利点を達成するか最適化するような方法で、本発明を具体化するか実施してもよいということを認識するだろう。

図１（ａ）はインタポーザに基づく３Ｄ ＳＩＣを示す。図１（ｂ）は３Ｄ ＳＩＣを示す。 図２は、先行技術のスタックされて相互接続された２つのダイを概略的に示す。 図３は、遷移欠陥検出のための、本発明の実施形態に係るテスト回路の概要のブロック図である。 図４は、本発明に係る立ち上がり遷移欠陥検出のためのテスト回路の一実施形態を示す。 図５は、障害なし動作中の図４の実施形態のタイミング図である。 図６は、障害のある動作中の図４の実施形態のタイミング図である。 図７は、先行技術のスタックされて相互接続された２つのダイであって、一方にテスト用のラッパーセルが提供されたダイを概略的に示す。 図８は、立ち上がり遷移欠陥検出のために、ラッパーセルの構成要素を部分的に再利用する、本発明に係るテスト回路の実施形態を示す。 図９は、立ち下がり遷移欠陥検出のために、ラッパーセルの構成要素を部分的に再利用する、本発明に係るテスト回路の実施形態を示す。 図１０は、障害なし動作中の図９の実施形態のタイミング図である。 図１１は、障害のある動作中の図９の実施形態のタイミング図である。 図１２は、立ち上がり及び立ち下がりの両方の遷移欠陥検出のために、ラッパーセルの構成要素を部分的に再利用する、本発明に係るテスト回路の実施形態を示す。 図１３は、立ち上がり及び立ち下がりの両方の遷移欠陥検出のために、ラッパーセルの構成要素を部分的に再利用する、本発明に係るテスト回路の代替の実施形態を示す。 図１４は、立ち上がり及び立ち下がりの両方の遷移欠陥検出のために、ラッパーセルの構成要素を部分的に再利用する、本発明に係るテスト回路のさらに代替の実施形態を示す。図１４は、Ｒ−ＳＴＤＤ（Receiving Self-Timed Delay Detector）、すなわち、テスト対象の既存の機能上の相互接続の受信側にテスト回路が配置される場を示す。これは、テスト回路は相互接続のまわりの２つのダイのどちらかにありうる場合を例示する。 図１５は、本発明の実施形態に係る、テスト回路のフィードバックループを形成するための機能上のダイ間相互接続及び専用相互接続を備えた、スタックされた複数のダイについての複数の実施形態を示す。ともに、図１５に示す実施形態は、テスト対象の相互接続の意図した機能信号方向から、及び本発明の実施形態に係るテスト回路の相対的位置から、本発明が独立していることを示す。 図１６は、機能上のダイ間相互接続を備えた、スタックされた複数のダイについての複数の実施形態を示し、機能上のダイ間相互接続が、本発明の実施形態に係るテスト回路のフィードバックループを形成するために再利用される場合を示す。 図１７は、１つのテスト回路が複数のループバックのために動作してもよい、本発明の実施形態を示す。

本発明の上述の態様及び他の態様は、以下に説明された実施形態から明らかになり、また、その実施形態を参照して解明される。

添付の図面を参照して、例示として、本発明についてさらに説明する。

図面は単に概要であり、限定するものではない。図面では、一部の構成要素のサイズは、説明の目的のための縮尺で誇張されることがあり、また、図示されないことがある。寸法及び相対寸法は、必ずしも本発明の実際の具体化に対応しない。

請求項でのいかなる符号も範囲の限定として解釈されないものとする。異なる図面では、同じ引用符号は同じ又は同様の構成要素を表す。

本発明は、特定の実施形態に関して、ある図面を参照して説明されるだろう。しかし、本発明は、それのみに限定されず、請求項によってのみ限定される。

詳細な説明及び請求項の用語「第１」、「第２」、などは、同様の構成要素を識別するために使用され、必ずしも、時間的、空間的、序列、又は他の任意の方法で、順序を記述するために使用されるのではない。このように使用された用語は適切な状況下で交換可能であること、及び、ここに説明された本発明の実施形態は、ここに説明又は図示されたものとは異なる順序の動作が可能であることは、理解されるべきである。

さらに、詳細な説明及び請求項の用語「上」、「下」、などは、説明目的で使用され、必ずしも、相対位置を記述するために使用されるのではない。このように使用された用語は適切な状況下で交換可能であること、及び、ここに説明された本発明の実施形態は、ここに説明又は図示されたものとは異なる向きの動作が可能であることは、理解されるべきである。

請求項で使用した用語「備える」は、その後に列挙した手段に限定するように解釈されるべきでないことに注意すべきであり、それは他の構成要素あるいはステップを除外しない。従って、それは、言及したように記載した特徴、整数、ステップ、あるいは構成要素を特定すると解釈されるが、１つ以上の他の特徴、整数、ステップ、あるいは構成要素、あるいはそのグループの存在もしくは追加を除外することを妨げない。従って、「手段Ａ及びＢを備える装置」という表現の範囲は、構成要素Ａ及びＢからのみ構成される装置に限定されるべきではでない。それは、本発明に関して、装置の関連する構成要素がＡ及びＢのみであることを意味する。

この明細書の全体にわたって「１つの実施形態」あるいは「ある実施形態」と言及するとき、実施形態に関して説明された特定の特徴、構造、あるいは特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、この明細書の全体にわたる様々な場所において「１つの実施形態において」又は「ある実施形態において」という言い回しが現れることは、必ずしもすべて同じ実施形態に言及しているのではないが、そうである可能性もある。さらに、特定の特徴、構造、あるいは特性は、本開示の１つ以上の実施形態から当業者には明らかになるように、任意の適切な方法において組み合わされてもよい。

同様に、本発明の例示の実施形態の詳細な説明において、開示を合理化し、本発明の様々な態様の１つ以上についての理解を援助する目的で、本発明の様々な特徴が、単一の実施形態、図あるいはその説明にまとめられているということは認識されるべきである。しかしながら、この開示の方法は、請求項に記載された発明が各請求項において明示的に記載したものより多くの特徴を必要とする意図を反映しているとは解釈されるべきではない。むしろ、添付の請求項が反映するように、本発明の態様は、前に開示した単一の実施形態のすべての特徴未満のものにある。したがって、詳細な説明に続く請求項は、これによって、各請求項が本発明の個別の実施形態として独自に成立するように、この詳細な説明に明示的に組み込まれる。

さらに、ここに説明されたいくつかの実施形態が他の実施形態に含まれた一部の特徴を含み、他の特徴を含んでいないが、異なる実施形態の特徴の組み合わせは、当業者によって理解されるように、本発明の範囲内にあり、かつ異なる実施形態を形成することを意図している。例えば、添付の請求項において、請求項に記載された実施形態のうちのどれも任意の組み合わせとして使用することができる。

本発明のある特徴あるいは態様を説明する場合の特定の用語の使用は、その用語が関連付けられた本発明の特徴又は態様の任意の特定の特性を含むように限定されるように当該用語がここに再定義されたということを意味するものとして解釈されるべきでないことに注意すべきである。

本発明のコンテキストにおいて、遅延欠陥は、信号の転送が指定された遅延マージン内に行われない欠陥である。遷移遅延欠陥は、遷移信号（例えば、論理１から論理０のようなハイレベルからローレベルへの遷移、あるいは、論理０から論理１のようなローレベルからハイレベルへの遷移）が指定された遅延マージンを超えて遅れる欠陥である。立ち上がり遷移欠陥は、ローレベルからハイレベルまで遷移の遷移遅延欠陥と同じである。立ち下がり遅延欠陥は、ハイレベルからローレベルまで遷移の遷移遅延欠陥である。

ここに提供される説明では、多数の特定の詳細事項が述べられる。しかしながら、本発明の実施形態はこれらの特定の詳細事項なしで実施されてもよいことが理解される。他の例において、この説明についての理解を不明瞭にしないようするために、公知の方法、構造、及び技術は詳細には示していない。

３Ｄダイスタックは、例えば図１（ｂ）に示すように、より少ない空間を占有するように、及び／又は、より大きな連結性を有するように、垂直にスタックされた２つ以上のチップ（集積回路）を備える。特定のスタックにおいて、インタポーザは、インタポーザ中の少なくとも機能上のワイヤーにより複数のダイタワーを電気的に相互接続するために、少なくとも１つのダイをそれぞれ備えるダイタワー間の電気的なインターフェースとして使用されてもよい。図１（ａ）に、そのようなスタックの一例を示す。本発明のコンテキストにおいて、機能上のワイヤーは、スタックの機能設計の一部であり、テスト目的で専用に追加されたものではない、例えば金属相互接続のワイヤーである。

本発明のコンテキストにおいて、テストアクセス機構（ＴＡＭ）は、オンチップのテストデータ伝送のための手段を提供する。テストラッパーは、ダイ及びその環境の間のインターフェースを形成し、ダイの端子を他のダイ及びＴＡＭに接続する。

例えば、本発明の実施形態は、例えば３Ｄチップスタックにおいて、ダイ間相互接続における遅延欠陥をテストためのシステム及び方法に関するが、３Ｄチップスタックに限定するものではない。図２は、ダイ間相互接続（２つの異なるダイ上の「図示していない」回路間の相互接続）である機能上のワイヤーＩｎｔｅｒｃｏｎｎｅｃｔ １によって互いに接続された、少なくとも第１のダイｄｉｅ １、例えば下側ダイと、第２のダイｄｉｅ ２、例えば上側ダイとを備えた、そのような３Ｄチップスタックの一部を示す。

図３は、ダイ間相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １における遅延欠陥をテストするための本発明の実施形態に係るテスト回路３０を備えた、図２（ａ）の３Ｄチップスタックを示す。

テスト回路３０は、検出器ユニット３１及び少なくとも１つの別のダイ間相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２をさらに備え、これらは、第１のダイ間相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １に電気的に接続され、検出器ユニット３１から検出器ユニット３１へのフィードバックループを形成するように構成される。図３において図示した実施形態において、フィードバックループを形成するための構成は、ループバック論理回路３２を備える。ループバック論理回路３２は、例えば、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １及び別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２の間で接続されたスイッチを備えてもよく、従って、少なくとも一部の時間においてフィードバックループを形成する。

検出器ユニット３１は、テストデータ値を一時的に格納するためのデータ記憶素子３３を備える。検出器ユニットは、選択制御信号に基づいて、相互接続テストを実行すべきか否かを選択し、実行すべきであるとき、どのデータを第２のダイにルーティングしなければならないか、また、どの信号をデータ記憶素子３３にルーティングしなければならないかを選択するための、選択論理回路３４をさらに備える。さらに、データコンディショナー３５は、第２のダイＤｉｅ ２に送信されたデータから明確に区別できるようにするために、フィードバックループを介して第２のダイＤｉｅ ２から返信されたデータに条件付けるために提供される。クロックパルス発生器３６は、データ記憶素子にフィードバックする前にテストデータ上の遅延を提供するために提供される。

動作ステップの概要について以下に説明する。重要な注意事項は、外部から供給された制御信号（Ｅｘｔｅｓｔ、ＳｃａｎＥｎａｂｌｅ、ＤｅｌａｙＳｅｌｅｃｔ、ＬｏｏｐＢａｃｋ、Ｒｕｎ、ＳＩ、ＳＯ、など）がすべて、厳格な時間の要件を持たないということである。このことは本発明の主な利点である。

第１のステップで、ダイ間相互接続のテストが初期化される。ここで、必要な制御信号(ScanEnable、Extest、LoopBackEnable、Run)がオンに切り換えられる(例えば、ハイレベルに設定される)。Ｅｘｔｅｓｔ制御信号は、テストデータがデータ記憶素子３３にルーティングされるようにＳｃａｎＥｎａｂｌｅ制御信号が選択論理回路３４を設定している間に、ダイ間相互接続のテストが開始されるべきであることを示す。テスト信号の最初の値がシステムに読み込まれ、すべてのデータ値を予め決められた値に設定する。

第２のステップにおいて、テストデータＴｅｓｔＤａｔａＩｎがロードされ、選択論理回路３４の設定内容を考慮して、データ記憶素子３３へ格納される。（初期化中の）テスト信号の最初の値が例えば論理０のローレベルであった場合、その後、テストデータが例えば論理１のハイレベルであるかもしれず、立ち上がり遷移欠陥が存在するか否かを決定する。代替として、テスト信号の最初の値が例えば論理１のハイレベルであった場合、その後、テストデータは例えば論理０のローレベルであるかもしれず、立ち下がり遷移欠陥が存在するか否かを決定する。外部クロックはクロック信号を生成し、これは、クロックパルス発生器３６を介してデータ記憶素子３３に供給される。

第３のステップにおいて、ループバックデータは、次のステップにおいてフィードバックループに転送するために、選択論理回路３４に送出される。クロックパルスはクロックパルス発生器３６に送出される。このとき、オプションで、遅延がプログラム可能である場合、遅延は適切な遅延選択信号を設定することにより選択されている。プログラム可能な遅延は、例えば、欠陥サイズの診断に使用可能である。

第４のステップにおいて、ループバックデータは、フィードバックループを介して転送され、検出器ユニット３１に戻る。より詳しくは、ループバックデータはデータコンディショナー３５を介して進み、ここで、元の信号及び条件付けられた信号の間の差をはっきりと認識できるように、適切に条件付けられる。特定の実施形態において、データの条件付けは、ループバックデータを反転することを含むか、ループバックデータを反転することからなっていてもよい。条件付けられた信号、例えば反転した信号は、それを受理する準備ができている選択論理回路３４まで伝搬する。

第５のステップにおいて、遅れたクロックパルスは、データ記憶素子３３に到着し、条件付けられて到着したループバックデータ、例えば反転したループバックデータを取得する。

第６のステップにおいて、条件付けられて取得されたデータ信号、例えば反転したデータ信号は、第１のダイＤｉｅ １のピンから読み出される。

障害なしの動作において、ループバックデータは、データ記憶素子３３において、遅れたクロックパルスがそこに到着する前に受信されている。従って、遅れたクロックパルスが到着するとき、データ記憶素子３３は、ループバックデータを取得すること、及び、読み出しのためにそれを第１のダイＤｉｅ １の適切な出力ピンが利用できるようにすることの準備ができている。

障害のある動作において、つまり、電気的なダイ間相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １が十分に高速ではない場合、従って、ダイ間相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １あるいはループバック・パスのどこかの欠陥を示す遅延欠陥を呈する場合、ループバックデータは、データ記憶素子３３において、遅れたクロックパルスがそこに到着するときにまだ受信されていない。従って、遅れたクロックパルスを受信するとき、データ記憶素子３３は、データ記憶素子３３にまだ存在している古い（条件付けられていない、例えば反転していない）値を取得し、この条件付けられていないデータ信号が読み出される。

図４は、概略的に本発明の実施形態に係るテスト回路の実装を示す。図示した実装において、データ記憶素子３３はフリップフロップである。クロックパルス発生器３６は、遅延素子４０、例えば遅延線路と、第１のマルチプレクサ４１とによって形成される。遅延素子は、フィードバックループに送られた信号を受信するように構成され、また、固定された遅延あるいはプログラム可能もしくは選択可能な遅延のいずれかである予め決められた遅延が経過したとき、クロック信号を生成するように構成される。予め決められた遅延は、所定の時間が経過するように選択されるべきである。この所定の時間において、障害なしの動作において、フィードバックループを介して送られたテスト信号がデータ記憶素子３３、例えばフリップフロップに戻って受信されるとして予想される。図示した実施形態では、選択論理回路３４は、第２のマルチプレクサ４２、第３のマルチプレクサ４３、及びＡＮＤゲート４４によって形成される。データコンディショナ３５はインバーターによって形成される。

この回路の動作は、立ち上がり欠陥の決定について、先に説明され、ここでも明示的に繰り返す。

最初に、システムは初期化される。

初期化フェーズ中に、ローレベルの外部制御信号（論理０）は第１のダイＤｉｅ １のＲＵＮピンに印加される。立ち上がり欠陥、信号がローレベルからハイレベルに遷移するときの欠陥を決定するため、最初に、テストは、例えば論理０のローレベルのテストデータ値によって初期化される。ＡＮＤゲート４４への第２の入力の値と無関係に、初期化中にＲＵＮ信号がローレベルであるとき、第１のマルチプレクサ４１及び第２のマルチプレクサ４２を制御するために、例えば論理０のローレベルの制御信号が生成される。第２のマルチプレクサ４２は、フリップフロップ３３のデータポートＤに、ピンＳＩに印加されるテストデータを供給するように、立ち上がり欠陥を決定する場合であれば例えば論理０のローレベル信号を供給するように制御される。また、第１のマルチプレクサ４１は、フリップフロップ３３のクロックポートＣＬＫに外部クロック信号ＣＬＫを供給するように制御される。クロック信号がフリップフロップ３３のクロックポートＣＬＫに到着するとき、そのデータポートＤに存在するデータは、その出力ポートＱに転送される。立ち上がり欠陥に関してテストする例において、ロードしたテストデータは、ローレベル値、論理０からなる。従って、このローレベル値は、フリップフロップ３３の出力ポートＱに転送される。

ループバック機能がイネーブルにされる。図４において図示した実施形態では、第２の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２はテスト専用の相互接続であるので、フィードバックループは常に閉じていて、別個のＬｏｏｐＢａｃｋＥｎａｂｌｅな信号は必要ではない。第３のマルチプレクサ４３は、フリップフロップ３３の出力ポートにおけるテストデータが、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １、別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２、及びそれらの間の導通経路によって形成されたフィードバックループを通って転送可能になるように、制御信号Ｅｘｔｅｓｔによって制御される。このように、テストデータはテスト回路31に戻る。一方、Ｅｘｔｅｓｔの値が例えば論理０のローレベルである場合、第１のダイＤｉｅ １から第２のダイＤｉｅ ２に機能データが転送される。

フィードバックループを介してフィードバックされたテスト信号は、データコンディショナーによって、図示した実施形態ではインバーター３５によって受信され、ここでデータ信号は反転される。従って、例えば論理０のローレベル値を有していたテスト信号は、ここで、例えば論理１のハイレベル値になる。この論理１は、第２のマルチプレクサ４２の第２の入力に供給される。第２のマルチプレクサ４２の第１の入力は、ピンＳＩに接続された、外部テストデータをロードするためのポートである。

フィードバックループにテストデータを送信すると同時に、テストデータも、クロックパルス発生器３６にも、より詳しくはそれの遅延素子４０にも送られる。概要の説明で上述した予め決められた遅延の後で、テストクロック信号ＳＴＣＬＫは生成され、これは第１のマルチプレクサの第２の入力に供給される。第１の入力は、機能上の又はテストクロック信号ＣＬＫの受信専用である。

さらに、フィードバックループにテストデータを送信すると同時に、テストデータはＡＮＤゲート４４にも送られる。図示した実施形態において、ＡＮＤゲート４４に送られた信号は論理０であり、従ってＡＮＤゲート４４の出力は論理０である。この後者の論理０は、第１のマルチプレクサ４１及び第２のマルチプレクサ４２へ制御信号として供給され、従って、これらが外部テスト信号及び外部クロック信号をフリップフロップ３３に送信することを可能にする。

いったん回路が初期化されると（クロックサイクルの後半）、ＲＵＮは、例えば論理１のハイレベル信号に設定され、Ｌｏａｄ−ｎ−Ｒｕｎフェーズを開始する。第２のステップで、テストデータがシステムにロードされる。立ち上がり欠陥を決定するために、例えば論理０のローレベルのテスト信号は、信号ピンＳＩにおいて、例えば論理１のハイレベルのテスト信号と置き換えられる。ＡＮＤゲート４４によって生成された制御信号は０のままであり、この例えば論理１のハイレベルのテスト信号は、フリップフロップ３３にクロックとして入力され、その出力ポートＱに送られる。

遅延チェックが行なわれているので、Ｅｘｔｅｓｔは、例えば論理１のハイレベル値を有し、第３のマルチプレクサ４３は、フリップフロップ３３の出力ポートＱからの信号、すなわち例えば論理１のハイレベル値を、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １へ通過させることができる。同時に、この例えば論理１のハイレベル値は、遅延素子４０の入力へ、及びＡＮＤゲート４４の第２のポートへルーティングされる。

ループバック機能がイネーブルになっていて、例えば論理１のテスト信号は、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １から別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２を介してテスト回路３１に、より詳しくはそれのインバーター３５の入力に戻るように送られる。テスト信号が反転され、つまりハイレベル信号がローレベル信号になり、例えば論理１が論理０になり、この例えば論理０のローレベル信号が、第２のマルチプレクサ４２の第２のポートに印加される。

一方、遅延素子にも転送された例えば論理１のハイレベル信号は、内部クロック信号ＳＴＣＬＫの生成を生じさせ、これは、第１のマルチプレクサ４１の第２の入力ポートに供給される。

第３のマルチプレクサ４３の出力が例えば論理１のハイレベル値であり、ＡＮＤゲート４４の第２の入力ポートにも供給されているので、このとき、このＡＮＤゲート４４は、その入力ポートにおいて、例えば論理１のハイレベル値を２度受信する。従って、それが生成する出力信号も例えば論理１のハイレベル値を有するので、第１のマルチプレクサ４１及び第２のマルチプレクサ４２は、内部で生成されたクロック信号ＳＴＣＬＫ及びフィードバックされた反転したテスト信号を、フリップフロップ３３のクロックポートＣＬＫ及び入力ポートＤにそれぞれ供給することをトリガーされる。

フィードバックループ上のテスト信号の送信によって生成された遅延と、遅延素子４０によって生成された遅延との差に応じて、テスト信号及びクロック信号のいずれかが最初にフリップフロップ３３に到着するであろう。反転したテスト信号が最初に到着すれば、この反転した信号は、フリップフロップ３３にクロックとして入力されて出力ポートＱに送られて読み出され、ダイ間相互接続に遅延誤差が生じないことを示すであろう。一方、クロック信号が最初に到着すれば、古い反転していないテスト信号は、フリップフロップ３３にクロックとして入力されて出力ポートＱに送られて読み出され、遅延誤差を示すであろう（例えば論理１の立ち上がり信号が印加されている間に、例えば論理０のローレベル値が逐次に２倍読み出される）。

図５で、障害なしの動作の場合のそのような立ち上がり欠陥テストのタイミング図を示し、図６で、障害のある動作の場合を示す。ダイ間相互接続によって生成された遅延である、インバーター３５における「正常な」遅延はＦΔである一方、遅延素子によって生成された「正常な」遅延はＣΔであることがわかる。遅延素子における遅延は、（ダイ間相互接続が障害なしの場合に）ダイ間相互接続から予想される「正常な」遅延より大きくなるように選択される。図６から、障害のある動作の場合には、ダイ間相互接続による合計遅延時間ＦΔ＋Φが遅延素子の予め設定された遅延ＣΔより大きくなるように、「正常」な遅延ＦΔの上に、ダイ間相互接続がさらに補足の遅延Φをもたらすということがわかる。

タイミング図は、最初に信号Ｅｘｔｅｓｔ及びＳｃａｎＥｎａｂｌｅがイネーブルにされることを示す。その後、後続する２つのＣＬＫクロックサイクルが発生する：（１）初期化、及び（２）Ｌｏａｄ−ｎ−Ｒｕｎ。初期化サイクルにおいて、図示した実施形態では、「０」値がスキャンされてフリップフロップに送られる。さらに、Ｒｕｎ制御信号がアサートされる。Ｌｏａｄ−ｎ−Ｒｕｎサイクルにおいて、「１」値がスキャンされてフリップフロップに送られる。フリップフロップの出力におけるこの０→１の立ち上がり遷移は、同じクロックサイクル内で後続する、それ自体でタイミングを決定する以下の動作を引き起こす：
（１）マルチプレクサ制御信号Ｍがアサートされ、これにより、２つのマルチプレクサの代替入力が選択される；
（２）反転したフィードバックループＦｎがフリップフロップのデータ入力に到着する；
（３）遅れたクロック信号ＳＴＣＬＫがフリップフロップに到着したとき、この値Ｆｎはフリップフロップにクロックとして入力される。これは、フリップフロップの内容を「１」から「０」に切り換える。

Ｉｎｔｅｒｃｏｎｎｅｃｔ １及びＩｎｔｅｒｃｏｎｎｅｃｔ ２がＣΔ―ＦΔより大きな遅延欠陥の影響を受けた場合、反転したフィードバックループＦｎの到着は遅くなりすぎ、フリップフロップは「１」にとどまる。このように、障害なしの場合及び障害のある場合の間で区別することができる。テストのための外部から供給されたすべての信号（ＳｃａｎＥｎａｂｌｅ、Ｅｘｔｅｓｔ、ＤｅｌａｙＳｅｌｅｃｔ、ＬｏｏｐＢａｃｋＥｎａｂｌｅ、Ｒｕｎ、ＳＩ、ＳＯ、など）が、ダイ間相互接続の非常に高速の特性及びそれらの遅延欠陥にもかかわらず、厳格な時間の要件を持たないということは、本発明の実施形態の重要な利点である。

本発明の特定の実施形態において、オリジナルの回路は、図７に示すように、テスト目的のラッパーセル７０を既に含んでいてもよい。そのようなラッパーセル７０は、フリップフロップ及びマルチプレクサのような構成要素を備えてもよく、これらの要素構成は、本発明の実施形態のように、遅延テストのためのテスト回路において再利用されてもよい。図８に、ラッパーセル７０の構成要素を再利用するそのようなテスト回路の例を示す。

図示した実施形態において、ラッパーセル７０はフリップフロップ及び２つのマルチプレクサを既に含んでいる。一方のマルチプレクサは、フリップフロップの入力の前段に設けられ、第１のダイＤｉｅ １のピンＳＩに外部から供給されたテスト信号と、フィードバックされた信号とを多重化する。また、他方のマルチプレクサは、フリップフロップの出力に設けられ、（テストモードにないときに供給された）機能信号と、（テストモードにあるときの）フリップフロップから出力されるテスト信号とを多重化する。

本発明の実施形態によれば、遅延誤差をテストするためのテスト回路はデータ記憶素子を備え、データ記憶素子は、本実施形態では、ラッパーセル７０から再利用されるフリップフロップ３３である。クロックパルス発生器回路３６が追加され、これは、遅延素子４０と、外部クロック信号及び内部で生成されたクロック信号を多重化するマルチプレクサ４１とを備える。選択論理回路が提供される。選択論理回路は、外部から供給されたテストデータ信号及びフィードバックされたデータ信号を多重化するためのマルチプレクサ４２を備え、機能データ信号と、第１のダイＤｉｅ １から第２のダイＤｉｅ ２に送信されているテストデータ信号との間で選択するためのマルチプレクサ４３を備え、マルチプレクサ４１及び４２を制御する制御信号を生成するためのＡＮＤゲート４４を備える。図示した実施形態において、機能データ信号と、第１のダイＤｉｅ １から第２のダイＤｉｅ ２に送信されているテストデータ信号との間で選択するためのマルチプレクサ４３は、ラッパーセル７０から再利用される。フィードバックされたテスト信号を表すが、明確にそこから識別可能である信号の生成に適したデータコンディショナユニット、例えばインバーター３５がさらに追加される。

ここまで図示して説明した回路は、すべて、立ち上がり遅延を決定することを意図している。代替の実施形態において、立ち下がり遅延を決定するための回路が提供される。

図９にその第１の実施形態を示す。この実施形態は、ラッパーセル７０の構成要素を再利用するが、本発明はそれに限定されず、本発明の実施形態は、がラッパーセルを再利用することなく適用可能である。また、遅延誤差、特に立ち下がり遅延をテストするためのテスト回路は、テストデータ値を一時的に格納するためのデータ記憶素子３３を備える。検出器ユニットは、選択制御信号に基づいて、相互接続テストを実行すべきか否かを選択し、実行すべきであるとき、どのデータを第２のダイＤｉｅ ２にルーティングしなければならないか、また、どの信号をデータ記憶素子３３にルーティングしなければならないかを選択するための、選択論理回路をさらに備える。さらに、データコンディショナー３５、例えばインバータは、第２のダイＤｉｅ ２に送信されたデータから明確に区別できるようにするために、フィードバックループを介して第２のダイＤｉｅ ２から返信されたデータに条件付けるために提供される。クロックパルス発生器３６は、データ記憶素子３３にフィードバックする前にテストデータ上の遅延を提供するために提供される。ループバック論理回路（図９において明示的に示していないが、閉じたフィードバック回路として示す）が、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １及び別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２を電気的に相互接続するために、第２のダイＤｉｅ ２において提供される。したがって、第１のダイＤｉｅ １から進み、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １を介して、別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２を介して、第１のダイＤｉｅ １に戻るように、（少なくとも部分的にＤｉｅ ２の内部において）閉じたループを形成する。さらに、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １に供給された信号を、それをクロック発生器３６及びＡＮＤゲート４４に印加する前にローカルに反転するために、別のインバーター９０が設けられる。代替の実施形態（図示せず）において、単一のインバーター９０を使用する代わりに、遅延素子への経路に１つ及びＡＮＤゲートへの経路に１つの、２つのインバーターを使用してもよい。

立ち下がり欠陥を決定するためのこの回路の動作が、図９に示したシステムを参照して、以下に説明される。

最初に、システムは初期化される。

初期化フェーズ中に、ローレベルの外部制御信号（論理０）は第１のダイＤｉｅ １のＲＵＮピンに印加される。

立ち下がり欠陥、すなわち、信号がハイレベルからローレベルに、例えば論理１から論理０に遷移するときの欠陥を決定するために、最初に、例えば論理１のハイレベルのテストデータ値によってテストが初期化される。ＡＮＤゲート４４への第２の入力の値と無関係に、初期化中にＲＵＮ信号がローレベルであるとき、第１のマルチプレクサ４１及び第２のマルチプレクサ４２を制御するために、例えば論理０のローレベルの制御信号が生成される。第２のマルチプレクサ４２は、ラッパーセル７０のマルチプレクサ９１に、ピンＳＩに印加されるテストデータを供給するように、立ち上がり欠陥を決定する場合であれば例えば論理１のハイレベル信号を供給するように制御される。マルチプレクサ９１はＳｃａｎＥｎａｂｌｅ信号によって制御され、ＳＩピンから出力される例えば論理１のハイレベル信号が、フリップフロップ３３のデータ入力ポートＤに転送されることを可能にする。第１のマルチプレクサ４１は、フリップフロップ３３のクロックポートＣＬＫに外部クロック信号ＣＬＫを供給するように、ＡＮＤゲート４４からの制御信号によって制御される。クロック信号がフリップフロップ３３のクロックポートＣＬＫに到着するとき、そのデータポートＤに存在するデータは、その出力ポートＱに転送される。立ち下がり欠陥に関してテストする例において、ロードした初期化テストデータは、例えば論理１のハイレベル値からなる。従って、このハイレベル値はフリップフロップ３３の出力ポートＱに転送される。

図示した実施形態では、第２の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２がテスト専用の相互接続であるので、ループバック機能は常にイネーブルにされている。第３のマルチプレクサ４３は、フリップフロップ３３の出力ポートにおけるテストデータが、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １、別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２、及びそれらの間の導通経路によって形成されたフィードバックループを通って転送可能になるように、制御信号Ｅｘｔｅｓｔによって制御される。このように、テストデータは第１のダイＤｉｅ １に戻る。一方、Ｅｘｔｅｓｔの値が例えば論理０のローレベルである場合、第１のダイＤｉｅ １から第２のダイＤｉｅ ２に機能データが転送される。

フィードバックループを介してフィードバックされたテスト信号は、データコンディショナーによって、図示した実施形態ではインバーター３５によって受信され、ここでデータ信号は反転される。従って、例えば論理１のハイレベル値を有していたテスト信号は、ここで、例えば論理０のローレベル値になる。この論理０は、第２のマルチプレクサ４２の第２の入力に供給され、その第１の入力は、ピンＳＩに接続された、外部テストデータをロードするためのポートである。

フィードバックループにテストデータを送信すると同時に、テストデータは、図示した実施形態ではインバーター９０にも送られ、ここで、例えば論理１のハイレベル値を有する信号は、例えば論理０のローレベル値を有する信号になる。

この反転した信号、論理０は、クロックパルス発生器３６に供給され、より詳しくはそれの遅延素子４０に供給される。遅延素子４０によって決定された予め決められた遅延の後、立ち下がりエッジＳＴＣＬＫが生成され、これは第１のマルチプレクサ４１の第２の入力に供給され、その第１の入力は、外部クロック信号ＣＬＫの受信専用である。

反転したテストデータをクロックパルス発生器３６に送信すると同時に、反転したテストデータはＡＮＤゲート４４にも送られる。図示した実施形態では、ＡＮＤゲート４４に送られた信号は論理０であり、従って、ＡＮＤゲート４４の出力は論理０のままである。この後者の論理０は、第１のマルチプレクサ４１及び第２のマルチプレクサ４２へ制御信号として供給され、従って、これらが外部テスト信号及び外部クロック信号をフリップフロップ３３に送信することを可能にする。

いったん回路が初期化されると（クロックサイクルの後半）、ＲＵＮは、例えば論理１のハイレベル信号に設定され、Ｌｏａｄ−ｎ−Ｒｕｎフェーズを開始する。第２のステップで、テストデータはシステムにロードされる。立ち下がり欠陥を決定するために、例えば論理１のハイレベルのテスト信号は、信号ピンＳＩにおいて、例えば論理０のローレベルのテスト信号と置き換えられる。ＡＮＤゲート４４によって生成された制御信号は０のままであり、この例えば論理０のローレベルのテスト信号は、マルチプレクサ９１上を通過し、それから、フリップフロップ３３のデータ入力ポート３へ転送され、フリップフロップ３３へのクロックとして入力され、その出力ポートＱに送られる。

遅延チェックが行なわれたとき、Ｅｘｔｅｓｔは、例えば論理１のハイレベル値をなお有し、第３のマルチプレクサ４３は、フリップフロップ３３の出力ポートＱからの信号、すなわち例えば論理０のローレベルを、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １へ通過させることができる。同時に、この例えば論理０のローレベル値はインバーター９０へルーティングされ、ここで、それは例えば論理１のハイレベル値へ変換され、これは、遅延素子４０の入力に印加され、また、ＡＮＤゲート４４の第２のポートに印加される。

ループバック機能がイネーブルになっていて、例えば論理０のテスト信号は、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １から別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２を介して第１のダイＤｉｅ １に、より詳しくはそれのインバーター３５の入力に戻るように送られる。テスト信号が反転され、つまりローレベル信号がハイレベル信号になり、例えば論理０が論理１になり、この例えば論理１のハイレベル信号が、第２のマルチプレクサ４２の第２のポートに印加される。

一方、第２のインバータ９０から取得され、遅延素子４０に転送された、例えば論理１のハイレベル信号は、内部クロック信号ＳＴＣＬＫの生成を生じさせ、これは、第１のマルチプレクサ４１の第２の入力ポートに供給される。

第２のインバーター９０から得られた例えば論理１のハイレベルの信号は、ＮＡＮＤゲート４４の第２の入力ポートに供給され、このとき、このＮＡＮＤゲート４４は、その入力ポートにおいて、例えば論理１のハイレベル値を２度受信する。従って、それが生成する出力信号も例えば論理１のハイレベル値を有するので、第１のマルチプレクサ４１及び第２のマルチプレクサ４２は、内部で生成されたクロック信号ＳＴＣＬＫ及びフィードバックされた反転したテスト信号を、フリップフロップ３３のクロックポートＣＬＫ及び入力ポートＤにそれぞれ供給することをトリガーされる。

フィードバックループ上のテスト信号の送信によって生成された遅延と、遅延素子４０によって生成された遅延との差に応じて、テスト信号及びクロック信号のいずれかが最初にフリップフロップ３３に到着するであろう。反転したテスト信号が最初に到着すれば、この反転した信号は、フリップフロップ３３にクロックとして入力されて出力ポートＱに送られて読み出され、ダイ間相互接続に遅延誤差が生じないことを示すであろう。一方、クロック信号が最初に到着すれば、古い反転していないテスト信号は、フリップフロップ３３にクロックとして入力されて出力ポートＱに送られて読み出され、遅延誤差を示すであろう。

図１０で、障害なしの動作の場合のそのような立ち下がり欠陥テストのタイミング図を示し、図１１で、障害のある動作の場合を示す。ダイ間相互接続によって生成された遅延である、インバーター３５における「正常な」遅延はＦΔである一方、遅延素子によって生成された「正常な」遅延はＣΔであることがわかる。遅延素子における遅延は、（ダイ間相互接続が障害なしの場合に）ダイ間相互接続から予想される「正常な」遅延より大きくなるように選択される。図１１から、障害のある動作の場合には、ダイ間相互接続による合計遅延時間ＦΔ＋Φが遅延素子の予め設定された遅延ＣΔより大きくなるように、「正常な」遅延ＦΔの上に、ダイ間相互接続がさらに補足の遅延Φをもたらすということがわかる。

本発明の別の実施形態において、テスト回路は、立ち上がり遷移欠陥及び立ち下がり遷移欠陥の両方をテストするために設けられる。再び、図示した実施形態はテストラッパーセル７０が既に存在する場合に関するものであるが、本発明はそのような実施形態に限定しない。

図１２に第１の実施形態を示す。例えば図４に示すように、あるいは図８のテストラッパーセルによって説明するように、立ち上がり遷移欠陥を検知できるようにするための本発明の実施形態に従って提供される構成要素の上に、インバータユニット、例えばインバーター９０は、クロック発生器３６の前段かつＡＮＤゲート４４の前段の信号パスにおいて、これらの構成要素に供給された信号を、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １に供給された信号に対して反転するために供給される。これは、立ち下がり遷移欠陥を決定することを可能にする。さらに同じ検出回路によって立ち上がり遷移欠陥も決定できるようにするために、このインバータユニット、例えばインバーター９０の動作のオン／オフ切り換えが可能にされる、あるいは、インバータユニットをバイパス可能にするべきである。

図１２に示す実施形態において、これは、インバータ９０及び非反転素子１２０を並列に設けることにより得られる。従って、第３のマルチプレクサ４３の出力からクロック発生器３６の入力及びＡＮＤゲートへルーティングした信号のために、２つの並列経路が設けられ、一方は反転素子であり、もう一方は非反転素子である。どの経路に進むべきかの選択は、ＳＩピンから得られた制御信号によって行なわれる。ＳＩピンにおけるテストデータ信号が例えば論理１のハイレベルである場合、初期化処理の後、立ち上がり欠陥の存在が決定される。このハイレベルの信号は、非反転素子１２０に印加されることで、それが機能することを可能にし、また、反転素子９０へ反転した形態で印加されることで、それが機能することを防ぐ。

代替として、立ち上がり遷移欠陥及び立ち下がり遷移欠陥のいずれに決定されたのかを示す選択信号を印加するために、図１３に示すように、ＳＩピンから制御信号を取得するのではなく、専用のピンを設けてもよい。

すべての以前に開示された実施形態では、検出回路は、テスト対象の相互接続の送信側に、一部の図面ではＳ−ＳＴＤＤと示した部分に配置された。代替の実施形態では、例えば図１４に示すように、機能データ入力は、第２のダイＤｉｅ ２から到来するように供給されてもよく、一方、立ち上がり遷移欠陥及び／又は立ち下がり遷移欠陥を決定するためのテスト回路は、第１のダイＤｉｅ １において設けられてもよい。そのような実施形態は、一部の図面にいてＲ−ＳＴＤＤとして示される。同じ概念があてはまるが、検出回路の実装上の詳細はわずかに変化し、これにより、Ｓ−ＳＴＤＤ及びＲ−ＳＴＤＤの間の差が説明される。

本発明の実施形態において、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ １は、遅延欠陥に関してテストされるべき既存の機能上の相互接続である。別の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ ２は、異なる実施形態について図１５に示したように、テスト目的で特に設けられた専用の相互接続であってもよく、あるいは、異なる実施形態について図１６に示したように、回路の通常の機能中に使用するために回路内に存在するが、遅延欠陥のテスト中にテスト目的で再利用される、機能上の相互接続であってもよい。

図１５の第１及び第２の図面は基本的には同じものであるが、遅延テストのためのテスト回路が第１又は第２のダイに設けられ、これらは、スタックにおける下又は上のダイ（あるいは、より下位及びより上位に位置したダイ）である。

図１５の３つの部分図のすべてにおいて、以下の条件を与える：
・Ｄｉｅ １はより下位／下のダイであり、Ｄｉｅ ２はより上位／上のダイである。これは図１５の実施形態に当てはまるが、本発明を限定することを意図していない。
・Ｉｎｔｅｒｃｏｎｎｅｃｔ １は、機能上の相互接続、すなわち、ＩＣ設計の機能上のミッションモードの一部であった相互接続であり、遅延欠陥に関してテストされるべきものである。
・Ｉｎｔｅｒｃｏｎｎｅｃｔ ２は、テストのみの相互接続、すなわち、機能上のミッションモード設計の一部ではないが、テスト目的でのみ追加される相互接続である。

図１５（ａ）において、Ｉｎｔｅｒｃｏｎｎｅｃｔ １は、Ｄｉｅ １からＤｉｅ ２までの機能信号パスの一部である。本発明の実施形態に係るテスト回路３１は、（上述したような）Ｄｉｅ １の一部である。

図１５（ｂ）は代替の実施形態を示し、ここでは、Ｉｎｔｅｒｃｏｎｎｅｃｔ １は、Ｄｉｅ ２からＤｉｅ １までの機能上の信号経路の一部であり、本発明の実施形態に係るテスト回路３１は、Ｄｉｅ ２の一部である。

図１５（ｃ）はさらに別の代替の実施形態をさらに示し、ここでは、Ｉｎｔｅｒｃｏｎｎｅｃｔ １は、Ｄｉｅ ２からＤｉｅ １までの機能上の信号経路の一部であるが、本発明の実施形態に係るテスト回路３１は、Ｄｉｅ １の一部である。ここのテスト回路３１は、図１５（ａ）及び図１５（ｂ）の送信側ＳＴＤＤ（Ｓ−ＳＴＤＤ）に対して、受信側ＳＴＤＤ（Ｒ−ＳＴＤＤ）である。

図１５（ａ）〜（ｃ）はともに、本発明がテスト対象の相互接続の向きから、及び本発明の実施形態に係るテスト回路の相対的位置から独立していることを示す。

図１６は、テストのみの追加の相互接続によって，テスト対象である個々の機能上の相互接続をペアにする必要がないことを示す。追加のテストのみの相互接続は、Ｄｉｅ １及びＤｉｅ ２の間の相互接続の個数を倍増させ、従ってコストを増加させる可能性がある。代わりに、２つの既存の機能上の相互接続をペアにしてフィードバックループとすることができる。これは、テスト専用の相互接続に対する必要性を回避し、低減し、おそらくは除去する。図１６の両方の部分図において、Ｉｎｔｅｒｃｏｎｎｅｃｔ １及びＩｎｔｅｒｃｏｎｎｅｃｔ ２の両方が、テスト対象である既存の機能上の相互接続である。

図１６（ａ）において、Ｄｉｅ １及びＤｉｅ ２における機能回路は、矢印で示すように、反対方向のＩｎｔｅｒｃｏｎｎｅｃｔ １及びＩｎｔｅｒｃｏｎｎｅｃｔ ２を使用している。テストモードにおいて、Ｉｎｔｅｒｃｏｎｎｅｃｔ １及びＩｎｔｅｒｃｏｎｎｅｃｔ ２を通るフィードバックループは、これらの相互接続を、その機能上の使用のために意図されたように、同じ向きで再利用する。テスト目的での機能上の相互接続の再利用は、機能上の経路上にテスト信号を多重化する制御可能スイッチを必要とする。図１６（ａ）の例において、検出回路３１は、Ｄｉｅ １内にあって、Ｉｎｔｅｒｃｏｎｎｅｃｔ １を制御する。さらに、Ｄｉｅ ２において、Ｉｎｔｅｒｃｏｎｎｅｃｔ ２の機能上の経路上にテスト信号を多重化するスイッチ１６０を示し、このスイッチは、例えばマルチプレクサとして実装され、適切な制御信号ＬＢによって制御されてもよい。

図１６（ｂ）において、Ｄｉｅ １及びＤｉｅ ２における機能回路は、Ｉｎｔｅｒｃｏｎｎｅｃｔ １及びＩｎｔｅｒｃｏｎｎｅｃｔ ２を同じ向きで使用し、この例では、矢印で示すように、Ｄｉｅ １からＤｉｅ ２に進む。テストモードはこれらの相互接続を再使用している。フィードバックループを作成するために、２つの相互接続が信号を反対方向に伝送することが必要とされる。それを達成するために、この例では、Ｉｎｔｅｒｃｏｎｎｅｃｔ ２は、テストモードでは、その機能上の方向の反対方向に使用される。相互接続自体は方向性を持たないが、相互接続のまわりの回路がその方向を規定する。従って、Ｉｎｔｅｒｃｏｎｎｅｃｔ ２の方向を機能モードからテストモードに変化させるために、いずれかのダイにおいて、３状態を可能にするドライバを実装する必要がある。図１６（ｂ）の例において、この方向再構成は、疑似静的な制御信号ＬＢによって制御される。

本発明のさらに代替の実施形態では、異なる実施形態について図１７に示したように、１つのテスト回路Ｓ−ＳＴＤＤが複数のループバックとして機能してもよい。ここで、必要であれば、マルチプレクサが追加されてもよい。

図１７は、ひとつずつ作成された３つのループバックを示し、各ループバックは、テスト回路Ｓ−ＳＴＤＤへの入力を供給するマルチプレクサを正しく制御することにより交互にテストされる。テスト回路は複数の相互接続にわたって共有される。そのような実装は、ダイ間相互接続のペア毎にそれらをテストためのテスト回路を設ける必要がなく、従って基板スペースを節約し、従ってコストを縮小するという長所を持つ。しかしながら、他方で、複数の相互接続のテストがシリアルモードで行なわれるので、テスト時間はより長くなる。従って、テスト時間と、提供されるテストモジュールの個数との間にトレードオフがある。

以上の説明及び図面において本発明を詳細に説明して図示したが、そのような説明及び図面は、実例又は例示であって、限定ではないものとみなされるべきである。以上の説明は、本発明のある実施形態を詳述する。しかしながら、以上の説明が文言上いかに詳細であるように思われたとしても、本発明は多数の方法で実施されてもよいということは理解されるであろう。本発明は開示された実施形態に限定されるものではない。

Claims (15)

1. 少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ １）及び第２のダイ（Ｄｉｅ ２）を備える構造物中のダイ間相互接続における遷移遅延欠陥をテストするためのテスト回路（３０）であって、
   上記テスト回路（３０）は、
   テストデータ値を受信するための入力ポート、
   上記テストデータ値を一時的に格納するためのデータ記憶素子(３３)、
   少なくともテストされる上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）に関して、上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）に電気的に接続され（３２）、上記データ記憶素子（３３）からのテストデータ値を上記データ記憶素子（３３）に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ ２）、
   フィードバックされたテストデータ値を上記格納されたテストデータ値から識別可能にするように、上記フィードバックされたテストデータ値に対して条件付けるためのデータコンディショナ、
   遅れたクロックパルスを生成するためのクロックパルス発生器（３６）、
   上記生成された遅れたクロックパルス及び上記フィードバックされて条件つけられたテストデータ値を上記データ記憶素子に適用するための選択論理回路、及び、
   上記データ記憶素子（３３）に格納されたテストデータ値を読み出すための読み出し手段を備え、
   上記クロックパルス発生器（３６）は、上記遅れたクロックパルスの生成のために、上記フィードバックループを介して送られたテストデータ値の等価物を遅らせるための遅延素子（４０）を備え、上記テストデータ値の等価物は、上記テストデータ値の非反転バージョン又は反転バージョンであるテスト回路。
2. 上記クロックパルス発生器は、上記遅れたクロックパルスが、上記フィードバックループを介して伝搬するときのテストデータ信号の予想された機能上の遅延より大きな遅延を有するように構成される請求項１記載のテスト回路。
3. 上記クロックパルス発生器（３６）は、固定された遅延を有する遅延素子によって実装される請求項１又は２記載のテスト回路。
4. 上記クロックパルス発生器（３６）は、プログラム可能な遅延を有する遅延素子によって実装される請求項１又は２記載のテスト回路。
5. 上記選択論理回路（３４）は、そのデータ入力に代替入力が提供されるように上記データ記憶素子（３３）を制御するためのマルチプレクサー（４２）を備え、
   上記データ入力において提供された代替入力は、外部から供給されたテストデータ信号と、上記フィードバックループを介して伝搬した後の当該テストデータ信号とのいずれかである、請求項１〜４のいずれか１つに記載のテスト回路。
6. 上記クロックパルス発生器（３６）は、そのクロック入力に代替入力が提供されるようにデータ記憶素子（３３）を制御するためのマルチプレクサー（４１）を備え、
   上記クロック入力において提供された代替入力は、外部で生成されたクロック信号及び上記遅れたクロックパルスのいずれかである、請求項１〜５のいずれか１つに記載のテスト回路。
7. 上記テスト回路は、テスト目的の既存のラッパーセルと組み合わされる、請求項１〜６のいずれか１つに記載のテスト回路。
8. 立ち上がり遷移遅延欠陥、立ち下がり遷移遅延欠陥、あるいは両方を決定するためだけに構成された、請求項１〜７のいずれか１つに記載のテスト回路。
9. 上記データ記憶素子（３３）はフリップフロップを備える、請求項１〜８のいずれか１つに記載のテスト回路。
10. 上記別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ ２）は機能上の相互接続である、請求項１〜９のいずれか１つに記載のテスト回路。
11. 上記別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ ２）はテストのみの相互接続である、請求項１〜９のいずれか１つに記載のテスト回路。
12. 少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ １）及び第２のダイ（Ｄｉｅ ２）を備えた構造物であって、上記第１のダイ（Ｄｉｅ １）及び上記第２のダイ（Ｄｉｅ ２）の少なくとも１つは第１の電気回路を備え、
    上記第１又は第２のダイ（Ｄｉｅ １， Ｄｉｅ ２）の少なくとも１つは、少なくとも１つのダイ間相互接続における遷移遅延欠陥に関してテストするためのテスト回路をさらに備え、
    上記テスト回路は、
    テストデータ値を受信するための入力ポート、
    上記テストデータ値を一時的に格納するためのデータ記憶素子（３３）、
    少なくともテストされる上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）に関して、上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）に電気的に接続され（３２）、上記データ記憶素子（３３）からのテストデータ値を上記データ記憶素子（３３）に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ ２）、
    フィードバックされたテストデータ値を上記格納されたテストデータ値から識別可能にするように、上記フィードバックされたテストデータ値に対して条件付けるためのデータコンディショナ、
    遅れたクロックパルスを生成するためのクロックパルス発生器（３６）、
    上記生成された遅れたクロックパルス及び上記フィードバックされて条件つけられたテストデータ値を上記データ記憶素子に適用するための選択論理回路、及び、
    上記データ記憶素子（３３）に格納されたテストデータ値を読み出すための読み出し手段を備え、
    上記クロックパルス発生器（３６）は、上記遅れたクロックパルスの生成のために、上記フィードバックループを介して送られたテストデータ値の等価物を遅らせるための遅延素子（４０）を備え、上記テストデータ値の等価物は、上記テストデータ値の非反転バージョン又は反転バージョンである構造物。
13. 少なくとも上記第１のダイ（Ｄｉｅ １）及び上記第２のダイ（Ｄｉｅ ２）は３Ｄチップ構成で互いの上にスタックされる請求項１２に記載の構造物。
14. 上記第１のダイ間相互接続及び上記別のダイ間相互接続は、第３のダイを介して貫通する請求項１２に記載の構造物。
15. 少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ １）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ １）及び第２のダイ（Ｄｉｅ ２）を備える構造物中のダイ間相互接続における遷移遅延欠陥をテストするための方法であって、
    上記方法は、
    テストデータ値を受信すること、
    データ記憶素子に一時的に上記テストデータ値を格納すること、
    上記第１のダイ間相互接続と、上記第１のダイへ戻る別のダイ間相互接続とを備えるフィードバックループを介して、上記第１のダイから上記テストデータ値を送信すること、
    受信されたテストデータ値から識別可能であるように、フィードバックされたテストデータ値に対して条件付けを行って、上記データ記憶素子に供給すること、
    予め決められた遅延の後、上記データ記憶素子に上記テストデータ値が格納されているか、それとも上記条件付けられたテストデータ値が格納されているかを決定し、そこから、遷移遅延欠陥が生じたか否かを決定することを含む方法。

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