JP2014085348A5

JP2014085348A5 -

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Publication number: JP2014085348A5
Application number: JP2013217536A
Authority: JP
Filing date: 2013-10-18
Publication date: 2016-09-23
Anticipated expiration: 2033-10-18

Description

本発明の実施形態に係るテスト回路の利点は、立ち上がり遅延欠陥又は立ち下がり遅延欠陥などの遷移遅延欠陥が生じるか否か判断するための簡単な方法を提供することにある。この決定は読み出し手段によって行われる。１つの実装において、遷移がテスト回路の入力ポートにおいて生じた後、遷移前と同じ値を読み出し手段が読み出す場合、遷移遅延欠陥が生じたと決定される。遷移がテスト回路の入力ポートにおいて生じた後、遷移前とは異なる値を読み出し手段が読み出す場合、遷移遅延欠陥が生じていないと決定される。代替の実施形態において、反転した値は、このような決定をもたらす可能性がある。従って、そのような実施形態では、遷移がテスト回路の入力ポートにおいて生じた後、遷移前と同じ値を読み出し手段が読み出す場合、遅延欠陥が生じていないと決定される。また、遷移がテスト回路の入力ポートにおいて生じた後、遷移前とは異なる値を読み出し手段が読み出す場合、遅延欠陥が生じたと決定される。

第３の態様において、本発明は、少なくとも第１のダイ間相互接続によって互いに電気的に接続された少なくとも第１のダイ及び第２のダイを備える構造物中のダイ間相互接続における遷移遅延欠陥のテスト方法を提供する。本方法は以下のステップを含む。
テストデータ値を受信すること、
データ記憶素子に一時的にテストデータ値を格納すること、
第１のダイ間相互接続と、第１のダイへ戻る別のダイ間相互接続とを備えるフィードバックループを介して、第１のダイからテストデータ値を送信すること、
受信されたテストデータ値から識別可能であるように、フィードバックされたテストデータ値に条件付けて、データ記憶素子に供給すること、
予め決められた遅延の後、データ記憶素子にテストデータ値が格納されているか、それとも条件付けられたテストデータ値が格納されているかを決定し、そこから、遷移遅延欠陥が生じているか否かを決定すること。

本発明の特定の態様及び好ましい態様は、添付の独立請求項及び従属請求項に記載される。従属請求項の特徴は、独立請求項の特徴及び適切であれば他の従属請求項の特徴と組み合わされてもよく、請求項において明示的に記載されたものだけではない。

検出器ユニット３１は、テストデータ値を一時的に格納するためのデータ記憶素子３３を備える。検出器ユニットは、選択制御信号に基づいて、相互接続テストを実行すべきか否かを選択し、実行すべきであるとき、どのデータを第２のダイにルーティングしなければならないか、また、どの信号をデータ記憶素子３３にルーティングしなければならないかを選択するための、選択論理回路３４をさらに備える。さらに、データコンディショナー３５は、第２のダイＤｉｅ２に送信されたデータから明確に区別できるようにするために、フィードバックループを介して第２のダイＤｉｅ２から返信されたデータに条件付けるために提供される。クロックパルス発生器３６は、データ記憶素子にフィードバックする前にテストデータ上の遅延を提供するために提供される。

第５のステップにおいて、遅れたクロックパルスは、データ記憶素子３３に到着し、条件付けられて到着したループバックデータ、例えば反転したループバックデータを取得する。

立ち下がり欠陥、すなわち、信号がハイレベルからローレベルに、例えば論理１から論理０に遷移するときの欠陥を決定するために、最初に、例えば論理１のハイレベルのテストデータ値によってテストが初期化される。ＡＮＤゲート４４への第２の入力の値と無関係に、初期化中にＲＵＮ信号がローレベルであるとき、第１のマルチプレクサ４１及び第２のマルチプレクサ４２を制御するために、例えば論理０のローレベルの制御信号が生成される。第２のマルチプレクサ４２は、ラッパーセル７０のマルチプレクサ９１に、ピンＳＩに印加されるテストデータを供給するように、立ち上がり欠陥を決定する場合であれば例えば論理１のハイレベル信号を供給するように制御される。マルチプレクサ９１はＳｃａｎＥｎａｂｌｅ信号によって制御され、ＳＩピンから出力される例えば論理１のハイレベル信号が、フリップフロップ３３のデータ入力ポートＤに転送されることを可能にする。第１のマルチプレクサ４１は、フリップフロップ３３のクロックポートＣＬＫに外部クロック信号ＣＬＫを供給するように、ＡＮＤゲート４４からの制御信号によって制御される。クロック信号がフリップフロップ３３のクロックポートＣＬＫに到着するとき、そのデータポートＤに存在するデータは、その出力ポートＱに転送される。立ち下がり欠陥に関してテストする例において、ロードした初期化テストデータは、例えば論理１のハイレベル値からなる。従って、このハイレベル値はフリップフロップ３３の出力ポートＱに転送される。

遅延チェックが行なわれたとき、Ｅｘｔｅｓｔは、例えば論理１のハイレベル値をなお有し、第３のマルチプレクサ４３は、フリップフロップ３３の出力ポートＱからの信号、すなわち例えば論理０のローレベルを、第１の相互接続Ｉｎｔｅｒｃｏｎｎｅｃｔ１へ通過させることができる。同時に、この例えば論理０のローレベル値はインバーター９０へルーティングされ、ここで、それは例えば論理１のハイレベル値へ変換され、これは、遅延素子４０の入力に印加され、また、ＡＮＤゲート４４の第２のポートに印加される。

図１５の３つの部分図のすべてにおいて、以下の条件を与える：
・Ｄｉｅ１はより下位／下のダイであり、Ｄｉｅ２はより上位／上のダイである。これは図１５の実施形態に当てはまるが、本発明を限定することを意図していない。
・Ｉｎｔｅｒｃｏｎｎｅｃｔ１は、機能上の相互接続、すなわち、ＩＣ設計の機能上のミッションモードの一部であった相互接続であり、遅延欠陥に関してテストされるべきものである。
・Ｉｎｔｅｒｃｏｎｎｅｃｔ２は、テストのみの相互接続、すなわち、機能上のミッションモード設計の一部ではないが、テスト目的でのみ追加される相互接続である。

図１６（ａ）において、Ｄｉｅ１及びＤｉｅ２における機能回路は、矢印で示すように、反対方向のＩｎｔｅｒｃｏｎｎｅｃｔ１及びＩｎｔｅｒｃｏｎｎｅｃｔ２を使用している。テストモードにおいて、Ｉｎｔｅｒｃｏｎｎｅｃｔ１及びＩｎｔｅｒｃｏｎｎｅｃｔ２を通るフィードバックループは、これらの相互接続を、その機能上の使用のために意図されたように、同じ向きで再利用する。テスト目的での機能上の相互接続の再利用は、機能上の経路上にテスト信号を多重化する制御可能スイッチを必要とする。図１６（ａ）の例において、検出回路３１は、Ｄｉｅ１内にあって、Ｉｎｔｅｒｃｏｎｎｅｃｔ１を制御する。さらに、Ｄｉｅ２において、Ｉｎｔｅｒｃｏｎｎｅｃｔ２の機能上の経路上にテスト信号を多重化するスイッチ１６０を示し、このスイッチは、例えばマルチプレクサとして実装され、適切な制御信号ＬＢによって制御されてもよい。

図１６（ｂ）において、Ｄｉｅ１及びＤｉｅ２における機能回路は、Ｉｎｔｅｒｃｏｎｎｅｃｔ１及びＩｎｔｅｒｃｏｎｎｅｃｔ２を同じ向きで使用し、この例では、矢印で示すように、Ｄｉｅ１からＤｉｅ２に進む。テストモードはこれらの相互接続を再使用している。フィードバックループを作成するために、２つの相互接続が信号を反対方向に伝送することが必要とされる。それを達成するために、この例では、Ｉｎｔｅｒｃｏｎｎｅｃｔ２は、テストモードでは、その機能上の方向の反対方向に使用される。相互接続自体は方向性を持たないが、相互接続のまわりの回路がその方向を規定する。従って、Ｉｎｔｅｒｃｏｎｎｅｃｔ２の方向を機能モードからテストモードに変化させるために、いずれかのダイにおいて、３状態を可能にするドライバを実装する必要がある。図１６（ｂ）の例において、この方向再構成は、疑似静的な制御信号ＬＢによって制御される。

Claims

少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ１）及び第２のダイ（Ｄｉｅ２）を備える構造物中のダイ間相互接続における遷移遅延欠陥をテストするためのテスト回路（３０）であって、
上記テスト回路（３０）は、
テストデータ値を受信するための入力ポート、
上記テストデータ値を一時的に格納するためのデータ記憶素子(３３)、
少なくともテストされる上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）に関して、上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）に電気的に接続され（３２）、上記データ記憶素子（３３）からのテストデータ値を上記データ記憶素子（３３）に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ２）、
フィードバックされたテストデータ値を上記格納されたテストデータ値から識別可能にするように、上記フィードバックされたテストデータ値に対して条件付けるためのデータコンディショナ、
遅れたクロックパルスを生成するためのクロックパルス発生器（３６）、
上記生成された遅れたクロックパルス及び上記フィードバックされて条件つけられたテストデータ値を上記データ記憶素子に適用するための選択論理回路、及び、
上記データ記憶素子（３３）に格納されたテストデータ値を読み出すための読み出し手段を備えるテスト回路。
上記クロックパルス発生器（３６）は、上記遅れたクロックパルスの生成のために、上記フィードバックループを介して送られたテストデータ値の等価物を遅らせるための遅延素子（４０）を備える請求項１に記載のテスト回路。
上記クロックパルス発生器は、上記遅れたクロックパルスが、上記フィードバックループを介して伝搬するときのテストデータ信号の予想された機能上の遅延より大きな遅延を有するように構成される請求項１又は２記載のテスト回路。
上記クロックパルス発生器（３６）は、固定された遅延を有する遅延素子によって実装される請求項１〜３のいずれか１つに記載のテスト回路。
上記クロックパルス発生器（３６）は、プログラム可能な遅延を有する遅延素子によって実装される請求項１〜３のいずれか１つに記載のテスト回路。
上記選択論理回路（３４）は、そのデータ入力に代替入力が提供されるように上記データ記憶素子（３３）を制御するためのマルチプレクサー（４２）を備え、
上記データ入力において提供された代替入力は、外部から供給されたテストデータ信号と、上記フィードバックループを介して伝搬した後の当該テストデータ信号とのいずれかである、請求項１〜５のいずれか１つに記載のテスト回路。
上記選択論理回路（３４）は、そのクロック入力に代替入力が提供されるようにデータ記憶素子（３３）を制御するためのマルチプレクサー（４１）を備え、
上記クロック入力において提供された代替入力は、外部で生成されたクロック信号及び上記遅れたクロックパルスのいずれかである、請求項１〜６のいずれか１つに記載のテスト回路。
上記テスト回路は、テスト目的の既存のラッパーセルと組み合わされる、請求項１〜７のいずれか１つに記載のテスト回路。
立ち上がり遷移遅延欠陥、立ち下がり遷移遅延欠陥、あるいは両方を決定するためだけに構成された、請求項１〜８のいずれか１つに記載のテスト回路。
上記データ記憶素子（３３）はフリップフロップを備える、請求項１〜９のいずれか１つに記載のテスト回路。
上記別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ２）は機能上の相互接続である、請求項１〜１０のいずれか１つに記載のテスト回路。
上記別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ２）はテストのみの相互接続である、請求項１〜１０のいずれか１つに記載のテスト回路。
少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ１）及び第２のダイ（Ｄｉｅ２）を備えた構造物であって、上記第１のダイ（Ｄｉｅ１）及び上記第２のダイ（Ｄｉｅ２）の少なくとも１つは第１の電気回路を備え、
上記第１又は第２のダイ（Ｄｉｅ１，Ｄｉｅ２）の少なくとも１つは、少なくとも１つのダイ間相互接続における遷移遅延欠陥に関してテストするためのテスト回路をさらに備え、
上記テスト回路は、
テストデータ値を受信するための入力ポート、
上記テストデータ値を一時的に格納するためのデータ記憶素子（３３）、
少なくともテストされる上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）に関して、上記第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）に電気的に接続され（３２）、上記データ記憶素子（３３）からのテストデータ値を上記データ記憶素子（３３）に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ２）、
フィードバックされたテストデータ値を上記格納されたテストデータ値から識別可能にするように、上記フィードバックされたテストデータ値に対して条件付けるためのデータコンディショナ、
遅れたクロックパルスを生成するためのクロックパルス発生器（３６）、
上記生成された遅れたクロックパルス及び上記フィードバックされて条件つけられたテストデータ値を上記データ記憶素子に適用するための選択論理回路、及び、
上記データ記憶素子（３３）に格納されたテストデータ値を読み出すための読み出し手段を備える構造物。
少なくとも上記第１のダイ（Ｄｉｅ１）及び上記第２のダイ（Ｄｉｅ２）は３Ｄチップ構成で互いの上にスタックされる請求項１３に記載の構造物。
上記第１のダイ間相互接続及び上記別のダイ間相互接続は、第３のダイを介して貫通する請求項１３に記載の構造物。
少なくとも第１のダイ間相互接続（Ｉｎｔｅｒｃｏｎｎｅｃｔ１）によって互いに電気的に接続された少なくとも第１のダイ（Ｄｉｅ１）及び第２のダイ（Ｄｉｅ２）を備える構造物中のダイ間相互接続における遷移遅延欠陥をテストするための方法であって、
上記方法は、
テストデータ値を受信すること、
データ記憶素子に一時的に上記テストデータ値を格納すること、
上記第１のダイ間相互接続と、上記第１のダイへ戻る別のダイ間相互接続とを備えるフィードバックループを介して、上記第１のダイから上記テストデータ値を送信すること、
受信されたテストデータ値から識別可能であるように、フィードバックされたテストデータ値に対して条件付けを行って、上記データ記憶素子に供給すること、
予め決められた遅延の後、上記データ記憶素子に上記テストデータ値が格納されているか、それとも上記条件付けられたテストデータ値が格納されているを決定し、そこから、遷移遅延欠陥が生じたか否かを決定することを含む方法。