KR100757264B1 - 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선고장 테스트 장치 - Google Patents

연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선고장 테스트 장치 Download PDF

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Abstract

본 발명은 IIEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서, IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 입력받는 신호 입력부와, 상기 신호 입력부에서 입력받은 상기 신호들에 대해서 시스템 클럭(SysCLK)을 기초로 상기 경계 스캔 셀 내에서 1 시스템 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부를 포함하는 연결선 지연 고장 테스트 제어기에 관한 것이다.
본 발명에 따르면, IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고장 테스트를 1 시스템 클럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수행할 수 있다.
IEEE 1149.1, JTAG, IEEE P1500, 연결선 지연 고장 테스트(IDFT), 갱신, 캡 쳐, 코어, 데이터 레지스터 쉬프트 신호(ShiftDR), 데이터 레지스터 갱신 신호(UpdateDR), 데이터 레지스터 클럭 신호(ClockDR), 시스템 클럭(SysCLK), 코어 클럭(CoreCLK)

Description

연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선 고장 테스트 장치{INTERCONNECT DELAY FAULT TEST CONTROLLER AND TEST APPARATUS USING THE SAME}
도 1은 종래 기술에 따른 IEEE 1149.1 경계 스캔의 타이밍도.
도 2는 종래 기술에 따른 IEEE P1500 래퍼와 WSP를 나타내는 도면.
도 3은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 이용한 연결선 지연 고장 테스트 환경을 나타내는 도면.
도 4는 본 발명에 따른 연결선 지연 고장 테스트 제어기의 상태도.
도 5는 본 발명에 따른 연결선 지연 고장 테스트 제어기의 예시적인 구현예를 나타내는 도면.
도 6은 도 5에 도시된 본 발명에 따른 연결선 지연 고장 테스트 제어기의 예시적인 구현예의 타이밍도.
도 7은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 다중 시스템 클럭에 적용한 경우의 타이밍도.
도 8은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 코어간 연결선 고장에 적용하는 경우 TAP 대 WAP 인터페이스 로직의 예시적인 구현예를 나타내는 도면.
도 9는 본 발명에 따른 연결선 지연 고장 테스트 제어기를 코어간 연결선 고 장에 적용하는 경우 WSC 대 WBC 인터페이스 로직의 예시적인 구현예를 나타내는 도면.
도 10은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 IEEE P1500 규격의 WBC에 적용하기 위해서 구현된 예를 나타내는 도면.
도 11은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 IEEE P1500 규격의 WBC에 적용하기 위해서 구현된 예에서의 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
100: 칩 120: 출력 셀
140: IDFT 제어기 200: 칩
220: 입력 셀 240: IDFT 제어기
310: 제1 AND 논리 320: 제2 AND 논리
330: 제3 AND 논리 340: 제1 플립플롭
350: 제2 플립플롭 360: 제1 다중화기
370: 제2 다중화기
본 발명은 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선 고장 테스트 장치기에 관한 것으로, 더욱 구체적으로는 IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고 장 테스트를 1 시스템 클럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수행할 수 있는 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선 고장 테스트 장치에 관한 것이다.
보드 수준에서의 테스트는, 보드에 실장된 칩 내부의 테스트와 칩과 칩 사이의 상호연결선에 대한 고장 유무를 확인한다. 보드 설계 기술의 발달로 보드 테스트는 매우 어려운 문제가 되었고, 테스트 용이성을 위해 IEEE 1149.1 표준이 제정되었다. 이러한 IEEE 1149.1 표준에 대한 상세한 사항은 예컨대 IEEE 표준(IEEE Standard 1149.1-2001, "IEEE Standard Test Access Port and Boundary-Scan Architecture," IEEE, June 2001.)을 참조할 수 있다.
또한 SoC 설계에 있어서 SoC 디자인이 완벽하게 개발된 코어들을 병합하여 복잡한 시스템 디자인을 가능하게 했다 하더라도, 내장 코어들 사이의 테스트 통합(integration)은 많은 시간과 노력을 요구하는 작업이다. 디자인 재사용은 물론 테스트 재사용을 가능하게 하기 위하여, 특히 테스트 통합에 관점에서 IEEE P1500으로 지칭되는 내장 코어들의 테스트를 위한 표준안을 발표하였다. IEEE P1500은 IEEE P1500은 내장 코어 테스트를 위한 표준안의 준비버전이다. IEEE P1500 워킹(working) 그룹은 코어 테스트 기술 언어(description language), 코어 래퍼(wrapper), 다양한 TAM(Test Access Mechanisms)을 위한 래퍼 인터페이스를 예비 (preliminary) 표준안에서 제안하고 있다
도 1은 종래 기술에 따른 IEEE 1149.1 경계 스캔의 타이밍도로서, IEEE 1149.1 경계 스캔을 이용한 연결선의 지연 고장을 테스트할 때의 타이밍도이다.
TAP(Test Access Port)은 TCK(Test Clock), TMS(Test Mode), TDI(Test Data Input, 도시되지 않음), TDO(Test Data Output, 도시되지 않음), 그리고 선택적으로 TRST(Test Reset, 도시되지 않음) 포트로 구성된다. TCK는 테스트를 수행할 때 사용하는 클럭이고, TMS는 TAP 제어기의 상태 천이를 제어하는 신호이다.
IEEE 1149.1 표준은 경계-스캔 레지스터와 바이패스(bypass) 레지스터의 두 개의 데이터 레지스터를 필요로 하며 선택적으로 장치 식별 레지스터(Device Identification Register)와 사용자 정의 데이터 레지스터(user-defined Data Registers)를 포함할 수 있다.
데이터 레지스터 스캔 동작 도중에, 어드레스된(addressed) 스캔 레지스터는 TAP 제어로부터 데이터 레지스터 쉬프트 가능 신호(ShiftDR) 및 데이터 레지스터 클럭 신호(ClockDR) 입력을 수신받는다. 또한 데이터 레지스터 갱신 신호(UpdateDR) 입력은 쉐도우 래치를 갱신한다.
이러한 테스트에 대한 상세한 사항은 전술한 IEEE 1149.1 표준을 참조할 수 있다.
도 1에서는 전술한 신호들 중에서, TCK, MS, ClockDR, ShiftDR, UpdateDR에 대한 타이밍도를 도시한다.
그러나 이러한 종래의 IEEE 1149.1 경계 스캔을 이용한 연결선의 지연 고장 을 테스트할 때 연결선의 출력 셀에서의 갱신(Update)과 입력 셀에서의 캡쳐(Capture) 동작이 도시되듯이 2.5 TCK가 걸린다는 TAP 제어기의 고유한 문제로 인하여 연결선 지연 고장 테스트가 원활하게 수행되지 못하는 단점이 있다.
이러한 문제점을 해결하기 위해 다수의 기술이 개시되었다.
예컨대 로프스트롬의 논문(K. Lofstrom, "Early Capture for Boundary Scan Timing Measurements," Proceedings of IEEE International Test Conference, pp. 417-422, 1996)에서는 경계 셀의 입력단에 "Early Capture" 래치를 추가하는 방식을 개시한다. 즉 TCK와 TMS를 이용하여 TAP 제어기를 UpdateDR 상태에 머무르게 하고, TAP 제어기로부터 출력되는 UpdateDR 신호의 상승 모서리(rising edge) 이후, 캡쳐하고자 하는 타이밍에 상기 래치에 신호(EarlyCaptureClock)를 인가한다. 이 경우 EarlyCaptureClock 신호를 인가하는 시간 간격을 원하는 만큼 조절함으로써 지연 고장 테스트가 가능하다. 그러나 이러한 간단한 방식에도 불구하고, EarlyCaptureClock 신호 생성 방법에 대해서는 상세히 개시하지 않고 있으며, 또한 정확한 면적 오버헤드의 측정이 어려우며, 이러한 방식을 채택하는 경우 경계 셀에 대한 설계 변경이 불가피하다는 단점이 있다.
또한 신 등의 논문(J. Shin, H. Kim and S. Kang, "At-Speed Boundary Scan Interconnect Testing in a Board with Multiple System Clocks," Design, Automation and Test in Europe Conf., pp. 473-477, 1999.)에서는 전술한 로프스트롬의 논문에 ECCR(Early Capture Control Register)을 추가하여, 서로 다른 클럭을 사용하는 연결선에 ECCR이 EarlyCaptureClock 신호를 생성해 줌으로써 다중 시 스템 클럭을 사용하는 보드 상에서 테스트 할 수 있는 방식을 제안하였다. 그러나 이러한 경우 ECCR의 오버헤드가 매우 클 뿐만 아니라, 시스템 클럭의 주파수에 따라 ECCR을 구성하고 있는 플립플롭과 인버터의 개수를 수정해 주어야 하는 단점이 있다.
또한 우 등의 논문(Y. Wu and P. Soong, "Interconnect Delay Fault Testing with IEEE 1149.1,"Proceedings of IEEE International Test Conference, pp. 449-457, Sept. 1999.)은 전술한 로프스트롬의 논문과는 달리, TCK와 TMS를 이용하여 UpdateDR 상태를 늘이는 대신, 전술한 신 등의 논문에서 제시한 ECCR과 비슷한 프로그래머블 지연 회로 (programmable delays)를 사용하여. 두 가지 방식을 제시하였는데, 입력 셀에서 UpdateDR 상태에서 우선 캡쳐(Early Capture)하는 방식과, 출력 셀에서 CaptureDR 상태에서 이후 갱신(Late Update)하는 방식이다. Early Capture를 위한 ClockDR 신호 또는, Late Update를 위한 UpdateDR 신호를 프로그래머블 지연 회로로부터 원하는 시간 간격 후에 인가할 수 있도록 구현하였다. 비록 우 등의 논문에서 신호 생성 회로 및 파형을 구체적으로 제시하였지만, 구성이 복잡하며, 면적 오버헤드에 있어서 좀 더 최적화 될 필요가 있다는 단점이 있다.
또한 박 등의 논문(S. Park and T. Kim, "A New IEEE 1149.1 Boundary Scan Design for The Detection of Delay Defects,"Design, Automation and Test in Europe Conference, pp. 458-462, 2000.)은 일시적으로 TCK를 시스템 클럭으로 대체하여 TAP 제어기의 상태를 천이시킴으로써 1.5 TCK 늦게 UpdateDR을 인가하는 방식을 제시하였다. 박 등의 논문은 비록 UpdateDR 신호부터 ClockDR 신호까지 정확 하게 한 시스템 클럭 사이클(구간)이 소요되도록 할 수는 있으나, 시스템 클럭의 주파수에 따른 TMS 패턴 생성 및 동기화가 어렵고, 따라서, IEEE 1149.1에 완전히 호환되지 못하는 문제점이 있다.
도 2는 종래 기술에 따른 IEEE P1500 래퍼와 WSP(Wrapper Serial Port)를 나타내는 도면이다.
TAM은 시스템 칩의 입출력에서 코어의 입출력 단자의 전기적인 접근을 제공하며, TAM-In과 TAM-Out으로 도시된다.
WBC(Wrapper Boundary Cell)은 래퍼 경계 셀이다. WSI(Wrapper Serial Input), WSO(Wrapper Serial Output), WSC(Wrapper Serial Control), WIR(Wrapper Instruction Register) 등에 대한 상세한 사항은 관련 표준을 참조할 수 있다. WSC는 WRCK(wrapper clock), WRSTN(Wrapper Reset Low), SelectWIR, CaptureWR, ShiftWR, UpdateWR 등의 신호를 포함한다.
이러한 IEEE P1500 래퍼와 WSP 등에 대한 상세한 설명은 관련 표준을 참조할 수 있다.
이러한 IEEE P1500을 이용한 테스트의 경우에도 도 1을 참조로 설명한 연결선의 출력 WBC에서의 갱신(Update)과 입력 WBC에서의 캡쳐(Capture) 동작이 지연되는 문제점이 발생한다.
본 발명의 목적은 IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고장 테스트를 1 시스템 클 럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수행할 수 있는 연결선 지연 고장 테스트 제어기를 제공하는 데 있다.
본 발명의 다른 목적은 상기 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선 고장 테스트 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 IIEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서, IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 입력받는 신호 입력부와, 상기 신호 입력부에서 입력받은 상기 신호들에 대해서 시스템 클럭(SysCLK)을 기초로 상기 경계 스캔 셀 내에서 1 시스템 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부를 포함하는 연결선 지연 고장 테스트 제어기를 제공한다.
또한 본 발명은 IEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 연결선 지연 고장 테스트 장치로서, 전술한 연결선 지연 고장 테스트 제어기를 구비하는 칩에 대한 테스트를 수행하는 연결선 지연 고장 테스트 장치를 제공한다.
또한 본 발명은 IEEE P1500 규격을 사용하여 코어의 WBC(Wrapper Boundary Cell) 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서, 데이터 레지스터 쉬프트 신호(ShiftDR_Sig)와 데이터 레지스터 갱신 신호(UpDR_Sig)와 데이터 레지스터 캡쳐 신호(CapDR_Sig)를 입력받는 신호 입력부와, 상기 신호 입력부에서 입력받은 상기 신호들에 대해서 코어 클럭(CoreCLK)을 기초로 1 코어 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부를 포함하는 연결선 지연 고장 테스트 제어기를 제공한다.
또한 본 발명은 IEEE P1500 규격을 사용하여 코어의 WBC(Wrapper Boundary Cell) 연결선 지연 고장(IDFT)을 테스트하는 연결선 지연 고장 테스트 장치로서, IEEE 1149.1 규격의 TAP(Test Access Port) 제어기와 IEEE P1500 규격의 WSP(Wrapper Serial Port) 사이의 신호 변환을 수행하는 제1 인터페이스 회로와, 상기 WSP와 상기 WBC 사이의 신호 변환을 수행하는 제2 인터페이스 회로와, 본 발명에 따른 연결선 고장 테스트 제어기를 구비하는 SoC(System-on-chip)에 대한 테스트를 수행하는 연결선 지연 고장 테스트 장치를 제공한다.
이하, 본 발명의 연결선 지연 고장 테스트 제어기 및 이를 이용한 연결선 고장 테스트 장치를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 3은 본 발명에 따른 연결선 지연 고장 테스트(Interconnect Delay fault test, IDFT) 제어기를 이용한 연결선 지연 고장 테스트 환경을 나타내는 도면이다.
칩1(100)과 칩2(200)가 동일한 시스템 클럭(SysCLK)으로 동작할 때, TAP(각 칩에 대응하여 TAP1, TAP2, 도시되지 않음)과 출력 셀(OutputBSC, 120) 및 입력 셀 (InputBSC, 220) 사이에 시스템 클럭으로 동작하는 신호 생성기((UpdateDR Generator, ClockDR Generator, 도시되지 않음)를 구현하고, 정상 동작 모드 시에는 IEEE 1149.1 규격에 따른 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 통하여, IDFT 모드 시에는 본 발명에 따른 연결선 지연 고장 테스트 제어기(140, 240)를 통하여, 새로 생성된 신호를 각각 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 통해 출력한다.
출력 셀(120)에서 테스트 데이터 적재 후, 갱신 신호(UpDR)와 캡쳐 신호(CapDR)에 1 시스템 클럭(SysCLK) 주기로, 차례대로 상승 모서리를 발생시킴으로써 정확히 1 시스템 클럭으로 보드 상의 칩간 연결선(Interconnect wire on a board)의 지연 고장 테스트를 하는 것이 기본적인 본 발명에 따른 연결선 지연 고장 테스트 제어기를 이용한 테스트 환경이다.
TCK와 TMS를 이용하여 TAP 제어기의 상태를 UpdateDR 상태에 머물게 하고, 그 상태에서 갱신(Update)과 캡쳐(Capture) 동작이 시스템 클럭 주기로 한 번씩 발생하도록 한다.
도 4는 본 발명에 따른 연결선 지연 고장 테스트 제어기의 상태도이다.
도시되듯이 정상 모드(NORMAL MODE) 상태와 IDFT 모드(IDFT MODE) 상태와 갱신 신호 생성(IDFT_UpDR_Gen) 상태와 캡쳐 신호 생성(IDFT_CapDR_Gen) 상태 사이를 천이하도록 구성된다.
신호 ShiftDR 또는 UpdateDR은 IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)이며, IDFT_Mode는 '0'인 경 우 정상 모드(Normal Mode)이고 '1'인 경우 본 발명에 따른 IDFT 제어 모드를 나타내는 신호이다.
정상 모드에서는 IDFT_Mode가 '1'인 경우 IDFT 모드로 변경되며, IDFT 모드에서는 UpdateDR 신호가 '1'이 아닌 경우 IDFT 모드를 유지하다가 IDFT_Mode가 '1'이고 UpdateDR 신호가 '1'이면 갱신 신호 생성 상태로 변경된다. 이후 캡쳐 신호 생성 상태로 변경된 후 IDFT_Mode가 '1'이고 ShiftDR이 '1'이 아닌 경우 캡처 신호 생성 상태를 유지하나, IDFT_Mode가 '1'이고 ShiftDR이 '1'이면 IDFT 모드로 변경된다. 이후 IDFT_Mode가 '0'인 경우 정상 모드로 상태가 변경된다.
도 5는 본 발명에 따른 연결선 지연 고장 테스트 제어기의 예시적인 구현예이다.
제1 AND 논리(310)는 데이터 레지스터 쉬프트 신호(ShiftDR)를 반전하여 입력받고 테스트의 정상 모드 또는 IDFT 모드를 나타내는 IDFT_Mode 신호와 AND 연산을 수행한다.
제2 AND 논리(320)는 IDFT_Mode 신호와 데이터 레지스터 갱신 신호(UpdateDR)를 입력받아 AND 연산을 수행한다.
제3 AND 논리(330)는 IDFT_MODE 신호와 시스템 클럭(SysCLK) 신호를 입력받아 AND 연산을 수행한다.
제1 플립플롭(340, FF1)은 제2 AND 논리(320)의 출력을 입력받아 제3 AND 논리(330)의 출력을 클럭으로 하여 플립플롭 연산을 수행하여 IDTF_UpDR 신호를 출력한다.
제2 플립플롭(350, FF2)은 제1 플립플롭(340) 출력을 입력받아 제3 AND 논리(330)의 출력을 클럭으로 하여 플립플롭 연산을 수행하여 IDFT_CapDR 신호를 출력한다.
제1 다중화기(360, M1)는 IDFT_Mode 신호를 기초로 데이터 레지스터 갱신 신호(UpdateDR)와 IDTF_UpDR 신호를 다중화하여 갱신 신호(UpDR)를 출력한다.
제2 다중화기(370, M2)는 제1 AND 논리(310)의 출력을 기초로 데이터 레지스터 클럭 신호(ClockDR)와 IDFT_CapDR 신호를 다중화하여 캡쳐 신호(CapDR)를 출력한다.
각 신호에 대해서 좀 더 상세히 설명하면, SysCLK는 시스템 클럭이며, IDFT_Mode는 도 4에서 설명되었듯이 예컨대 0일 경우 정상 모드로 1일 경우 본 발명에 따른 IDFT 모드로 정의되는 플래그이다.
UpdateDR은 TAP 제어기로부터의 UptdateDR 신호이고, ClockDR은 TAP 제어기로부터의 ClockDR 신호이다.
IDFT_UpDR은 본 발명에 따른 IDFT 모드, 예컨대 IDFT_Mode =1일 경우 시스템 클럭과 동기되어 제1 플립플롭으로부터 상승 에지를 생성하기 위한 내부 신호이며, IDFT_UpDR 신호는 UpDR 신호가 0으로부터 1로 변경되어 셀(BSC)의 갱신 테스트 결과를 출력하도록 강제한다.
IDFT_CapDR은 본 발명에 따른 IDFT 모드, 예컨대 IDFT_Mode =1일 경우 시스템 클럭과 동기되어 제2 플립플롭으로부터 상승 에지를 생성하기 위한 내부 신호이며, IDFT_CapDR 신호는 CapDR 신호가 0으로부터 1로 변경되어 테스트 응답을 캡쳐 하도록 BSC에 입력되도록 강제한다.
UpDR은 제1 다중화기의 출력 신호로서, IDTF_Mode =1인 경우 UpDR≤IDFT_UpDR이고, IDFT_Mode가 1이 아니면, UpDR ≤ UpdateDR이다.
CapDR은 제2 다중화기의 출력 신호로서, IDTF_Mode =1이고 UpdateDR=1인 경우 CapDR≤IDFT_CapDR이고, 다른 경우에는 CapDR ≤ ClockDR이다.
도 6은 도 5에 도시된 본 발명에 따른 연결선 지연 고장 테스트 제어기의 예시적인 구현예의 타이밍도이다.
도시되듯이, 갱신 신호(UpDR)와 캡쳐 신호(CapDR)가 1 시스템 클럭(SysCLK) 구간에서 생성되는 것을 확인할 수 있다("1 SysCLK interval").
또한 본 발명에 따른 연결선 지연 고장 테스트 제어기를 사용되는 시스템 클럭의 개수만큼 구현하여, 서로 다른 시스템 클럭에서 동작하는 연결선을 통하여 각각 지연 고장을 테스트할 수 있다.
도 7은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 다중 시스템 클럭에 적용한 경우의 타이밍도이다.
도시되듯이 SysCLK1과 SysCLK2의 다중 시스템 클럭에 대해서 UpDr1, CapDR1 신호를 생성하는 제1 IDFT 제어기(도시되지 않음)와 UpDr2, CapDR2 신호를 생성하는 제2 IDFT 제어기(도시되지 않음)를 적용한 경우의 상태도가 도시된다. 도 5에서와 마찬가지로 제1 시스템 클럭(SysCLK1)에 대해서 1 SysCLK1의 간격으로 갱신과 캡쳐가 수행되는 것을 확인할 수 있다("1 SysCLK1 interval"). 마찬가지로 제2 시스템 클럭(SysCLK2)에 대해서 1 SysCLK2의 간격으로 갱신과 캡쳐가 수행되는 것을 확인할 수 있다("1 SysCLK2 interval").
한편 본 발명에 따른 연결선 지연 고장 테스트 제어기는 칩과 칩 사이 뿐만 아니라 IEEE 1500 래퍼를 가지고 있는 코어 사이의 연결선에 대해서 적용이 가능하다.
도 8은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 코어간 연결선 고장에 적용하는 경우 TAP 대 WAP 인터페이스 로직의 예시적인 구현예이다.
도시되듯이 TAP 대 WAP 인터페이스 로직은, IEEE 1149.1 규격의 TDI, TCK, TMS, TRST 등의 신호를 사용하여 IEEE P1500 규격의 신호인 WRCK, WRSTN, SelectWIR, CaptureWR, ShiftWR, UpdateWR와 인터페이스하는 회로를 나타낸다.
도 9는 본 발명에 따른 연결선 지연 고장 테스트 제어기를 코어간 연결선 고장에 적용하는 경우 WSC 대 WBC 로직의 예시적인 구현예이다.
도시되듯이 WSC의 신호인 WRCK, SelectWIR, CaptureWR, ShiftWR, UpdateWR를 이용하여 WBC 내에서 사용될 신호인 ShiftDR_Sig, CapDR_Sig, UpDR_Sig 신호를 인터페이스하는 회로를 나타낸다.
도 10은 본 발명에 따른 연결선 지연 고장 테스트 제어기를 IEEE P1500 규격의 WBC에 적용하기 위해서 구현된 예이다.
도 10의 연결선 지연 고장 테스트 제어기는 Core_IDFT_Mode, ShiftDR_Sig, UpDR_Sig, CapDR_Sig, CoreCLK 등의 신호를 사용한다는 점에서 다를 뿐 도 5를 참조로 설명된 연결선 지연 고장 테스트 제어기의 예시적인 구현예와 동일하므로 상세한 설명은 생략한다.
도 11은 도 10에 도시된 본 발명에 따른 연결선 지연 고장 테스트 제어기를 IEEE P1500 규격의 WBC에 적용하기 위해서 구현된 예에서의 타이밍도를 나타낸다.
도시되듯이, 코어 클럭(Core CLK) 1 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되는 것을 확인할 수 있다("1 CoreCLK interval").
한편 본 발명은 도 3 내지 도 11을 참조로 설명한 본 발명에 따른 연결선 지연 고장 테스트 제어기를 이용한 연결선 지연 고장 테스트 장치를 제공한다.
본 발명에 따른 연결선 지연 고장 테스트 장치는 IEEE 1491.1 규격을 사용하여 경계 스캔 셀을 포함하는 칩 사이의 연결선 지연 고장을 테스트하거나 또는 IEEE P1500 규격을 사용하여 SoC의 코어의 WBC 연결선 지연 고장을 테스트하는 경우 사용될 수 있다.
비록 본 발명이 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고장 테스트를 1 시스템 클럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수 행할 수 있다.
또한 기존 방식에 비해 면적 오버헤드가 적고, 경계 셀이나 TAP의 수정도 필요없으며, IEEE 1149.1을 기반으로 한 테스트 절차도 매우 간단하여, 다중 시스템 클럭을 가진 보드 및 SoC의 연결선 지연 고장테스트를 효율적으로 수행할 수 있다.

Claims (14)

  1. IEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서,
    IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 입력받는 신호 입력부와,
    상기 신호 입력부에서 입력받은 상기 신호들에 대해서 시스템 클럭(SysCLK)을 기초로 상기 경계 스캔 셀 내에서 1 시스템 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부
    를 포함하는 연결선 지연 고장 테스트 제어기.
  2. 제1항에 있어서,
    상기 신호 생성부는,
    상기 데이터 레지스터 갱신 신호(UpdateDR)가 유지되는 상태에서 상기 갱신(Update)과 캡쳐(Capture)가 1 시스템 클럭(SysCLK) 구간 내에서 수행되도록 상기 갱신 신호(UpDR)와 상기 캡쳐 신호(CapDR)를 생성하는 것인 연결선 지연 고장 테스트 제어기.
  3. 제1항에 있어서,
    상기 시스템 클럭(SysCLK)은 제1 시스템 클럭(SysCLK1)과 제2 시스템 클럭(SysCLK2)을 포함하는 것이고,
    상기 제1 시스템 클럭(SysCLK1)과 상기 제2 시스템 클럭(SysCLK2)에 대응하여 상기 갱신 신호(UpDR)는 제1 갱신 신호(UpDR1)와 제2 갱신 신호(UpDR2)를 포함하고 상기 캡쳐 신호(CapDR)는 제1 캡쳐 신호(CapDR1)와 제2 캡쳐 신호(CapDR2)를 포함하는 것인 연결선 지연 고장 테스트 제어기.
  4. 제1항에 있어서,
    상기 신호 생성부는,
    상기 데이터 레지스터 쉬프트 신호(ShiftDR)를 반전하여 입력받고 테스트의 정상 모드 또는 IDFT 모드를 나타내는 IDFT_Mode 신호와 AND 연산을 수행하는 제1 AND 논리와,
    상기 IDFT_Mode 신호와 상기 데이터 레지스터 갱신 신호(UpdateDR)를 입력받아 AND 연산을 수행하는 제2 AND 논리와,
    상기 IDFT_MODE 신호와 상기 시스템 클럭(SysCLK) 신호를 입력받아 AND 연산을 수행하는 제3 AND 논리와,
    상기 제2 AND 논리의 출력을 입력받아 상기 제3 AND 논리의 출력을 클럭으로 하여 플립플롭 연산을 수행하여 IDTF_UpDR 신호를 출력하는 제1 플립플롭과,
    상기 제1 플립플롭 출력을 입력받아 상기 제3 AND 논리의 출력을 클럭으로 하여 플립플롭 연산을 수행하여 IDFT_CapDR 신호를 출력하는 제2 플립플롭과,
    상기 IDFT_MODE 신호를 기초로 상기 데이터 레지스터 갱신 신호(UpdateDR)와 상기 IDTF_UpDR 신호를 다중화하여 상기 갱신 신호(UpDR)를 출력하는 제1 다중화기와,
    상기 제1 AND 논리의 출력을 기초로 상기 데이터 레지스터 클럭 신호(ClockDR)와 IDFT_CapDR 신호를 다중화하여 상기 캡쳐 신호(CapDR)를 출력하는 제2 다중화기
    를 포함하는 것인 연결선 지연 고장 테스트 제어기.
  5. 제4항에 있어서,
    상기 IDFT 모드인 경우 UpDR ≤ IDFT_UpDR을 만족하고, 그 밖의 경우 UpDR ≤ UpdateDR을 만족하는 것인 연결선 지연 고장 테스트 제어기.
  6. 제4항에 있어서,
    상기 IDFT 모드이고 상기 데이터 레지스터 갱신 신호(UpdateDR)가 '1' 인 경우 CapDR ≤ IDFT_CapDR을 만족하고 그 밖의 경우 CapDR ≤ ClockDR을 만족하는 것인 연결선 지연 고장 테스트 제어기.
  7. IEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 연결선 지연 고장 테스트 장치로서,
    제1항 내지 제6항 중 어느 한 항에 기재된 연결선 고장 테스트 제어기를 구비하는 칩
    에 대한 테스트를 수행하는 연결선 지연 고장 테스트 장치.
  8. IEEE P1500 규격을 사용하여 코어의 WBC(Wrapper Boundary Cell) 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서,
    데이터 레지스터 쉬프트 신호(ShiftDR_Sig)와 데이터 레지스터 갱신 신호(UpDR_Sig)와 데이터 레지스터 캡쳐 신호(CapDR_Sig)를 입력받는 신호 입력부와,
    상기 신호 입력부에서 입력받은 상기 신호들에 대해서 코어 클럭(CoreCLK)을 기초로 1 코어 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부
    를 포함하는 연결선 지연 고장 테스트 제어기.
  9. 제8항에 있어서,
    상기 신호 생성부는,
    상기 데이터 레지스터 갱신 신호(UpDR_Sig)가 유지되는 상태에서 상기 갱신(Update)과 캡쳐(Capture)가 1 코어 클럭(CoreCLK) 구간 내에서 수행되도록 상기 갱신 신호(UpDR)와 상기 캡쳐 신호(CapDR)를 생성하는 것인 연결선 지연 고장 테스트 제어기.
  10. 제8항에 있어서,
    상기 코어 클럭(CoreCLK)은 제1 코어 클럭(CoreCLK1)과 제2 코어 클럭(CoreCLK2)을 포함하는 것이고,
    상기 제1 코어 클럭(CoreCLK1)과 제2 코어 클럭(CoreCLK2)에 대응하여 상기 갱신 신호(UpDR)는 제1 갱신 신호(UpDR1)와 제2 갱신 신호(UpDR2)를 포함하고 상기 캡쳐 신호(CapDR)는 제1 캡쳐 신호(CapDR1)와 제2 캡쳐 신호(CapDR2)를 포함하는 것인 연결선 지연 고장 테스트 제어기.
  11. 제8항에 있어서,
    상기 신호 생성부는,
    상기 데이터 레지스터 쉬프트 신호(ShiftDR_Sig)를 반전하여 입력받고 테스트의 정상 모드 또는 IDFT 모드를 나타내는 Core_IDFT_Mode 신호와 AND 연산을 수행하는 제1 AND 논리와,
    상기 Core_IDFT_Mode 신호와 상기 데이터 레지스터 갱신 신호(UpDR_Sig)를 입력받아 AND 연산을 수행하는 제2 AND 논리와,
    상기 Core_IDFT_MODE 신호와 상기 코어 클럭(CoreCLK) 신호를 입력받아 AND 연산을 수행하는 제3 AND 논리와,
    상기 제2 AND 논리를 입력받아 상기 제3 AND 논리를 클럭으로 하여 플립플롭 연산을 수행하여 IDTF_UpDR 신호를 출력하는 제1 플립플롭과,
    상기 제1 플립플롭 출력을 입력받아 상기 제3 AND 논리를 클럭으로 하여 플립플롭 연산을 수행하여 IDFT_CapDR 신호를 출력하는 제2 플립플롭과,
    상기 Core_IDFT_MODE 신호를 기초로 상기 데이터 레지스터 갱신 신호(UpDR_Sig)와 상기 IDTF_UpDR 신호를 다중화하여 상기 갱신 신호(UpDR)를 출력하는 제1 다중화기와,
    상기 제1 AND 논리의 출력을 기초로 상기 데이터 레지스터 캡쳐 신호(CapDR_Sig)와 상기 IDFT_CapDR 신호를 다중화하여 상기 캡쳐 신호(CapDR)를 출력하는 제2 다중화기
    를 포함하는 것인 연결선 지연 고장 테스트 제어기.
  12. 제11항에 있어서,
    상기 IDFT 모드인 경우 UpDR ≤ IDFT_UpDR을 만족하고, 그 밖의 경우 UpDR ≤ UpdateDR을 만족하는 것인 연결선 지연 고장 테스트 제어기.
  13. 제11항에 있어서,
    상기 IDFT 모드이고 상기 데이터 레지스터 갱신 신호(UpDR_Sig)가 '1 ' 인 경우 CapDR ≤ IDFT_CapDR을 만족하고 그 밖의 경우 CapDR ≤ CapDR_Sig을 만족하는 것인 연결선 지연 고장 테스트 제어기.
  14. IEEE P1500 규격을 사용하여 코어의 WBC(Wrapper Boundary Cell) 연결선 지연 고장(IDFT)을 테스트하는 연결선 지연 고장 테스트 장치로서,
    IEEE 1149.1 규격의 TAP(Test Access Port) 제어기와 IEEE P1500 규격의 WSP(Wrapper Serial Port) 사이의 신호 변환을 수행하는 제1 인터페이스 회로와,
    상기 WSP와 상기 WBC 사이의 신호 변환을 수행하는 제2 인터페이스 회로와,
    제8항 내지 제13항 중 어느 한 항에 기재된 연결선 고장 테스트 제어기
    를 구비하는 SoC(System-on-chip)에 대한 테스트를 수행하는 연결선 지연 고장 테스트 장치.
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