CN115047319B - 一种对同一封装下多颗芯片的测试电路 - Google Patents

Abstract

本申请涉及测试技术领域，公开了一种对同一封装下多颗芯片的测试电路，包括：多个Wrapper电路单元，第一芯片内部电路的每个输入端和第二芯片内部电路的每个输出端均通过一个Wrapper电路单元与相应的封装焊盘连接，且第一芯片的每个输出端，以及第二芯片的每个输入端均与一个Wrapper电路单元连接。第一芯片输出端与第二芯片输入端连接的各Wrapper电路单元一一对应连接。由此，各芯片间的Wrapper电路单元组成的测试链可消除了芯片内部电路的输入、输出端与焊盘之间的时延。通过测试链进行测试，可直接在测试平台观测芯片间的通信，各焊点，以及连接线是否正常，无需对每个芯片进行单独测试，提高测试效率。

Description

一种对同一封装下多颗芯片的测试电路

技术领域

本申请涉及测试技术领域，特别是涉及一种对同一封装下多颗芯片的测试电路。

背景技术

3D堆叠封装和EMIB封装等先进封装技术通过堆叠或基板的方式将多个芯片连接在一起，封装后需要对芯片间的信号进行测试，此外，还需要对3D堆叠和EMIB封装的焊点和连线进行测试，进而确保封装后各芯片能正常使用，提高产品良品率。

目前，通常对各芯片进行单独测试以确定芯片是否能正常使用，由于芯片之间时钟信号频率不同步，且芯片间的连线的走线长度不同，会造成延时不同，进而导致无法观察芯片间的信号。图1为本申请所提供的一种对同一封装下多颗芯片的测试电路的示意图，如图1所示，第一芯片1内部电路的输入端到第一芯片1的封装焊盘3间的时延为10ns，其中，芯片的封装焊盘3指的是封装在芯片内部的管脚。第二芯片2内部电路的输出端到第二芯片2的封装焊盘3间的时延为10ns，且第一芯片1的封装焊盘3和第二芯片2的封装焊盘3之间的时延为10ns，则第一芯片1的输出到第二芯片2的输入之间的总时延为30ns，当观察时钟脉宽小于30ns时，则无法观察第一芯片1至第二芯片2之间的信号。因此，对各芯片进行单独测试时，芯片间相互独立，无法测试各芯片间的信号是否正常，即无法测试芯片间是否能正常通信。

当两芯片进行封装后，从一个芯片的封装焊盘处输入测试信号，并从另一个芯片的封装焊盘处获取测试信号，并不能在测试平台中观察到两个芯片间的通信是否正常，即一个芯片的一端输入测试信号，另一个芯片的一端输出测试结果，并不能确定两个芯片间的信号传输情况，同时测试平台也不能显示和确定封装两个芯片的焊点和连接线是否正常。

此外，在测试焊点和连线时，通常采用Boundary Scan测试方法进行测试，然而该方式仅能测试焊点或连线的连接情况，无法对其功能进行测试。

由此可见，如何对封装后各芯片间的信号，焊点和连线进行测试，提高测试效率和产品良品率，是本领域技术人员亟待解决的问题。

发明内容

本申请的目的是提供一种对同一封装下多颗芯片的测试电路，实现对封装后各芯片之间的信号，各焊点，以及连接线进行测试，提高测试效率和产品良品率。

为解决上述技术问题，本申请提供一种对同一封装下多颗芯片的测试电路，包括：多个Wrapper电路单元；

第一芯片内部电路的每个输入端通过一个所述Wrapper电路单元与相应的封装焊盘连接，且所述第一芯片内部电路的每个输出端与一个所述Wrapper电路单元连接；

第二芯片内部电路的每个输出端通过一个所述Wrapper电路单元与相应的封装焊盘连接，且所述第二芯片内部电路的每个输入端与一个所述Wrapper电路单元连接；

所述第一芯片输出端连接的各所述Wrapper电路单元与所述第二芯片输入端连接的各所述Wrapper电路单元一一对应连接。

优选地，所述第一芯片内部电路间连接的各所述Wrapper电路单元串联得到第一Wrapper电路链，所述第二芯片内部电路间连接的各所述Wrapper电路单元串联得到第二Wrapper电路链。

优选地，所述第一Wrapper电路链包括N个Wrapper电路单元，每个所述Wrapper电路单元包括测试输入端和测试输出端；其中，N为大于1的自然数；

所述N个Wrapper电路单元中第一个Wrapper电路单元的所述测试输出端与第二个Wrapper电路单元的测试输入端连接，以此类推，第N-1个Wrapper电路单元的测试输出端与第N个Wrapper电路单元的测试输入端连接，且第一个所述Wrapper电路单元的测试输入端作为所述第一Wrapper电路链的信号输入端，第N个所述Wrapper电路单元的测试输出端作为所述第一Wrapper电路链的信号输出端。

优选地，所述第二Wrapper电路链包括M个Wrapper电路单元，且M个Wrapper电路单元间的连接方式与所述第一Wrapper电路链中的N个Wrapper电路单元间的连接方式相同；其中，M为大于1的自然数。

优选地，每个所述Wrapper电路单元均包括功能输入端和功能输出端；

当所述Wrapper电路单元作为输入单元时，所述功能输入端与封装焊盘连接，所述功能输出端与各芯片内部电路的输入端连接；

当所述Wrapper电路单元作为输出单元时，所述功能输入端与各芯片内部电路的输入端连接，所述功能输出端与封装焊盘连接。

优选地，所述Wrapper电路单元至少包括2种结构，且各芯片内部电路间连接的所述Wrapper电路单元的结构依据各芯片的封装焊盘功能进行选择。

优选地，所述Wrapper电路单元包括：第一数字选择器、第二数字选择器和D触发器；

所述第一数字选择器的第一输入端作为所述测试输入端，第二输入端连接所述第二数字选择器的输出端，且连接的公共端作为所述功能输出端，所述第一数字选择器的输出端与所述D触发器的输入端连接，所述第一数字选择器的控制端作为所述Wrapper电路单元的第一使能端；

所述D触发器的时钟信号端作为所述Wrapper电路单元的时钟信号端，所述D触发器的输出端与所述第二数字选择器的第一输入端连接，且公共端作为所述测试输出端，所述第二数字选择器的第二输入端作为所述功能输入端，所述第二数字选择器的控制端作为所述Wrapper电路单元的第二使能端。

优选地，所述Wrapper电路单元还包括：第三数字选择器；

所述第三数字选择器的第一输入端与所述第二数字选择器的输出端连接，所述第三数字选择器的第二输入端作为所述Wrapper电路单元在安全模式下的输入端，所述第三数字选择器的输出端作为所述功能输出端，所述第三数字选择器的控制端作为所述Wrapper电路单元的第三使能端。

优选地，所述第一芯片内部电路和所述第二芯片内部电路均包括信号测试输入端和信号测试输出端，所述Wrapper电路单元包括非工作模式、自测模式、连接测试模式和安全模式；

所述非工作模式：为从所述第一芯片和/或所述第二芯片的信号测试输入端输入测试信号，并从所述第一芯片和/或所述第二芯片的信号测试输出端获取对应的测试结果，以确定所述第一芯片和/或所述第二芯片的内部电路功能是否正常的模式；

所述自测模式：为从Wrapper电路链的测试输入端输入所述测试信号，并从所述Wrapper电路链的测试输出端获取对应的测试结果，以确定所述第一芯片和/或所述第二芯片内部电路，以及内部电路的输出端、输入端与封装焊盘之间是否正常的模式；

所述连接测试模式：为从所述第一芯片的任意一个封装焊盘输入所述测试信号，通过Wrapper电路的功能输出端获取对应的测试结果以确定所述第一芯片和所述第二芯片的内部电路之间的连接是否正常的模式；

所述安全模式：为获取固定测试信号以测试所述第一芯片和所述第二芯片之间的连接是否正常的模式。

优选地，当所述第一芯片和所述第二芯片间的时延大于观察时钟脉冲时，所述Wrapper电路单元进入所述安全模式。

本发明所提供的一种对同一封装下多颗芯片的测试电路，包括：多个Wrapper电路单元，第一芯片内部电路的每个输入端均通过一个Wrapper电路单元与相应的封装焊盘连接，第一芯片内部电路的每个输出端与一个Wrapper电路单元连接。第二芯片内部电路的每个输出端也通过一个Wrapper电路单元与相应的封装焊盘连接，第二芯片内部电路的每个输入端也与一个Wrapper电路单元连接。且第一芯片输出端连接的各Wrapper电路单元与第二芯片输入端连接的各Wrapper电路单元一一对应连接。由此可见，本申请所提供的技术方案，在第一芯片内部电路的输入端与封装焊盘间，以及第二芯片内部电路的输出端与封装焊盘间分别通过接一个Wrapper电路单元进行连接，由各芯片间的Wrapper电路单元消除了芯片内部电路的输入端、输出端与焊盘之间产生的时延，只存在两个芯片连线之间的延时。通过各芯片间形成的Wrapper电路链进行测试时，从Wrapper电路单元的测试输入端口或从封装焊盘获取测试信号进行测试，并从Wrapper电路单元的测试输出端或其他封装焊盘将测试结果发送至测试平台，进而可直接在测试平台观测到测试结果，由此可确定芯片间的通信是否正常，各焊点和连接线是否正常，提高测试效率同时，提高产品良品率。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请所提供的一种对同一封装下多颗芯片的测试电路的示意图；

图2为本申请实施例所提供的一种对同一封装下多颗芯片的测试电路的结构图；

图3为本申请实施例所提供的一种Wrapper电路单元的结构图；

图4为本申请另一实施例所提供的一种Wrapper电路单元的结构图；

附图标记如下：1为第一芯片，2为第二芯片，3为封装焊盘，4为Wrapper电路单元。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。

本申请的核心是提供一种对同一封装下多颗芯片的测试电路，通过在第一芯片内部电路输入端和第二芯片内部输出端与封装焊盘间各连接一个Wrapper电路，且第一芯片输出端连接的各Wrapper电路单元与第二芯片输入端连接的各Wrapper电路单元一一对应连接，由Wrapper电路单元消除各芯片输入输出端与封装焊盘之间的时延。此外，从Wrapper电路单元的测试输入端输入测试信号进行测试，可在测试平台直接观测到各芯片之间的通信是否正产，以及焊点和连接线是否正常，由此提高测试效率。

为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。

为了对封装后各芯片间的信号，焊点和连线进行测试，提高测试效率和产品良品率，本申请实施例提供了一种对同一封装下多颗芯片的测试电路，将第一芯片内部电路各输入端和第二芯片内部电路各输出端均通过一个Wrapper电路单元与对应的封装焊盘连接，并将各芯片间的Wrapper电路单元串联得到Wrapper电路链，由此消除芯片内部电路输入输出端与封装焊盘间的时延。此外，第一芯片输出端连接的各Wrapper电路单元与第二芯片输入端连接的各Wrapper电路单元一一对应连接，通过从Wrapper电路链输入测试信号进行测试，可从测试平台直接观察芯片间的通信是否正常，以及确定各焊点和连接线是否正常，进而提升测试效率。

图2为本申请实施例所提供的一种对同一封装下多颗芯片的测试电路的结构图，如图2所示，第一芯片1内部电路的每个输入端均通过一个Wrapper电路单元4与相应的封装焊盘3连接，即第一芯片1的输入端IN1至输入端IN5与对应的封装焊盘3之间均连接一个Wrapper电路单元4，且第一芯片1内部电路的每个输出端与一个Wrapper电路单元4连接，即第一芯片1输出端OUT1至输出端OUT5均与一个Wrapper电路单元4连接。

第二芯片2内部电路的每个输出端通过一个Wrapper电路单元4与相应的封装焊盘3连接，即第二芯片2输出端OUT6至输出端OUT10与对应的封装焊盘3之间均连接一个Wrapper电路单元4，且第二芯片2内部电路的每个输入端与一个Wrapper电路单元4连接，即第二芯片2输入端IN6至输入端IN10均与一个Wrapper电路单元4连接。第一芯片1输出端连接的各Wrapper电路单元4与第二芯片2输入端连接的各Wrapper电路单元4一一对应连接，即第一芯片1输出端OUT1至输出端OUT5所连接的各Wrapper电路单元4与第二芯片2输入端IN6至输入端IN10连接的各Wrapper电路单元4一一对应连接。此外，分别将第一芯片1和第二芯片2间连接的各Wrapper电路单元4进行串联得到Wrapper电路链。

需要说明的是，Wrapper电路单元4至少包括2中结构，对于具体选择的Wrapper电路单元4结构依据连接的封装焊盘3功能进行选择。此外，还需要说明的是，本申请所提供的技术方案，在进行芯片间的通信、各焊点和连接线的测试时，Wrapper电路单元4具有非工作模式、自测模式、连接测试模式和安全模式的测试模式，若测试第一芯片1和/或第二芯片2内部电路功能是否正常时，选择非工作模式。若测试第一芯片1内部电路和/或第二芯片2内部电路，以及内部电路的输出端、输入端与封装焊盘3之间是否正常时，选择自测模式。若测试第一芯片1和第二芯片2内部电路之间的连接是否正常时，选择连接测试模式。其中，安全测试模式为根据固定测试信号确定第一芯片1和第二芯片2之间的连接是否正常。

在进行测试时，测试平台通过信号输入端Wrp_si1和/或信号输入端si1和/或从第一芯片1的封装焊盘3输入测试的激励信号，且测试平台可直接从信号输出端Wrp_so1和/或信号输入端so1和/或从第二芯片2的封装焊盘3获取到测试结果，进而确定各芯片之间的通信、连接线和各焊点是否正常。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，包括：多个Wrapper电路单元，第一芯片内部电路的每个输入端均通过一个Wrapper电路单元与相应的封装焊盘连接，第一芯片内部电路的每个输出端与一个Wrapper电路单元连接。第二芯片内部电路的每个输出端也通过一个Wrapper电路单元与相应的封装焊盘连接，第二芯片内部电路的每个输入端也与一个Wrapper电路单元连接。且第一芯片输出端连接的各Wrapper电路单元与第二芯片输入端连接的各Wrapper电路单元一一对应连接。由此可见，本申请所提供的技术方案，在第一芯片内部电路的输入端与封装焊盘间，以及第二芯片内部电路的输出端与封装焊盘间分别通过接一个Wrapper电路单元进行连接，由各芯片间的Wrapper电路单元消除了芯片内部电路的输入端和输出端与焊盘之间产生的时延。通过各芯片间形成的Wrapper电路链进行测试时，从Wrapper电路单元的测试输入端口或从封装焊盘获取测试信号进行测试，并从Wrapper电路单元的测试输出端或其他封装焊盘将测试结果发送至测试平台，进而可直接在测试平台观测到测试结果，由此可确定芯片间的通信是否正常，各焊点和连接线是否正常，无需对每个芯片进行单独测试，提高测试效率同时，提高产品良品率。

在具体实施例中，将第一芯片内部电路间连接的各Wrapper电路单元串联得到第一Wrapper电路链，第二芯片内部电路间连接的各Wrapper电路单元串联得到第二Wrapper电路链。

第一Wrapper电路链包括N个Wrapper电路单元，第二Wrapper电路链包括M个Wrapper电路单元，其中，每个Wrapper电路单元均包括测试输入端和测试输出端，N和M均为大于1的自然数。

对于第一Wrapper电路链，N个Wrapper电路单元中第一个Wrapper电路单元的测试输出端与第二个Wrapper电路单元的测试输入端连接，以此类推，第N-1个Wrapper电路单元的测试输出端与第N个Wrapper电路单元的测试输入端连接，且第一个Wrapper电路单元的测试输入端作为第一Wrapper电路链的信号输入端，第N个Wrapper电路单元的测试输出端作为第一Wrapper电路链的信号输出端。例如，如图2所示，Wrp_si1作为第一芯片中第一Wrapper电路链的信号输入端，Wrp_so1作为第一芯片中第一Wrapper电路链的信号输出端。Wrp_si2作为第二芯片中第二Wrapper电路链的信号输入端，Wrp_so2作为第二芯片中第二Wrapper电路链的信号输出端。

由此，在进行测试时，测试平台将测试信号从信号输入端Wrp_si1和/或信号输入端Wrp_si2输入，并信号输出端Wrp_so1和/或信号输出端Wrp_so2输出，以此确定第一芯片和/或第二芯片是否正常。

此外，还可以从第一芯片的信号输入端Wrp_si1输入激励信号，并从第一芯片的信号输出端Wrp_so1、第二芯片的信号输入端Wrp_si2、第二芯片的信号输出端Wrp_so2获取测试结果，由此确定第一芯片和第二芯片之间的通信和连接线是否正常。

可以理解的是，第二Wrapper电路链与第一Wrapper电路链的连接方式相同，因此，对于第二Wrapper电路链的连接关系暂不赘述。需要说明的是，第一Wrapper电路链包含的Wrapper电路单元个数与第二Wrapper电路链包含的Wrapper电路单元个数可以相同，也可以不相同，对此本申请不作限定。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，将第一芯片间的Wrapper电路单元进行串联得到第一Wrapper电路链，将第二芯片间的Wrapper电路单元进行串联得到第二Wrapper电路链。由此，可以将各芯片的测试信号统一，并对各个芯片的管脚进行包装，保证了测试的一致性。此外，测试平台可以从第一Wrapper电路链和第二Wrapper电路链的信号输入端输入激励信号以测试各芯片是否正常，以及各芯片之间的通信和连接线是否正常，丰富测试方式的同时，提高测试效率。

在实施中，第一Wrapper电路链和第二Wrapper电路链中的每个Wrapper电路单元包括功能输入端和功能输出端，当Wrapper电路单元作为输入单元时，功能输入端与封装焊盘连接，功能输出端与第一芯片内部电路的输入端连接。当Wrapper电路单元作为输出单元时，功能输入端与第一芯片内部电路的输入端连接，功能输出端与封装焊盘连接，由此，可从封装焊盘输入测试信号以检测各焊点是否正常。

此外，每个Wrapper电路都包括测试输入端和测试输出端，在Wrapper电路链中，第一个Wrapper电路单元的测试输入端作为Wrapper电路链的信号输入端，否则，作为连接上一个Wrapper电路单元测试输出端的连接端。当然，在Wrapper电路链中，最后一个Wrapper电路单元的测试输出端作为Wrapper电路链的信号输出端，否则，作为连接下一个Wrapper电路单元测试输入端的连接端。

在测试芯片之间的通信是否正常时，测试平台从第一芯片的第一Wrapper电路链的信号输入端输入激励信号，即输入测试信号，并从第二芯片的第二Wrapper电路链的信号输出端获取测试结果，进而确定芯片之间的通信是否正常。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，每个Wrapper电路单元包括功能输入端和功能输出端，在Wrapper电路单元作为输入单元时，功能输入端与封装焊盘连接，功能输出端与第一芯片内部电路的输入端连接。在Wrapper电路单元作为输出单元时，功能输入端与第一芯片内部电路的输入端连接，功能输出端与封装焊盘连接。由此，测试平台可以从封装焊盘输入测试信号以检测各焊点是否正常。

事实上，Wrapper电路单元至少包括2种结构，且各芯片内部电路间连接的Wrapper电路单元的结构依据各芯片的封装焊盘功能进行选择。图3为本申请实施例所提供的一种Wrapper电路单元的结构图，如图3所示，Wrapper电路单元的第一结构包括：第一数字选择器MUX1、第二数字选择器MUX2和D触发器F。

第一数字选择器MUX1的第一输入端作为Wrapper电路单元的测试输入端cti，第二输入端连接第二数字选择器MUX2的输出端，且连接的公共端作为Wrapper电路单元的功能输出端cfo，第一数字选择器MUX1的输出端与D触发器F的输入端连接，第一数字选择器MUX1的控制端作为Wrapper电路单元的第一使能端Shift_en。

D触发器F的时钟信号端作为Wrapper电路单元的时钟信号端Shift_clk，D触发器F的输出端与第二数字选择器MUX2的第一输入端连接，且公共端作为Wrapper电路单元的测试输出端cto，第二数字选择器MUX2的第二输入端作为Wrapper电路单元的功能输入端cfi，第二数字选择器MUX2的控制端作为Wrapper电路单元的第二使能端Capture_en。

在第一Wrapper电路链中，各Wrapper电路单元串联时，第一个Wrapper电路单元的测试输入端cti作为如图2所示第一Wrapper电路链的信号输入端Wrp_si1，最后一个Wrapper电路单元的测试输出端cto作为第一Wrapper电路链的信号输出端Wrp_so1。同样的，在第二Wrapper电路链中，各Wrapper电路单元串联时，第一个Wrapper电路单元的测试输入端cti作为第二Wrapper电路链的信号输入端Wrp_si2，最后一个Wrapper电路单元的测试输出端cto作为第二Wrapper电路链的信号输出端Wrp_so2。

其中，时钟信号端Shift_clk为Wrapper电路单元的驱动时钟信号端，当第一使能端Shift_en为高电平时，Shift_clk可以驱动激励信号在Wrapper电路单元的测试输入端cti和测试输出端cto之间进行传输。当第二使能端Capture_en为为高电平，且第一使能端Shift_en为低电平时，Wrapper电路单元获取激励信号进行处理。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，通过在各封装焊盘与芯片内部电路之间连接Wrapper电路单元，并将各芯片间的Wrapper电路单元串联得到Wrapper电路链，测试平台基于Wrapper电路链对各芯片间的通信，各焊点，以及芯片间的连接线进行测试，提高测试效率，进而提升产品良品率。

图4为本申请另一实施例所提供的一种Wrapper电路单元的结构图，在上述实施例的基础上，Wrapper电路单元的第二结构还可以包括第三数字选择器MUX3的电路。

如图4所示，第三数字选择器MUX3的第一输入端与第二数字选择器的输出端连接，第三数字选择器MUX3的第二输入端作为Wrapper电路单元在安全模式下的输入端Safe_value，第三数字选择器MUX3的输出端作为Wrapper电路单元的功能输出端cfo，第三数字选择器MUX3的控制端作为Wrapper电路单元的第三使能端Safe_control。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，通过Wrapper电路链对芯片间的通信是否正常，各焊点和连接线进行测试，提高测试效率。

在上述实施例的基础上，为了增加测试多样性，以及保证芯片间各焊点、连接线各芯片功能均能测试，本申请实施例所提供的Wrapper电路单元包括非工作模式、自测模式、连接测试模式和安全模式四种工作模式。需要说明的是，如图2所示，第一芯片内部电路包括信号测试输入端si1和信号测试输出端so1，第二芯片内部电路包括信号测试输入端si2和信号测试输出端so2。

其中，非工作模式为从第一芯片和/或第二芯片的信号测试输入端输入测试信号，并从第一芯片和/或第二芯片的信号测试输出端获取对应的测试结果，以确定第一芯片和/或第二芯片的内部电路功能是否正常的模式。选择非工作模式进行测试时，Wrapper电路单元不工作，此时，各芯片间处于连通状态，当测试平台从第一芯片的信号测试输入端si1和/或第二芯片的信号测试输入端si2输入激励信号时，并从第一芯片的信号测试输出端so1和/或第二芯片的信号测试输出端so2获取测试结果，由此确定第一芯片和/或第二芯片的内部电路是否正常，即完成芯片的自测。

当然，当测试平台从第一芯片的信号测试输入端si1和/或第二芯片的信号测试输入端si2输入激励信号时，激励信号经过第一Wrapper电路链和第二Wrapper电路链，将激励信号传递至各Wrapper电路单元，每个Wrapper电路单元产生结果信号，并经过各Wrapper电路单元从第一芯片的信号测试输出端so1和/或第二芯片的信号测试输出端so2输出测试结果，进而测试各芯片之间的连接线是否正常。

自测模式为从Wrapper电路链的测试输入端输入测试信号，并从Wrapper电路链的测试输出端获取对应的测试结果，以确定第一芯片和/或第二芯片内部电路，以及内部电路的输出端、输入端与封装焊盘之间是否正常的模式。在选择自测模式进行测试时，测试平台的测试信号，即测试平台输出的激励信号不从各芯片的封装焊盘输出，而是从第一Wrapper电路链的信号输入端Wrp_si1和/或第二Wrapper电路链的信号输入端Wrp_si2输入，获取测试结果时，从第一Wrapper电路链的信号输出端Wrp_so1和/或第二Wrapper电路链的信号输出端Wrp_so2获取。

激励信号经各Wrapper电路单元处理产生结果信号并从信号输出端Wrp_so1和/或信号输出端Wrp_so2输出，进而测试平台可确定第一芯片和/或第二芯片内部电路，以及内部电路的输出端、输入端与封装焊盘之间是否正常。

连接测试模式为从第一芯片的任意一个封装焊盘输入测试信号，通过Wrapper电路的功能输出端获取对应的测试结果以确定第一芯片和第二芯片的内部电路之间的连接是否正常的模式。在选择连接测试模式进行测试时，测试平台从第一芯片的Wrapper电路链的测试输入端Wrp_si1输入测试信号，并从第一芯片的Wrp_so1、第二芯片的Wrapper电路链的测试输入端Wrp_si2、测试输出端Wrp_so2获取对应的测试结果，即可确定第一芯片和第二芯片的内部电路之间的连接是否正常。

安全模式为获取固定测试信号以测试第一芯片和第二芯片之间的连接是否正常的模式。当第一芯片和第二芯片间的连线时延大于观察时钟脉冲宽度时，Wrapper电路单元设置为安全模式，也就是说，在封装焊盘与芯片内部电路之间设置Wrapper电路单元虽然可以消除一部分时延，但是当芯片间的连接线过长时，还是会存在时延大于观察时钟脉冲，导致无法观察到测试结果。例如，观察时钟脉冲为10ns，但芯片间的连接线产生的时延为15ns，则无法观察测试结果。此时，可以选择Wrapper电路单元的安全模式，此模式无需依赖观察测试时钟，可忽略时延的大小，将固定测试信号从第一Wrapper电路链的信号输入端Wrp_si1和/或第二Wrapper电路链的信号输入端Wrp_si2输入，并从第一Wrapper电路链的信号输出端Wrp_so1和/或第二Wrapper电路链的信号输出端Wrp_so2获取测试结果，进而确定第一芯片和第二芯片之间的连接是否正常的模式。

本申请实施例所提供的对同一封装下多颗芯片的测试电路，Wrapper电路单元包括非工作模式、自测模式、连接测试模式和安全模式四种工作模式，测试平台通过选择不同的测试模式，由不同的信号输入端将测试信号经各Wrapper电路单元进行处理和传输，并从对应的信号输出端获取测试结果，以确定芯片间的通信、连接线和各焊点是否正常。满足测试的多样性，并保证芯片之间的通信，芯片的功能，各焊点和连接点等均能进行测试，由此提高测试效率。

在上述实施例中，对于一种对同一封装下多颗芯片的测试电路进行了详细描述，本申请实施例还提供了一种对同一封装下多颗芯片的测试方法，该方法应用于上述实施例中的一种对同一封装下多颗芯片的测试电路。

在具体实施中，依据芯片封装焊盘的功能选择对应的Wrapper电路单元结果插入封装焊盘与芯片内部电路间，然后根据测试需求选择对应的测试模式，在不同的测试模式下，将激励信号从对应的信号输入端输入，激励信号经各Wrapper电路单元处理后从对应的信号输出端输出，此时，即可在测试平台确定各芯片间的通信、连接线和各焊点是否正常。

本申请实施例所提供的对同一封装下多颗芯片的测试方法产生的有益效果与上述实施例中一种对同一封装下多颗芯片的测试电路产生的有益效果相对应，此处暂不赘述。

以上对本申请所提供的一种对同一封装下多颗芯片的测试电路进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (8)

1.一种对同一封装下多颗芯片的测试电路，其特征在于，包括：多个Wrapper电路单元；

第一芯片内部电路的每个输入端通过一个所述Wrapper电路单元与相应的封装焊盘连接，且所述第一芯片内部电路的每个输出端与一个所述Wrapper电路单元连接；

第二芯片内部电路的每个输出端通过一个所述Wrapper电路单元与相应的封装焊盘连接，且所述第二芯片内部电路的每个输入端与一个所述Wrapper电路单元连接；

所述第一芯片输出端连接的各所述Wrapper电路单元与所述第二芯片输入端连接的各所述Wrapper电路单元一一对应连接；

对应地，所述第一芯片内部电路间连接的各所述Wrapper电路单元串联得到第一Wrapper电路链，所述第二芯片内部电路间连接的各所述Wrapper电路单元串联得到第二Wrapper电路链；

对应地，所述第一Wrapper电路链包括N个Wrapper电路单元，每个所述Wrapper电路单元包括测试输入端和测试输出端；其中，N为大于1的自然数；

所述N个Wrapper电路单元中第一个Wrapper电路单元的所述测试输出端与第二个Wrapper电路单元的测试输入端连接，以此类推，第N-1个Wrapper电路单元的测试输出端与第N个Wrapper电路单元的测试输入端连接，且第一个所述Wrapper电路单元的测试输入端作为所述第一Wrapper电路链的信号输入端，第N个所述Wrapper电路单元的测试输出端作为所述第一Wrapper电路链的信号输出端；其中，在进行测试时，将测试信号从所述第一芯片中的所述第一Wrapper电路链的信号输入端和/或所述第二芯片中的所述第二Wrapper电路链的信号输入端输入，并从所述第一Wrapper电路链的信号输出端和/或所述第二芯片中的所述第二Wrapper电路链的信号输出端输出以确定所述第一芯片和/或所述第二芯片是否正常；

从所述第一芯片的所述第一Wrapper电路链的信号输入端输入激励信号，从所述第一芯片的所述第一Wrapper电路链的信号输出端、所述第二芯片的所述第二Wrapper电路链的信号输入端、所述第二Wrapper电路链的信号输出端获取测试结果，以确定所述第一芯片和所述第二芯片之间的通信和连接线是否正常。

2.根据权利要求1所述的对同一封装下多颗芯片的测试电路，其特征在于，所述第二Wrapper电路链包括M个Wrapper电路单元，且M个Wrapper电路单元间的连接方式与所述第一Wrapper电路链中的N个Wrapper电路单元间的连接方式相同；其中，M为大于1的自然数。

3.根据权利要求2所述的对同一封装下多颗芯片的测试电路，其特征在于，每个所述Wrapper电路单元均包括功能输入端和功能输出端；

当所述Wrapper电路单元作为输入单元时，所述功能输入端与封装焊盘连接，所述功能输出端与各芯片内部电路的输入端连接；

当所述Wrapper电路单元作为输出单元时，所述功能输入端与各芯片内部电路的输入端连接，所述功能输出端与封装焊盘连接。

4.根据权利要求3所述的对同一封装下多颗芯片的测试电路，其特征在于，所述Wrapper电路单元的第一结构包括：第一数字选择器、第二数字选择器和D触发器；

所述第一数字选择器的第一输入端作为所述测试输入端，第二输入端连接所述第二数字选择器的输出端，且连接的公共端作为所述功能输出端，所述第一数字选择器的输出端与所述D触发器的输入端连接，所述第一数字选择器的控制端作为所述Wrapper电路单元的第一使能端；

所述D触发器的时钟信号端作为所述Wrapper电路单元的时钟信号端，所述D触发器的输出端与所述第二数字选择器的第一输入端连接，且公共端作为所述测试输出端，所述第二数字选择器的第二输入端作为所述功能输入端，所述第二数字选择器的控制端作为所述Wrapper电路单元的第二使能端。

5.根据权利要求4所述的对同一封装下多颗芯片的测试电路，其特征在于，所述Wrapper电路单元的第二结构还包括：第三数字选择器；

所述第三数字选择器的第一输入端与所述第二数字选择器的输出端连接，所述第三数字选择器的第二输入端作为所述Wrapper电路单元在安全模式下的输入端，所述第三数字选择器的输出端作为所述功能输出端，所述第三数字选择器的控制端作为所述Wrapper电路单元的第三使能端。

6.根据权利要求5所述的对同一封装下多颗芯片的测试电路，其特征在于，所述Wrapper电路单元至少包括2种结构，且各芯片内部电路间连接的所述Wrapper电路单元的结构依据各芯片的封装焊盘功能进行选择。

7.根据权利要求4所述的对同一封装下多颗芯片的测试电路，其特征在于，所述第一芯片内部电路和所述第二芯片内部电路均包括信号测试输入端和信号测试输出端，所述Wrapper电路单元包括非工作模式、自测模式、连接测试模式和安全模式；

所述非工作模式：为从所述第一芯片和/或所述第二芯片的信号测试输入端输入测试信号，并从所述第一芯片和/或所述第二芯片的信号测试输出端获取对应的测试结果，以确定所述第一芯片和/或所述第二芯片的内部电路功能是否正常的模式；

所述自测模式：为从Wrapper电路链的测试输入端输入所述测试信号，并从所述Wrapper电路链的测试输出端获取对应的测试结果，以确定所述第一芯片和/或所述第二芯片内部电路，以及内部电路的输出端、输入端与封装焊盘之间是否正常的模式；

所述连接测试模式：为从所述第一芯片的任意一个封装焊盘输入所述测试信号，通过Wrapper电路的功能输出端获取对应的测试结果以确定所述第一芯片和所述第二芯片的内部电路之间的连接是否正常的模式；

所述安全模式：为获取固定测试信号以测试所述第一芯片和所述第二芯片之间的连接是否正常的模式。

8.根据权利要求7所述的对同一封装下多颗芯片的测试电路，其特征在于，当所述第一芯片和所述第二芯片之间的连线时延大于观察时钟脉冲宽度时，所述Wrapper电路单元设置为所述安全模式。