CN110265383A - 半导体管芯和包括其的半导体器件 - Google Patents

半导体管芯和包括其的半导体器件 Download PDF

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Abstract

提供了半导体管芯和包括其的半导体器件。该半导体管芯可以包括：第一延迟电路，形成在基板上并配置为延迟测试信号，第一延迟电路包括串联连接的第一延迟级；第二延迟电路，形成在基板上并配置为延迟测试信号，第二延迟电路包括串联连接的第二延迟级；至少一个穿通硅通路，连接到第一延迟级的输出端子中的至少一个输出端子，所述至少一个穿通硅通路贯穿基板；以及负载确定装置，配置为将从第一延迟级中的一个输出的第一延迟信号与从第二延迟级中的一个输出的第二延迟信号相比较，并且确定所述至少一个穿通硅通路的负载。

Description

半导体管芯和包括其的半导体器件
技术领域
本公开的示例实施方式涉及半导体管芯和/或包括其的半导体器件。例如，至少一些示例实施方式涉及用于确定穿通硅通路的负载的半导体管芯和/或包括该半导体管芯的半导体器件。
背景技术
多个半导体管芯被堆叠以增大半导体器件的集成密度。在半导体器件具有三维结构的情况下，可以增加将存储在半导体器件中或由半导体器件处理的数据量。为了形成三维半导体器件，各种封装技术可以被应用于半导体管芯。例如，因为穿通硅通路(TSV)适合于半导体器件的小型化和高速度，所以TSV可以用于堆叠半导体管芯。
TSV被形成为垂直贯穿半导体管芯的基板。测试工艺可以被执行，以通过测试TSV中是否存在缺陷而确定TSV是否被正常形成。
发明内容
因为半导体器件可以高速操作，所以在一个或更多个示例实施方式中，半导体管芯被配置为计算或确定TSV的负载而非仅仅确定TSV中是否存在缺陷。
本发明构思的一些示例实施方式提供了用于确定穿通硅通路的负载的半导体管芯以及包括该半导体管芯的半导体器件。
根据本发明构思的一些示例实施方式，一种半导体管芯可以包括：基板上的第一延迟电路，第一延迟电路被配置为延迟测试信号以生成第一延迟信号，第一延迟电路包括串联连接的第一延迟级，第一延迟级包括输出端子；基板上的第二延迟电路，第二延迟电路被配置为延迟测试信号以生成第二延迟信号，第二延迟电路包括串联连接的第二延迟级；至少一个穿通硅通路，连接到第一延迟级的输出端子中的至少一个，所述至少一个穿通硅通路贯穿基板；以及处理电路，配置为基于第一延迟信号和第二延迟信号确定所述至少一个穿通硅通路的负载。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括第一半导体管芯和堆叠在第一半导体管芯上的第二半导体管芯，第一半导体管芯包括：串联连接的第一延迟级，第一延迟级被配置为接收测试信号，第一延迟级中的一个被配置为输出第一延迟信号；串联连接的第二延迟级，第二延迟级被配置为接收测试信号，第二延迟级中的一个被配置为输出第二延迟信号；至少一个第一穿通硅通路，连接到第一延迟级的输出端子中的至少一个输出端子；以及处理电路，配置为基于第一延迟信号和第二延迟信号确定所述至少一个第一穿通硅通路和至少一个第二穿通硅通路的负载，第二半导体管芯包括与所述至少一个第一穿通硅通路电连接的所述至少一个第二穿通硅通路。
根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包含至少一个第一穿通硅通路的第一半导体管芯、以及堆叠在第一半导体管芯上的第二半导体管芯，第二半导体管芯包括：串联连接的第一延迟级，第一延迟级包括输出端子，第一延迟级中的一个被配置为输出第一延迟信号；串联连接的第二延迟级，第二延迟级中的一个被配置为输出第二延迟信号；至少一个第二穿通硅通路，电连接到第一延迟级的输出端子中的至少一个和所述至少一个第一穿通硅通路；发送器，配置为将从第一半导体管芯接收到的测试信号发送到第一延迟级和第二延迟级；以及处理电路，配置为基于第一延迟信号和第二延迟信号确定所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路的负载。
附图说明
图1是示出根据本发明构思的一示例实施方式的半导体管芯的剖视图。
图2是示出根据本发明构思的一示例实施方式的测试电路的框图。
图3是示出根据本发明构思的另一示例实施方式的测试电路的框图。
图4是示出根据本发明构思的另外的示例实施方式的测试电路的框图。
图5是示出根据本发明构思的再另外的示例实施方式的测试电路的框图。
图6是示出根据本发明构思的一示例实施方式的半导体器件的剖视图。
图7是示出根据本发明构思的另一示例实施方式的半导体器件的剖视图。
图8是示出根据本发明构思的另外的示例实施方式的半导体器件的透视图。
图9是示出根据本发明构思的一示例实施方式的电子设备的剖视图。
图10是示出根据本发明构思的另一示例实施方式的电子设备的剖视图。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例实施方式，附图中显示了示例实施方式。
图1是示出根据本发明构思的一示例实施方式的半导体管芯的剖视图。
参照图1，半导体管芯100可以包括基板110和互连层120，这里，基板110可以由半导体材料(例如硅)形成。
基板110可以包括第一电路区域111至第三电路区域113。虽然图1中示出了三个电路区域(例如111-113)，但本发明构思的示例实施方式不限于该数量的电路区域。第一电路区域111至第三电路区域113可以通过第一穿通硅通路(TSV)114和第二穿通硅通路(TSV)115分开。
构成集成电路的各种元件可以集成在第一电路区域111至第三电路区域113的每个上。例如，元件(或晶体管)的源极区域、漏极区域和体区域可以提供在第一电路区域111至第三电路区域113的每个上。集成电路可以包括存储单元阵列、控制存储单元阵列的外围电路、逻辑电路、或其组合。在一些示例实施方式中，半导体管芯100可以被称为存储管芯。然而，在另外的示例实施方式中，半导体管芯100可以是应用处理器(AP)或片上系统(SoC)。
基板110可以包括第一TSV 114和第二TSV 115。然而，本发明构思的示例实施方式不限于图1所示的该数量的TSV。第一TSV 114和第二TSV 115可以在垂直方向上贯穿基板110。第一TSV 114和第二TSV 115可以提供用于与堆叠在半导体管芯100上的另一半导体管芯(未示出)交换信号的路径。
第一TSV 114可以由导电材料(例如多晶硅、铜、钨或铝)中的至少一种形成，或者包括导电材料(例如多晶硅、铜、钨或铝)中的至少一种。第一TSV 114可以具有填充在通路孔中的柱形状。第一绝缘体114a可以使用诸如硅氧化物的绝缘材料形成。第一绝缘体114a可以被构造为覆盖、包围或围绕第一TSV 114的侧面。第一绝缘体114a可以被构造为阻止第一TSV 114中的导电材料扩散到基板110中。第二TSV 115和第二绝缘体115a可以以与第一TSV 114和第一绝缘体114a相同的方式来实现。
互连层120可以设置或安置在基板110上。第一绝缘层130可以设置在基板110上，阻挡层140可以设置在第一绝缘层130上，第二绝缘层150可以设置在阻挡层140上。
第一绝缘层130和第二绝缘层150的每个可以由绝缘材料(例如硅氧化物)形成，或者包括绝缘材料(例如硅氧化物)。为了集成电路的元件之间或所述元件与TSV之间的电连接，金属线可以形成在第一绝缘层130和第二绝缘层150的每个中。阻挡层140可以被构造为阻止提供在第一绝缘层130内的金属线中包含的金属元素的扩散。
在第一绝缘层130中，可以设置与第一电路区域111、第二电路区域112、第三电路区域113、第一TSV 114和/或第二TSV 115电连接的第一金属线131。第一金属线131可以包括诸如铜、钨、铝或其组合的金属材料。在第二绝缘层150中，可以设置电连接第一金属线131的第二金属线151。第二金属线151可以实现为与第一金属线131相似。在一些示例实施方式中，第一金属线131和第二金属线151可以形成为与图1的第一金属线和第二金属线不同。
在一些示例实施方式中，用于测试第一TSV 114和第二TSV 115的测试电路可以设置在第一电路区域111至第三电路区域113中的一个或更多个中。根据本发明构思的一些示例实施方式，除了确定第一TSV 114和第二TSV 115是否被正常形成之外，测试电路还可以确定或测量第一TSV 114和第二TSV 115的负载。在下文中，测试电路将在下面被更详细地描述。
图2是示出根据本发明构思的一示例实施方式的测试电路的框图。将参照图2连同图1描述该测试电路。
参照图1和图2，测试电路200可以确定或测量第一TSV 214和第二TSV 215的负载。这里，TSV的负载可以是表示TSV的电阻、电感和电容的参数。理想TSV的电阻、电感和电容全部可以为零，并且理想TSV可以不改变经过其的信号。然而，事实上，TSV的电阻、电感和电容的每个可以具有不为零的值。因此，会期望确定TSV的负载，其影响经过TSV的信号并且表示TSV的电阻、电感和电容的全部。
测试电路200可以形成在其中形成第一TSV 214和第二TSV 215的基板上。测试电路200可以包括第一TSV 214和第二TSV 215、发送器220、第一延迟电路230和第二延迟电路240、以及负载确定装置250。本发明构思的示例实施方式不限于图2所示的该数量的第一TSV 214和第二TSV 215，在一示例实施方式中，TSV的数量可以是至少一个。TSV可以使用无源元件电阻器、电感器和电容器中的至少一个来建模。电阻器、电感器和电容器可以分别表示TSV的电阻、电感和电容。
参照图2，第一TSV 214和第二TSV 215可以是图1的第一TSV 114和第二TSV 115。首先，参照回图1，另一半导体管芯可以不堆叠在半导体管芯100上，或者半导体管芯100可以不堆叠在另一半导体管芯上。第一TSV 114和第二TSV 115的第一端子可以电连接到第一金属线131，但是第一TSV 114和第二TSV 115的第二端子可以处于浮置状态。
在前述情况下，第一TSV 214和第二TSV 215的每个可以使用电容器来建模，该电容器具有电连接到第一金属线131的第一端子和处于浮置状态的第二端子，如图2所示。第一TSV 214和第二TSV 215的第一端子可以连接到第一延迟电路230，并且第一TSV 214和第二TSV 215的第二端子可以处于浮置状态。
图2示出了第一TSV 214和第二TSV 215的每个使用电容器来建模的示例。虽然未在图2中示出，但是除了电容器之外，第一TSV 214和第二TSV 215的每个还可以使用电阻器或电感器来建模。在这种情况下，电阻器、电感器或电容器可以被建模为彼此串联或并联电连接。第一TSV 214和第二TSV 215可以被称为其中图1的第一TSV 114和第二TSV 115被建模的电路。
发送器220可以将测试信号发送到第一延迟电路230和第二延迟电路240的每个。例如，测试信号可以是以周期性或非周期性方式转换(transition)的脉冲信号或时钟。测试信号的逻辑状态可以与脉冲信号或时钟类似地以周期性或非周期性方式改变。在一些示例实施方式中，发送器220可以通过至少一个焊盘从半导体管芯100的外部(例如，从另一半导体管芯或测试器件)接收测试信号，并且可以将接收到的测试信号输出到第一延迟电路230和第二延迟电路240的每个。在另外的示例实施方式中，发送器220可以在内部生成测试信号。
第一延迟电路230可以包括串联连接的第一延迟级231和232。第一延迟电路230可以形成或设置在基板上。第一延迟级231和232的每个可以将接收到的信号发送到与其串联连接的下一个延迟级。第一延迟级231和232的每个可以包括至少一个逻辑门。例如，逻辑门可以包括反相器、与非门、或非门、与门、或门、异或门、异或非门等中的至少一个。逻辑门可以执行各种各样的位操作。第一延迟级231和232可以彼此相同。最后的第一延迟级232可以将延迟的测试信号发送到负载确定装置250。
在一些示例实施方式中，最后的第一延迟级232可以将延迟的测试信号发送到缓冲器(未示出)，并且缓冲器可以将延迟的测试信号发送到负载确定装置250。换言之，最后的第一延迟级232的输出信号可以不被直接发送到负载确定装置250。缓冲器可以包括至少一个逻辑门，并且可以实现为与第一延迟级231和232的每个相同。
第二延迟电路240可以包括串联连接的第二延迟级241和242。第二延迟电路240可以形成或设置在基板上。第二延迟级241和242的每个可以将接收到的信号发送到与其串联连接的下一个延迟级。第二延迟级241和242的每个可以包括至少一个逻辑门。第二延迟级241和242可以彼此相同。最后的第二延迟级242可以将延迟的测试信号发送到负载确定装置250。在一些示例实施方式中，最后的第二延迟级242可以将延迟的测试信号发送到缓冲器(未示出)，并且缓冲器可以将延迟的测试信号发送到负载确定装置250。
第一延迟电路230和第二延迟电路240可以实现为彼此相似。第一延迟级231和232的每个可以与第二延迟级241和242的每个相同。然而，第一延迟级231和232的负载可以与第二延迟级241和242的负载不同。
在一些示例实施方式中，与图2所示的实施方式不同，第一延迟级231和232的数量可以不等于第一TSV 214和第二TSV 215的数量。TSV的数量可以是至少一个，并且该至少一个TSV可以连接到第一延迟级231和232的至少一个输出端子。相比之下，第二延迟级241和242的输出端子可以不连接到所述至少一个TSV。
基于第一延迟级231和232的每个的输入电容、电连接第一延迟级231和232的金属线的负载、以及所述至少一个TSV的负载，可以确定第一延迟级231和232中与所述至少一个TSV连接的第一延迟级的传播延迟。基于第二延迟级241和242的每个的输入电容、以及将第二延迟级241和242彼此电连接的金属线的负载，可以确定第二延迟级241和242的每个的传播延迟。换言之，第二延迟级241和242的每个的传播延迟可以不受TSV的负载影响。在一些示例实施方式中，术语传播延迟可以意思是单个延迟级对经过该单个延迟级的信号所施加的延迟。
在一些示例实施方式中，如图2所示，第一延迟级231和232的输出端子可以分别连接到第一TSV 214和第二TSV 215。换言之，第一延迟级231和232的数量可以等于第一TSV214和第二TSV 215的数量。相比之下，第二延迟级241和242的输出端子可以不连接到第一TSV 214和第二TSV 215。因为第二延迟级241和242的每个的传播延迟不受TSV的负载影响，所以第一延迟级231和232的每个的传播延迟可以大于第二延迟级241和242的每个的传播延迟。
在一些示例实施方式中，本发明构思不限于图2所示的该数量的第一延迟级231和232与该数量的第二延迟级241和242。基于作为负载确定的目标对象的第一TSV 214和第二TSV 215的数量，可以确定第一延迟级231和232的数量。随着第一TSV 214和第二TSV 215的数量增加，第一延迟信号与第二延迟信号之间的延迟差可以增大。随着第一延迟信号与第二延迟信号之间的延迟差增大，可以确定第一TSV 214和第二TSV 215的负载。例如，第二延迟级241和242的数量可以等于第一延迟级231和232的数量。
测试信号可以顺序地经过第一延迟级231和232。类似地，测试信号可以顺序地经过第二延迟级241和242。因为第一延迟级231和232中的至少一个的传播延迟大于第二延迟级241和242的每个的传播延迟，所以第一延迟信号可以比第二延迟信号被进一步延迟。基于至少一个TSV的负载或第一TSV 214和第二TSV 215的负载，可以确定第一延迟信号与第二延迟信号之间的延迟差(或相位差)。也就是，当将第一延迟信号与第二延迟信号相比较时，可以确定或测量至少一个TSV的负载。
由于在第一延迟级231和232之间形成串联连接以及形成与TSV的连接的金属线的负载(电阻、电感和电容)，第一延迟级231和232的每个的传播延迟可以增大。因此，为了减少由金属线的负载引起的前述影响，第一延迟级231和232可以与第一TSV 214和第二TSV215相邻设置。例如，第一延迟级231的输出端子可以通过第一金属线131和第二金属线151电连接到第一TSV 214的第一端子和第一延迟级232的输入端子。随着第一金属线131和第二金属线151的长度减小，第一金属线131和第二金属线151的负载可以减小。
随着第一金属线131和第二金属线151的负载减小，第一延迟级231的输出信号可以主要由第一TSV 214的负载延迟。例如，第一延迟级231可以设置在第一电路区域111中，并且第一延迟级232可以设置在第二电路区域112中。测试电路200可以如上所述设置并分布在几个电路区域中，但是测试电路200可以设置在与用于TSV的区域分开的一个电路区域中。
即使当第一金属线131和第二金属线151的长度减小时，第一延迟级231和232的每个的传播延迟仍然可以由于第一金属线131和第二金属线151的负载而增大。在一些示例实施方式中，为了排除由第一金属线131和第二金属线151的负载引起的不期望的效果，除了连接到第一延迟电路230的第一TSV 214和第二TSV 215以外，第二延迟电路240可以实现为与第一延迟电路230相同。
更详细地，除了第一TSV 214的第一端子与连接第一延迟级231和232的金属线连接以外，连接第二延迟级241和242的金属线可以实现为与连接第一延迟级231和232的金属线相同。因此，当将第一延迟信号与第二延迟信号相比较时，可以确定从中排除了延迟级之间金属线的负载的仅TSV的负载。
此外，第一延迟级231和232的每个的传播延迟可以通过第一延迟级231和232的每个的输入电容而增大。因此，为了排除由第一延迟级231和232的每个的输入电容引起的不期望的效果，第二延迟级241和242可以实现为与第一延迟级231和232相同。当将第一延迟信号与第二延迟信号相比较时，可以确定从中排除了延迟级的输入电容的仅TSV的负载。
总之，为了精确地确定仅至少一个TSV的负载，第二延迟级241和242可以实现为与第一延迟级231和232相同，第二延迟级241和242可以与第一延迟级231和232相邻设置，并且连接第一延迟级231和232的金属线可以实现为与连接第二延迟级241和242的金属线相同。换言之，第二延迟级241连同第一延迟级231可以设置在第一电路区域111中，第二延迟级242连同第一延迟级232可以设置在第二电路区域112中。第二延迟级241和242的数量可以等于第一延迟级231和232的数量。
通过上述实现方式和设置，如果第一延迟信号未被所述至少一个TSV的负载延迟，则第二延迟信号可以与第一延迟信号相同地延迟。也就是，如果第一延迟信号未被所述至少一个TSV的负载延迟，则第一延迟信号的延迟量和第二延迟信号的延迟量可以彼此相同。第二延迟信号可以是用于确定所述至少一个TSV的负载的参考信号。
在一些示例实施方式中，测试电路200可以包括处理电路(未示出)。处理电路可以是但不限于处理器、中央处理单元(CPU)、控制器、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、片上系统(SoC)、可编程逻辑单元、微处理器、或者能够以规定方式执行操作的任何其它器件。
通过布局设计或者执行存储在存储器(未示出)中的计算机可读指令，处理电路可以被配置成专用计算机，以实现用于将第一延迟信号与第二延迟信号相比较并确定与第一延迟电路230连接的所述至少一个TSV的负载的负载确定装置250。负载确定装置250可以被称为负载测量器件(或备选地，单元)。负载确定装置250可以以数字方式将第一延迟信号与第二延迟信号之间的延迟差数字化。例如，为了减小第一金属线131和第二金属线151的负载，负载确定装置250可以设置在图1的第三电路区域113中。
更详细地，负载确定装置250可以包括与时钟同步操作的第一计数器251和第二计数器252。
第一计数器251可以接收第一延迟信号并对第一延迟信号相对于测试信号被延迟了多久进行计数。第一计数器251的第一计数值可以指示测试信号与第一延迟信号之间的延迟差。
类似地，第二计数器252可以接收第二延迟信号并对第二延迟信号相对于测试信号被延迟了多久进行计数。第二计数器252的第二计数值可以指示测试信号与第二延迟信号之间的延迟差。例如，第一计数器251和第二计数器252的每个可以以数字方式使用至少一个触发器电路来实现。虽然未在图2中示出，但是第一计数器251和第二计数器252的每个还可以接收测试信号。负载确定装置250还可以包括比较器，以将第一计数器251的第一计数值与第二计数器252的第二计数值相比较。
例如，第一计数值与第二计数值之间的差值可以与连接到第一延迟电路230的至少一个TSV的负载成比例。例如，在第一TSV 214和第二TSV 215连接到第一延迟电路230的情况下，基于由第一计数值与第二计数值之间的差值确定的负载、以及TSV的数量，可以确定第一TSV 214和第二TSV 215的每个的负载。
在一些示例实施方式中，在第一TSV 214或第二TSV 215发生故障或者难以高速传输信号的情况下，第一TSV 214和第二TSV 215的总负载会过大。也就是，第一TSV 214和第二TSV 215的总负载可以大于与能由第一计数器251获得的最大计数值(或最高计数值)对应的负载。在这种情况下，第一计数器251可以输出最大计数值，并且基于最大计数值，确定第一TSV 214或第二TSV 215发生故障或者难以高速传输信号。
在一些示例实施方式中，负载确定装置250还可以包括第三计数器(未示出)，该第三计数器可以对第一延迟信号相对于第二延迟信号被延迟了多久进行计数。第三计数器的第三计数值可以指示第一延迟信号与第二延迟信号之间的延迟差。第三计数器的第三计数值可以与连接到第一延迟电路230的至少一个TSV的负载成比例。
图3是示出根据本发明构思的另一实施方式的测试电路的框图。将参照图3连同图2更详细地描述该测试电路。
参照图2和图3，测试电路300可以包括第一TSV 314和第二TSV 315、发送器320、第一延迟电路330和第二延迟电路340、以及负载确定装置350。负载确定装置350可以包括第一计数器351和第二计数器352。第一TSV 314和第二TSV 315、发送器320、第一延迟电路330和第二延迟电路340以及负载确定装置350可以被配置为以与图2的(例如，用相似附图标记标识的)对应元件相似的方式操作。因此，在以下对测试电路300的描述中，将主要描述与测试电路200不同的技术特征。
与测试电路200不同，测试电路300还可以包括第一多路复用器360和第二多路复用器370。第一多路复用器360可以选择第一延迟级331和332的输出信号中的一个，并且可以将所选择的信号(例如第一延迟信号)发送到负载确定装置350。将被输入到第一多路复用器360的信号的数量可以等于第一延迟级331和332的数量。类似地，第二多路复用器370可以选择第二延迟级341和342的输出信号中的一个，并且可以将所选择的信号(例如第二延迟信号)发送到负载确定装置350。将被输入到第二多路复用器370的信号的数量可以等于第二延迟级341和342的数量。
负载确定装置350可以将从第一延迟级331和332中的一个输出的第一延迟信号与从第二延迟级341和342中的一个输出的第二延迟信号相比较。也就是，负载确定装置350可以确定连接到第一延迟级331和332的所有TSV的负载、或连接到第一延迟级331和332的TSV的一部分的负载。在图3中，通过其输出第一延迟信号的第一延迟级331和332的数量可以等于通过其输出第二延迟信号的第二延迟级341和342的数量。
在一些示例实施方式中，测试电路300还可以包括分别与第一延迟级331和332的输出端子连接的缓冲器(未示出)、以及分别与第二延迟级341和342的输出端子连接的缓冲器(未示出)。在这种情况下，第一多路复用器360可以接收从缓冲器输出的第一延迟信号。第二多路复用器370也可以接收从缓冲器输出的第二延迟信号。
在一些示例实施方式中，测试电路300还可以包括控制电路(未示出)。
控制电路可以包括处理电路(未示出)。处理电路可以是但不限于处理器、中央处理单元(CPU)、控制器、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、片上系统(SoC)、可编程逻辑单元、微处理器、或能够以规定方式执行操作的任何其它器件。
因此，除了实现负载确定装置250之外，在一些示例实施方式中，通过布局设计或者执行存储在存储器(未示出)中的计算机可读指令，处理电路还可以而被配置成专用计算机，以实现用于控制发送器320、负载确定装置350、第一多路复用器360和第二多路复用器370的控制电路。例如，控制电路可以控制发送器320生成测试信号。控制电路可以控制负载确定装置350以允许确定结果由负载确定装置350输出。控制电路可以控制第一多路复用器360和第二多路复用器370，以允许第一延迟级331和332的输出端子中的一个以及第二延迟级341和342的输出端子中的一个由第一多路复用器360和第二多路复用器370选择。
图4是示出根据本发明构思的另外的示例实施方式的测试电路的框图。将参照图4连同图2和图3更详细地描述该测试电路。
参照图2-4，测试电路400可以包括第一TSV 414和第二TSV 415、发送器420、第一延迟电路430和第二延迟电路440、以及输出电路480。第一延迟电路430可以包括第一延迟级431和432，第二延迟电路440可以包括第二延迟级441和442。第一TSV 414和第二TSV415、发送器420、第一延迟电路430和第二延迟电路440可以被配置为以与图2或图3的(例如，用相似附图标记标识的)对应元件相似的方式操作。因此，在以下对测试电路400的描述中，将主要描述与测试电路200不同的技术特征。
与上述测试电路200和300不同，测试电路400可以包括输出电路480。输出电路480可以接收第一延迟电路430的输出信号和第二延迟电路440的输出信号。输出电路480可以通过至少一个焊盘(未示出)将第一延迟电路430的输出信号和第二延迟电路440的输出信号输出到其中设置测试电路400的半导体管芯的外部。例如，输出电路480可以包括缓冲第一延迟电路430和第二延迟电路440的输出信号的缓冲器(未示出)。
由输出电路480输出的第一延迟电路430和第二延迟电路440的输出信号可以在外部测试器件或外部测试电路中被比较。换言之，第一延迟电路430的输出信号和第二延迟电路440的输出信号可以由外部测试器件或用户监测，并且第一TSV 414和第二TSV 415的负载可以通过该过程被确定。由输出电路480从第一延迟电路430和第二延迟电路440输出的输出信号的数量不限于图4所示的数量。
在一些示例实施方式中，测试电路400还可以包括图2的负载确定装置250、图3的第一多路复用器360与第二多路复用器370、和/或图3的负载确定装置350。也就是，测试电路400可以将第一延迟电路430的输出信号和第二延迟电路440的输出信号原样输出到外部，或者可以将前述第一计数值和第二计数值输出到外部。
图5是示出根据本发明构思的再另外的示例实施方式的测试电路的框图。将参照图5连同图2更详细地描述该测试电路。
参照图2和图5，测试电路500可以包括第一TSV 514和第二TSV 515、发送器520、第一延迟电路530和第二延迟电路540、以及负载确定装置550。第一TSV 514和第二TSV 515可以与第一TSV 214和第二TSV 215相同。因此，在以下对测试电路500的描述中，将主要描述与测试电路200不同的技术特征。
发送器520可以将测试信号发送到第一延迟电路530和第二延迟电路540的每个。例如，测试信号可以对应于逻辑“0”或逻辑“1”，并且可以是触发信号。第一延迟电路530和第二延迟电路540可以分别生成第一时钟CK1和第二时钟CK2，在这种情况下，测试信号可以用于第一时钟CK1和第二时钟CK2的生成。
第一延迟电路530可以基于测试信号生成第一时钟CK1。最后的第一延迟级533的输出端子可以连接到接收测试信号的第一延迟级531。第一延迟级531可以接收测试信号以及最后的第一延迟级533的输出信号。第一延迟电路530可以作为环形振荡器生成第一时钟CK1。虽然第一延迟电路530被示出为包括奇数个第一延迟级531-533，但本发明构思的示例实施方式不限于此。虽然未示出，但是最后的第一延迟级533的输出端子可以连接到TSV的第一端子。被包括在第一延迟电路530中并且串联连接的逻辑门的总数可以是奇数。
第二延迟电路540可以基于测试信号生成第二时钟CK2。最后的第二延迟级543的输出端子可以连接到接收测试信号的第二延迟级541。除了第一TSV 514和第二TSV 515(或至少一个TSV)连接到第一延迟电路530以外，第二延迟电路540可以被实现为与第一延迟电路530相似。
负载确定装置550可以将第一时钟CK1与第二时钟CK2相比较，并且可以确定连接到第一延迟电路530的至少一个TSV的负载。例如，由于所述至少一个TSV的负载，第一时钟CK1的频率可以低于第二时钟CK2的频率。第一计数器551可以在第一时钟CK1的上升沿或下降沿增加第一计数值。第二计数器552可以在第二时钟CK2的上升沿或下降沿增加第二计数值。
此外，第一时钟CK1的占空比可以不同于第二时钟CK2的占空比。例如，第一计数器551可以仅当第一时钟CK1处于与逻辑“0”和逻辑“1”之一对应的期间时增加第一计数值。类似地，第二计数器552也可以仅当第二时钟CK2处于与逻辑“0”和逻辑“1”之一对应的期间时增加第二计数值。
图6是示出根据本发明构思的一示例实施方式的半导体器件的剖视图。将参照图6连同图1至图5更详细地描述该半导体器件。为了图示的方便，图1的绝缘体从图6中省略。
参照图1-6，半导体器件1000可以包括第一半导体管芯1100、第二半导体管芯1200和第三半导体管芯1300。
第一半导体管芯1100可以包括基板1110和互连层1120。在一些示例实施方式中，第一半导体管芯1100可以是参照图1描述的半导体管芯100。基板1110可以包括电路区域1111和TSV 1116。本发明构思的示例实施方式不限于图6的结构，电路区域1111的数量和TSV 1116的数量可以被各种各样地改变。电路区域1111可以与TSV 1116相邻设置，并且先前参照图2至图5描述的测试电路200、300、400和500中的一个可以设置或分布在电路区域1111中。
第二半导体管芯1200可以堆叠在第一半导体管芯1100上。与第一半导体管芯1100类似，第二半导体管芯1200可以包括基板1210和互连层1220。基板1210可以包括TSV 1216。互连层1220可以包括金属线1226，金属线1226被配置为分别连接第一半导体管芯1100的TSV 1116和第二半导体管芯1200的TSV 1216。第二半导体管芯1200可以包括电连接到金属线1226的焊盘1236。
凸块1246可以设置在第一半导体管芯1100上，并且在俯视图中，凸块1246的位置可以对应于或者可以重叠第一半导体管芯1100的TSV 1116的位置和第二半导体管芯1200的焊盘1236的位置。凸块1246可以是例如微凸块或焊料球。
第二半导体管芯1200可以通过TSV 1116、凸块1246、焊盘1236、金属线1226从第一半导体管芯1100接收信号或者向第一半导体管芯1100发送信号。例如，第一半导体管芯1100可以从外部接收对第二半导体管芯1200的命令，可以将该命令发送到第二半导体管芯1200，并且可以从第二半导体管芯1200接收该命令的处理结果。
第三半导体管芯1300可以堆叠在第二半导体管芯1200上。第三半导体管芯1300可以包括基板1310和互连层1320。基板1310可以包括TSV 1316。在一些示例实施方式中，第三半导体管芯1300可以被制造为与第二半导体管芯1200相同。
第三半导体管芯1300可以通过TSV 1116、凸块1246、焊盘1236、金属线1226、TSV1216、凸块1346、焊盘1336和金属线1326从第一半导体管芯1100接收信号和/或向第一半导体管芯1100发送信号。例如，第一半导体管芯1100可以从外部接收对第三半导体管芯1300的命令，可以将该命令发送到第三半导体管芯1300，并且可以从第三半导体管芯1300接收该命令的处理结果。例如，第一半导体管芯1100可以是配置为控制第二半导体管芯1200和第三半导体管芯1300的逻辑管芯或缓冲器管芯。
在另外的示例实施方式中，与图6所示的实施方式不同，仅第二半导体管芯1200可以堆叠在第一半导体管芯1100上。如上所述，第一半导体管芯1100可以包括参照图2至图5描述的测试电路200、300、400和500中的一个。在这种情况下，TSV 214、215、314、315、414、415、514和515的每个可以表示第一半导体管芯1100的TSV 1116中的一个、第二半导体管芯1200的TSV 1216中的一个、以及配置为电连接这些TSV的金属线、焊盘和至少一个凸块的总负载。
因此，基于第一半导体管芯1100的至少一个TSV的负载和第二半导体管芯1200的至少一个TSV的负载，可以确定第一延迟电路230、330、430和530的传播延迟。然而，无论第二半导体管芯1200是否堆叠在第一半导体管芯1100上，第二延迟电路240、340、440或540的传播延迟可以基于第二延迟级241、242、341、342、441、442、541和542的每个的输入电容以及连接这些延迟级的金属线的负载来确定。
负载确定装置250、350和550可以确定第一半导体管芯1100的TSV 1116中的至少一个、第二半导体管芯1200的TSV 1216中的至少一个、以及配置为电连接这些TSV的金属线、焊盘和至少一个凸块的总负载。这里，总负载可以包括以下全部：第一半导体管芯1100的至少一个TSV的负载、第二半导体管芯1200的至少一个TSV的负载、金属线的负载、焊盘的负载、以及所述至少一个凸块的负载。
本发明构思的示例实施方式不限于该数量的堆叠在第一半导体管芯1100上的半导体管芯。例如，随着堆叠在第一半导体管芯1100上的半导体管芯的数量增加，第一路径中包括的TSV与配置为电连接这些TSV的金属线、焊盘和凸块的总负载可以增大。换言之，第一半导体管芯1100中的测试电路(例如图2至图5的测试电路200、300、400和500中的一个)不仅可以确定第一半导体管芯1100的至少一个TSV的负载，而且可以确定堆叠在第一半导体管芯1100上的其它半导体管芯的TSV的负载。
图6示出了最下面的半导体管芯(即第一半导体管芯1100)具有测试电路的示例，但是第二半导体管芯1200和第三半导体管芯1300也可以具有这样的测试电路。为简单起见，以下描述将参照第二半导体管芯1200和第三半导体管芯1300具有测试电路的示例。
图7是示出根据本发明构思的另一示例实施方式的半导体器件的剖视图。将参照图7连同图1至图6更详细地描述根据本发明构思的另一示例实施方式的半导体器件2000。
参照图1-7，半导体器件2000可以包括第一半导体管芯2100、第二半导体管芯2200和第三半导体管芯2300。第一半导体管芯2100至第三半导体管芯2300可以与第一半导体管芯1100至第三半导体管芯1300相似。在图7的实施方式中，测试电路可以设置在第二半导体管芯2200的电路区域2211中。
与图7所示的实施方式不同，仅第二半导体管芯2200可以堆叠在第一半导体管芯2100上。第二半导体管芯2200可以包括先前参照图2至图5描述的测试电路200、300、400和500中的一个。在这种情况下，TSV 214、215、314、315、414、415、514和515的每个可以表示第一半导体管芯2100的TSV中的一个、第二半导体管芯2200的TSV中的一个、以及配置为电连接这些TSV的金属线、焊盘和至少一个凸块的总负载。基于第一半导体管芯2100的至少一个TSV和第二半导体管芯2200的至少一个TSV的负载，可以确定第一延迟电路230、330、430和530的传播延迟。负载确定装置250、350和550可以确定该负载。
本发明构思的示例实施方式不限于该数量的堆叠在第一半导体管芯2100上的半导体管芯。例如，随着堆叠在第一半导体管芯2100上的半导体管芯增加，第一路径中包括的TSV与配置为电连接这些TSV的金属线、焊盘和凸块的总负载可以增大，并且由TSV 214、215、314、315、414、415、514和515的每个表示。第二半导体管芯2200中的测试电路(例如图2至图5的测试电路200、300、400和500中的一个)不仅可以确定第一半导体管芯2100的TSV的负载，而且可以确定堆叠在第一半导体管芯2100上的其它半导体管芯的TSV的负载。
在一些示例实施方式中，第二半导体管芯2200中的测试电路可以通过第二路径从第一半导体管芯2100接收测试信号或请求生成测试信号的命令。该测试电路可以通过第三路径将确定结果发送到第一半导体管芯2100。例如，该测试电路可以将确定结果连同其中设置该测试电路的第二半导体管芯2200的堆叠标识符一起发送到第一半导体管芯2100。
例如，第一半导体管芯2100还可以包括通过其发送测试信号或命令的至少一个TSV(例如包括在第二路径中并且设置在第一半导体管芯2100中的TSV 2116)。通过其发送测试信号或命令的TSV可能发生故障或者可能不适合于发送信号，因而通过其发送测试信号或命令的TSV的数量可以是至少一个。
在一些示例实施方式中，第一半导体管芯2100还可以包括用于从第二半导体管芯2200接收测试电路的确定结果的至少一个TSV(例如包括在第三路径中并且设置在第一半导体管芯2100中的TSV 2117)。用于接收确定结果的TSV可能发生故障或者可能不适合于接收信号，因而用于接收确定结果的TSV的数量可以是至少一个。
在一些示例实施方式中，第三半导体管芯2300可以被制造为与第二半导体管芯2200相同。例如，与第二半导体管芯2200相似，第三半导体管芯2300可以包括测试电路，并且该测试电路可以确定第一路径中包括的TSV与配置为电连接这些TSV的金属线、焊盘和凸块的总负载。例如，与第一半导体管芯2100相似，第二半导体管芯2200还可以包括通过其发送测试信号或命令的至少一个TSV(例如包括在第二路径中并且设置在第二半导体管芯2200中的TSV)。此外，与第一半导体管芯2100相似，第二半导体管芯2200还可以包括用于从第三半导体管芯2300接收测试电路的确定结果的至少一个TSV(例如包括在第三路径中并且设置在第二半导体管芯2200中的TSV)。
图8是示出根据本发明构思的另外的示例实施方式的半导体器件的透视图。将参照图8连同图6和图7更详细地描述根据本发明构思的另外的示例实施方式的该半导体器件。图6和图7的凸块从图8中省略。
参照图6-8，半导体器件3000可以包括第一半导体管芯3100、第二半导体管芯3200和第三半导体管芯3300。
第一半导体管芯3100可以与先前参照图6描述的第一半导体管芯1100相似。第一半导体管芯3100可以包括电路区域3110、第一TSV区域3160和第二TSV区域3170。电路区域3110可以包括存储单元阵列、控制存储单元阵列的外围电路、逻辑电路、或其组合。电路区域3110可以包括其中设置先前参照图2至图5描述的测试电路200、300、400和500的测试电路区域3111。
普通TSV可以设置在第一TSV区域3160上。普通TSV可以用于测试过程，并且在一般情形下也可以用于第一半导体管芯3100至第三半导体管芯3300之间的信号交换或信号传输。
测试TSV可以设置在第二TSV区域3170上。在一些示例实施方式中，除了普通TSV之外，第一半导体管芯3100至第三半导体管芯3300还可以包括用于确定半导体器件3000的TSV的电特性(即负载)或者仅用于测试过程的测试TSV。测试TSV可以包括先前参照图1至图5描述的TSV 114、115、214、215、314、315、414、415、514和515。
虽然图8示出了第一TSV区域3160和第二TSV区域3170设置在第一半导体管芯3100的中央区域的示例，但本发明构思的示例实施方式不限于此。例如，第一TSV区域3160和第二TSV区域3170可以设置在第一半导体管芯3100的边缘区域。
第二半导体管芯3200可以与先前参照图7描述的第二半导体管芯2200相似。第三半导体管芯3300可以与先前参照图7描述的第三半导体管芯2300相似。与第一半导体管芯3100相似，第二半导体管芯3200和第三半导体管芯3300的每个可以包括电路区域、第一TSV区域和第二TSV区域。也就是，根据本发明构思的一些示例实施方式，测试电路可以分别设置在逻辑管芯(例如第一半导体管芯3100)和存储管芯(例如第二半导体管芯3200和第三半导体管芯3300)中。
图9是示出根据本发明构思的一示例实施方式的电子设备的剖视图。
参照图9，电子设备4000可以包括附接有外部端子4010的封装基板4020、堆叠在封装基板4020上的第一半导体管芯4100、堆叠在第一半导体管芯4100上的第二半导体管芯4200、堆叠在第二半导体管芯4200上的第三半导体管芯4300、以及覆盖第一半导体管芯4100至第三半导体管芯4300的模制层4400。例如，电子设备4000可以是服务器、计算机、智能电话、平板电脑、个人数字助理(PDA)、数码相机、便携式多媒体播放器(PMP)、可穿戴设备或物联网(IoT)设备中的一种。
在一些示例实施方式中，第一半导体管芯4100可以是先前参照图6至图8描述的第一半导体管芯1100、2100和3100中的一个。第一半导体管芯4100可以使用凸块堆叠在封装基板4020上。第二半导体管芯4200可以是先前参照图6至图8描述的第二半导体管芯1200、2200和3200中的一个。第三半导体管芯4300可以是先前参照图6至图8描述的第三半导体管芯1300、2300和3300中的一个。在这种情况下，第一半导体管芯4100可以是配置为控制第二半导体管芯4200和第三半导体管芯4300的逻辑管芯，并且第二半导体管芯4200和第三半导体管芯4300可以是存储管芯。
在一些示例实施方式中，第一半导体管芯4100可以是配置为控制电子设备4000的整体操作的处理器(例如应用处理器、中央处理单元(CPU)或图形处理单元(GPU))。第一半导体管芯4100可以根据电子设备4000所能支持的应用来执行程序，并且可以从第二半导体管芯4200接收与程序的执行相关联或作为程序的执行结果的数据，或者向第二半导体管芯4200发送与程序的执行相关联或作为程序的执行结果的数据。在这种情况下，第二半导体管芯4200可以是配置为控制第三半导体管芯4300的逻辑管芯，并且第三半导体管芯4300可以是存储管芯。也就是，在根据本发明构思的一些示例实施方式的电子设备4000中，存储管芯可以堆叠在处理器上。
图10是示出根据本发明构思的另一示例实施方式的电子设备的剖视图。将参照图10连同图9更详细地描述该电子设备。
参照图9和图10，电子设备5000可以包括附接有外部端子5010的封装基板5020、堆叠在封装基板5020上的中介件(interposer)5030、堆叠在中介件5030上的处理器5040、堆叠在中介件5030上的第一半导体管芯5100、堆叠在第一半导体管芯5100上的第二半导体管芯5200、堆叠在第二半导体管芯5200上的第三半导体管芯5300、以及模制层5400。模制层5400可以被提供为覆盖中介件5030、处理器5040和第一半导体管芯5100至第三半导体管芯5300。
图10示出了另一示例，在该示例中，与示出了存储管芯堆叠在处理器上的示例的图9相比，第一半导体管芯5100至第三半导体管芯5300不被堆叠在处理器5040上。而是，图10的电子设备5000还可以包括配置为将处理器5040和第一半导体管芯5100至第三半导体管芯5300连接的中介件5030。中介件5030可以包括配置为将处理器5040和封装基板5020电连接并且将第一半导体管芯5100和封装基板5020电连接的TSV 5031。此外，中介件5030还可以包括配置为将处理器5040和第一半导体管芯5100电连接的金属线。
第一半导体管芯5100至第三半导体管芯5300的每个可以被称为存储管芯。第一半导体管芯5100可以是先前参照图6至图8描述的第一半导体管芯1100、2100和3100中的一个。第二半导体管芯5200可以是先前参照图6至图8描述的第二半导体管芯1200、2200和3200中的一个。第三半导体管芯5300可以是先前参照图6至图8描述的第三半导体管芯1300、2300和3300中的一个。
根据本发明构思的一示例实施方式，从连接到TSV的延迟级输出的信号，而非经过TSV的信号，用于测试TSV。因为TSV可以作为延迟级的负载操作，所以从延迟级输出的信号可以通过TSV的负载被延迟。因此，TSV的负载可以通过确定从延迟级输出的信号来确定或测量。
根据一个或更多个示例实施方式，包括测试电路200、300、400、500的元件(诸如第一延迟电路、第二延迟电路、负载确定装置和多路复用器)及其子元件(诸如第一计数器和第二计数器)的上述单元和/或器件可以使用硬件、硬件与软件的组合、或存储可执行的软件以行使其功能的非暂时性存储介质来实现。
硬件可以使用处理电路来实现，诸如但不限于一个或更多个处理器、一个或更多个中央处理单元(CPU)、一个或更多个控制器、一个或更多个算术逻辑单元(ALU)、一个或更多个数字信号处理器(DSP)、一个或更多个微型计算机、一个或更多个现场可编程门阵列(FPGA)、一个或更多个片上系统(SoC)、一个或更多个可编程逻辑单元(PLU)、一个或更多个微处理器、一个或更多个专用集成电路(ASIC)、或者能够以规定方式响应并执行指令的任何其它器件或任何其它多个器件。
软件可以包括计算机程序、程序代码、指令或其某些组合，用于独立地或共同地指示或配置硬件器件根据需要进行操作。计算机程序和/或程序代码可以包括能够由一个或更多个硬件器件(诸如以上提及的硬件器件中的一个或更多个)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器产生的机器代码和使用解释器执行的更高级程序代码两者。
例如，当硬件器件是计算机处理器件(例如一个或更多个处理器、CPU、控制器、ALU、DSP、微型计算机、微处理器等)时，该计算机处理器件可以被配置为通过根据程序代码执行算术、逻辑和输入/输出运算来执行程序代码。一旦程序代码被加载到计算机处理器件中，计算机处理器件可以被编程以执行该程序代码，从而将计算机处理器件转换成专用计算机处理器件。在更具体的示例中，当程序代码被加载到处理器中时，处理器被编程以执行程序代码和与其对应的运算，从而将处理器转换成专用处理器。在另一示例中，硬件器件可以是定制到专用处理电路(例如ASIC)中的集成电路。
诸如计算机处理器件的硬件器件可以运行操作系统(OS)和在OS上运行的一个或更多个软件应用。计算机处理器件也可以响应于软件的执行而访问、存储、操纵、处理和创建数据。为简单起见，一个或更多个示例实施方式可以被例示为一个计算机处理器件；然而，本领域技术人员将理解，硬件器件可以包括多个处理元件和多种类型的处理元件。例如，硬件器件可以包括多个处理器、或者处理器与控制器。此外，其它处理配置是可行的，诸如并行处理器。
软件和/或数据可以被永久地或临时地包含在任何类型的存储介质中，包括但不限于能够将指令或数据提供到硬件器件或由硬件器件解释的任何机器、部件、物理或虚拟设备、或者计算机存储介质或器件。软件也可以分布于网络联接的计算机系统，使得软件以分布式方式被存储和执行。特别是，例如，软件和数据可以由包括如这里讨论的有形或非暂时性计算机可读存储介质的一个或更多个计算机可读记录介质存储。
存储介质也可以包括在根据一个或更多个示例实施方式的单元和/或器件处的一个或更多个存储器件。所述一个或更多个存储器件可以是有形或非暂时性计算机可读存储介质，诸如随机存取存储器(RAM)、只读存储器(ROM)、永久性大容量存储器件(诸如磁盘驱动器)和/或能够存储和记录数据的任何其它类似的数据存储机制。所述一个或更多个存储器件可以被配置为存储用于一个或更多个操作系统和/或用于实现这里描述的示例实施方式的计算机程序、程序代码、指令或其某些组合。计算机程序、程序代码、指令或其某些组合也可以使用驱动机制从单独的计算机可读存储介质加载到所述一个或更多个存储器件和/或一个或更多个计算机处理器件中。这种单独的计算机可读存储介质可以包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其它类似的计算机可读存储介质。计算机程序、程序代码、指令或其某些组合可以经由网络接口而非经由计算机可读存储介质从远程数据存储器件加载到所述一个或更多个存储器件和/或所述一个或更多个计算机处理器件中。另外，计算机程序、程序代码、指令或其某些组合可以经网络从配置为转移和/或分发计算机程序、程序代码、指令或其某些组合的远程计算系统加载到所述一个或更多个存储器件和/或所述一个或更多个处理器中。该远程计算系统可以经由有线接口、空中接口和/或任何其它类似介质转移和/或分发计算机程序、程序代码、指令或其某些组合。
所述一个或更多个硬件器件、存储介质、计算机程序、程序代码、指令或其某些组合可以为了示例实施方式的目的而被专门设计和构造，或者它们可以是为了示例实施方式的目的而被改变和/或修改的已知器件。
虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2018年3月12日在韩国知识产权局提交的韩国专利申请第10-2018-0028545号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体管芯，包括：
基板上的第一延迟电路，所述第一延迟电路被配置为延迟测试信号以生成第一延迟信号，所述第一延迟电路包括串联连接的多个第一延迟级，所述多个第一延迟级包括多个输出端子；
所述基板上的第二延迟电路，所述第二延迟电路被配置为延迟所述测试信号以生成第二延迟信号，所述第二延迟电路包括串联连接的多个第二延迟级；
至少一个穿通硅通路，连接到所述多个第一延迟级的所述多个输出端子中的至少一个输出端子，所述至少一个穿通硅通路贯穿所述基板；以及
处理电路，配置为基于所述第一延迟信号和所述第二延迟信号确定所述至少一个穿通硅通路的负载。
2.根据权利要求1所述的半导体管芯，其中
所述多个第一延迟级中与所述至少一个输出端子连接的一个第一延迟级的第一传播延迟受所述至少一个穿通硅通路影响，以及
所述多个第二延迟级的输出端子不连接到所述至少一个穿通硅通路，使得所述多个第二延迟级的每个的第二传播延迟不受所述至少一个穿通硅通路影响。
3.根据权利要求2所述的半导体管芯，其中
所述多个第二延迟级的每个包括与所述多个第一延迟级中的对应第一延迟级相同的至少一个逻辑门，以及
所述多个第二延迟级的每个与所述第一延迟级中的对应第一延迟级相邻。
4.根据权利要求2所述的半导体管芯，其中
所述至少一个穿通硅通路的第一端子连接到所述多个第一延迟级的所述至少一个输出端子，以及
所述至少一个穿通硅通路的第二端子处于浮置状态。
5.根据权利要求1所述的半导体管芯，其中所述处理电路被配置为：
基于所述第一延迟信号和所述测试信号确定第一延迟；以及
基于所述第二延迟信号和所述测试信号确定第二延迟。
6.根据权利要求1所述的半导体管芯，还包括：
输出电路，配置为通过至少一个焊盘将所述多个第一延迟级的第一输出信号和所述多个第二延迟级的第二输出信号输出到外部。
7.根据权利要求1所述的半导体管芯，其中
所述多个第一延迟级被配置为基于所述测试信号生成第一时钟，所述多个第一延迟级包括最初的第一延迟级和最后的第一延迟级，所述最初的第一延迟级接收所述测试信号，所述最后的第一延迟级的输出端子连接到所述最初的第一延迟级，所述多个第一延迟级的第一逻辑门的数量是奇数，
所述多个第二延迟级被配置为基于所述测试信号生成第二时钟，所述多个第二延迟级包括最初的第二延迟级和最后的第二延迟级，所述最初的第二延迟级接收所述测试信号，所述最后的第二延迟级的输出端子连接到所述最初的第二延迟级，所述多个第二延迟级的第二逻辑门的数量是奇数，以及
所述处理电路被配置为基于所述第一时钟与所述第二时钟确定所述至少一个穿通硅通路的负载。
8.根据权利要求1所述的半导体管芯，还包括：
第一多路复用器，配置为选择分别从所述多个第一延迟级输出的第一输出信号，并且将所述第一延迟信号发送到所述处理电路；以及
第二多路复用器，配置为选择分别从所述多个第二延迟级输出的第二输出信号，并且将所述第二延迟信号发送到所述处理电路。
9.一种半导体器件，包括：
第一半导体管芯，包括：
串联连接的多个第一延迟级，所述多个第一延迟级被配置为接收测试信号，所述多个第一延迟级中的一个被配置为输出第一延迟信号，
串联连接的多个第二延迟级，所述多个第二延迟级被配置为接收所述测试信号，所述多个第二延迟级中的一个被配置为输出第二延迟信号，
至少一个第一穿通硅通路，连接到所述多个第一延迟级的多个输出端子中的至少一个输出端子，和
处理电路，配置为基于所述第一延迟信号和所述第二延迟信号确定所述至少一个第一穿通硅通路和至少一个第二穿通硅通路的负载；以及
堆叠在所述第一半导体管芯上的第二半导体管芯，所述第二半导体管芯包括与所述至少一个第一穿通硅通路电连接的所述至少一个第二穿通硅通路。
10.根据权利要求9所述的半导体器件，其中
所述多个第一延迟级中所述至少一个输出端子连接的一个的第一传播延迟受所述至少一个第一穿通硅通路影响，以及
所述第二延迟级的输出端子不连接到所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路，使得所述多个第二延迟级的每个的第二传播延迟不受所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路影响。
11.根据权利要求9所述的半导体器件，其中
所述多个第二延迟级的每个包括与所述多个第一延迟级中的对应第一延迟级相同的至少一个逻辑门，以及
所述多个第二延迟级的每个与所述多个第一延迟级的每个相邻。
12.根据权利要求9所述的半导体器件，其中所述第一半导体管芯是逻辑管芯，其被配置为：
接收对所述第二半导体管芯的命令，
将所述命令发送到所述第二半导体管芯，以及
从所述第二半导体管芯接收所述命令的处理结果。
13.根据权利要求9所述的半导体器件，还包括：
至少一个凸块，电连接所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路，其中
所述处理电路被配置为确定所述至少一个第一穿通硅通路、所述至少一个第二穿通硅通路和所述至少一个凸块的负载。
14.一种半导体器件，包括：
包含至少一个第一穿通硅通路的第一半导体管芯；以及
堆叠在所述第一半导体管芯上的第二半导体管芯，所述第二半导体管芯包括：
串联连接的多个第一延迟级，所述多个第一延迟级包括多个输出端子，所述多个第一延迟级中的一个被配置为输出第一延迟信号，
串联连接的多个第二延迟级，所述多个第二延迟级中的一个被配置为输出第二延迟信号，
至少一个第二穿通硅通路，电连接到所述多个第一延迟级的所述多个输出端子中的至少一个输出端子和所述至少一个第一穿通硅通路，
发送器，配置为将从所述第一半导体管芯接收到的测试信号发送到所述多个第一延迟级和所述多个第二延迟级，以及
处理电路，配置为基于所述第一延迟信号和所述第二延迟信号确定所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路的负载。
15.根据权利要求14所述的半导体器件，还包括：
堆叠在所述第二半导体管芯上的第三半导体管芯，所述第三半导体管芯包括与所述至少一个第一穿通硅通路和所述至少一个第二穿通硅通路电连接的至少一个第三穿通硅通路，其中
所述处理电路被配置为确定彼此电连接的所述至少一个第一穿通硅通路、所述至少一个第二穿通硅通路和所述至少一个第三穿通硅通路的负载。
16.根据权利要求14所述的半导体器件，其中所述第一半导体管芯的结构与所述第二半导体管芯的结构相同。
17.根据权利要求14所述的半导体器件，其中所述第一半导体管芯是逻辑管芯，其被配置为：
接收对所述第二半导体管芯的命令，
将所述命令发送到所述第二半导体管芯，以及
从所述第二半导体管芯接收所述命令的处理结果。
18.根据权利要求17所述的半导体器件，其中所述处理电路还被配置为将确定结果和所述第二半导体管芯的堆叠标识符发送到所述第一半导体管芯。
19.根据权利要求18所述的半导体器件，其中所述第一半导体管芯还包括：
至少一个第四穿通硅通路，配置为接收所述确定结果。
20.根据权利要求19所述的半导体器件，其中所述第一半导体管芯还包括：
至少一个第五穿通硅通路，所述测试信号经由所述至少一个第五穿通硅通路传输。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450613B2 (en) * 2018-03-23 2022-09-20 Intel Corporation Integrated circuit package with test circuitry for testing a channel between dies
US10782759B1 (en) 2019-04-23 2020-09-22 Arbor Company, Lllp Systems and methods for integrating batteries with stacked integrated circuit die elements
US11287467B2 (en) * 2019-06-25 2022-03-29 Intel Corporation Apparatus and method for early lifetime failure detection system
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
US11145352B2 (en) 2019-12-06 2021-10-12 Micron Technology, Inc. Memory with adjustable TSV delay
JP7402357B2 (ja) 2020-06-29 2023-12-20 アーバー・カンパニー・エルエルエルピイ プロセッサ非依存５Ｇモデムを有する３Ｄダイ・スタッキングの再構成可能プロセッサ・モジュールを使用するモバイルＩｏＴエッジ・デバイス
US11735565B2 (en) * 2020-07-31 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107393A1 (en) * 2001-12-11 2003-06-12 International Business Machines Corporation Method and systems to measure propagation delay in semiconductor chips
CN103777090A (zh) * 2012-10-19 2014-05-07 Imec公司 用于互连测试的转变延迟检测器
US20170343602A1 (en) * 2016-05-24 2017-11-30 National Central University Delay measurement circuit and measuring method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5190467B2 (ja) * 2007-12-04 2013-04-24 株式会社アドバンテスト 遅延回路、多段遅延回路ならびにそれらを利用した時間デジタル変換器、半導体試験装置、リング発振器および遅延ロックループ回路
US7977962B2 (en) 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
JP5601842B2 (ja) * 2010-01-18 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、半導体装置の試験方法、及びデータ処理システム
EP2372379B1 (en) 2010-03-26 2013-01-23 Imec Test access architecture for TSV-based 3D stacked ICS
EP2413150A1 (en) 2010-07-30 2012-02-01 Imec On-chip testing using time-to-digital conversion
KR20120062281A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
KR101212777B1 (ko) 2011-04-27 2012-12-14 에스케이하이닉스 주식회사 반도체 집적회로의 테스트 회로 및 방법
FR3003398B1 (fr) 2013-03-15 2016-08-05 Commissariat Energie Atomique Procede, dispositif et systeme de detection automatique de defauts dans des vias tsv
KR102124966B1 (ko) 2013-08-30 2020-06-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법
KR102373541B1 (ko) 2015-08-31 2022-03-11 삼성전자주식회사 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107393A1 (en) * 2001-12-11 2003-06-12 International Business Machines Corporation Method and systems to measure propagation delay in semiconductor chips
CN103777090A (zh) * 2012-10-19 2014-05-07 Imec公司 用于互连测试的转变延迟检测器
US20170343602A1 (en) * 2016-05-24 2017-11-30 National Central University Delay measurement circuit and measuring method thereof

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