KR101583939B1 - 리페어 가능한 관통 전극을 갖는 반도체 장치 - Google Patents

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Abstract

리페어 가능한 관통 전극을 갖는 반도체 장치가 제공된다. 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고, 서로 이격된 제1 및 제2 신호 전달 영역(signal transfer regions), 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고, 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역(repairable region)을 포함하되, 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 상기 복구 영역의 상기 스페어 관통 전극으로 대체하는 것을 포함한다.

Description

리페어 가능한 관통 전극을 갖는 반도체 장치{Semiconductor device comprising repairable penetration electrode}
본 발명은 리페어 가능한 관통 전극을 갖는 반도체 장치에 관련된 것으로, 보다 상세하게는, 메인 관통 전극을 포함하는 제1 및 제2 신호 전달 영역, 및 제1 및 제2 신호 전달 영역 사이에 배치된 스페어 관통 전극을 포함하는 복구 영역을 포함하되, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 복구 영역의 상기 스페어 관통 전극이 상기 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 대체하는 리페어 가능한 관통 전극을 갖는 반도체 장치에 관련된 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
반도체 산업에서 말하는 "스택" 이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법이다.
최근에 제품의 축소화, 높은 패키지 밀도, 높은 성능 그리고 칩 간의 통합 요구가 지속적으로 증가함에 따라 3차원 패키지 기술에 대한 연구가 많이 이루어지고 있다. 실리콘 관통 전극(Through Silicon Via; TSV)은 실리콘 디바이스의 3차원 패키지에 사용되는 중요한 기술이다. 기존의 실리콘 칩은 외부 접속용 표면에만 전극이 존재하는 구조였지만, 실리콘 관통 전극(TSV) 기술은 칩의 표면과 이면을 관통하는 접속용 전극 구조를 만들고 이것을 입체적으로 적층시켜 조립하는 방식의 실장기술이다.
구체적인 예로, 대한민국 특허공개공보 10-2012-0071921(출원번호 10-2010-133657)에는 금속 분말, 솔더 분말, 경화성 수지, 환원제, 및 경화제를 이용하여 실리콘 관통 전극의 홀을 충진하는 조성물이 개시되어 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 메인 관통 전극에 불량이 발생한 경우 불량이 발생한 메인 관통 전극을 효율적으로 리페어하는 스페어 관통 전극을 갖는 리페어 가능한 관통 전극을 갖는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 리페어 가능한 관통 전극을 갖는 반도체 장치를 제공한다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 입력 노드들(input nodes), 출력 노드들(output nodes), 및 상기 입력 노드들 및 상기 출력 노드들 사이에 배치되고 기판을 관통하는 관통 전극들(penetration electrodes)을 포함하되, 상기 관통 전극들은, 상기 입력 노드들 및 상기 출력 노드들과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(main penetration electrodes), 및 스페어 관통 전극(spare penetration electrode)을 포함하고, 서로 인접한 상기 메인 관통 전극들은 하나의 그룹(group)을 구성하고, 상기 그룹은 제1 그룹 및 제2 그룹을 포함하고, 상기 제1 그룹 및 제2 그룹 사이에 상기 스페어 관통 전극이 배치되고, 상기 제1 그룹 및 상기 제2 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 스페어 관통 전극과 연결되어, 상기 제1 및 상기 제2 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹의 양측에 상기 스페어 관통 전극이 각각 제공되고, 상기 제1 그룹에 대응되는 상기 입력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되고, 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 출력 노드들 중에서 적어도 1개는 상기 스페어 관통 전극들과 전기적으로 연결되지 않는(disconnected) 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 어느 하나는, 상기 제1 그룹에 포함된 상기 메인 관통 전극, 상기 제1 그룹에 인접한 상기 스페어 관통 전극, 및 상기 제1 그룹에 인접한 상기 제2 그룹에 포함된 상기 메인 관통 전극과 연결되고, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극 및/또는 상기 어느 하나의 노드와 연결된 상기 제2 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여, 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 그룹은, 상기 기판의 상부면과 평행하되 상기 제1 그룹에 포함된 상기 메인 관통 전극들이 배열된 방향과 직각인 방향으로, 상기 제1 그룹에 인접한 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들은, 상기 메인 관통 전극들의 개수와 동일한 개수로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들은, 동일한 개수의 상기 관통 전극들과 연결되는 것을 포함할 수 있다.
일 실시 예에 따르면, 각각의 상기 입력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고, 각각의 상기 입력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함할 수 있다.
일 실시 예에 따르면, 각각의 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고, 각각의 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는, 상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수보다 많은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 스페어 관통 전극은 상기 제1 그룹의 양측에 각각 제공되고, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은, 상기 제1 그룹의 하나의 상기 메인 관통 전극, 및 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 그룹 양측의 상기 스페어 관통 전극들 중 어느 하나는, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전달하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 그룹을 사이에 두고, 상기 제1 그룹과 이격된 제3 그룹이 제공되고, 상기 스페어 관통 전극은, 상기 제2 그룹과 인접한 상기 제3 그룹의 일측에 제공되고 제1 스페어 관통 전극, 및 상기 제3 그룹의 타측에 제공되는 제2 스페어 관통 전극을 포함하고, 상기 제3 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 제1 및 제2 스페어 관통 전극들과 연결되어, 상기 제3 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들 중에서 어느 하나는, 상기 불량이 발생한 상기 제3 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제2 스페어 관통 전극과 연결되어, 상기 제1 그룹에 포함된 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제2 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제3 그룹의 상기 메인 관통 전극과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제3 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및 상기 출력 노드들은, 멀티플렉서(multiplexer) 및/또는 디멀티플렉서(demultiplexer)를 포함할 수 있다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 신호가 전달되고, 기판을 관통하는 메인 관통 전극들, 및 상기 기판을 관통하고, 상기 메인 관통 전극들 사이에 배치된 스페어 관통 전극들을 포함하되, 상기 스페어 관통 전극들 사이의 상기 메인 관통 전극들은 하나의 그룹으로 정의되고, 상기 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 그룹 양측의 상기 스페어 관통 전극들 중에서 적어도 어느 하나는, 상기 불량이 발생한 메인 관통 전극을 대체하여 신호를 전달하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 그룹은 복수로 제공되고, 상기 복수의 그룹의 각각은, 동일한 개수의 상기 메인 관통 전극을 포함할 수 있다.
상기 그룹은 서로 인접한 제1 그룹 및 제2 그룹을 포함하고, 상기 제1 그룹 및 상기 제2 그룹 사이에 배치된 상기 스페어 관통 전극은, 상기 제1 그룹 및 제2 그룹이 공유(share)하여, 상기 제1 그룹 및 제2 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 스페어 관통 전극은, 서로 인접한 상기 그룹들 사이에 복수로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고, 서로 이격된 제1 및 제2 신호 전달 영역(signal transfer regions), 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고, 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역(repairable region)을 포함하되, 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 상기 복구 영역의 상기 스페어 관통 전극으로 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역은, 상기 제1 신호 전달 영역의 일측에 배치된 제1 복구 영역 및 상기 제1 신호 전달 영역의 타측에 배치된 제2 복구 영역을 포함하고, 상기 제1 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하고, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 제1 및 제2 복구 영역의 상기 스페어 관통 전극들이, 상기 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극들을 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 신호 전달 영역 및 상기 제2 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하되, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들의 개수는 상기 제2 신호 전달 영역의 상기 메인 관통 전극들의 개수와 서로 동일한 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역은 복수의 상기 스페어 관통 전극을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역의 상기 스페어 관통 전극의 개수는, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극의 개수보다 적은 것을 포함할 수 있다.
본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고 서로 이격된 제1 및 제2 신호 전달 영역, 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역을 포함할 수 있다. 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극이 상기 복구 영역의 상기 스페어 관통 전극으로 대체되어, 리페어 효율이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 관통 전극을 간략하게 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면들이다.
도 3은 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 4는 본 발명의 제2 실시 예에 따른 리페어 가능한 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 6은 본 발명의 제4 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 7은 본 발명의 제5 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제5 실시 예의 변형 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 9는 본 발명의 제6 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 10은 본 발명의 제7 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 11은 본 발명의 제8 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 12는 본 발명의 제9 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 13은 본 발명의 제10 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 14는 본 발명의 제11 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 15는 본 발명의 제12 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 16a는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예를 설명하기 위한 것이다.
도 16b는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예를 설명하기 위한 것이다.
도 16c는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예를 설명하기 위한 것이다.
도 16d는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예를 설명하기 위한 것이다.
도 17는 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 관통 전극을 간략하게 설명하기 위한 도면이다.
도 1을 참조하면, 제1 반도체 기판(10) 및 상기 제1 반도체 기판(10) 상에 제2 반도체 기판(20)이 제공된다. 상기 제1 반도체 기판(10) 및 상기 제2 반도체 기판(20)은, 각각, 반도체 소자(예를 들어, 메모리, 트랜지스터 등) 및 배선을 포함할 수 있다.
상기 제1 반도체 기판(10)을 관통하는 제1 관통 전극(12)이 제공될 수 있다. 상기 제1 관통 전극(12) 상에 제1 패드(14)가 제공될 수 있다. 상기 제1 패드(14)는 상기 제2 반도체 기판(20)에 인접한 상기 제1 반도체 기판(10)의 일면 상에 제공될 수 있다.
상기 제2 반도체 기판(20)을 관통하는 제2 관통 전극(22)이 제공될 수 있다. 상기 제2 관통 전극(22) 상에 제2 패드(24)가 제공될 수 있다. 상기 제2 패드(24)는 상기 제1 반도체 기판(10)에 인접한 상기 제2 반도체 기판(20)의 일면 상에 제공될 수 있다.
상기 제1 패드(14) 및 상기 제2 패드(24) 사이에 범퍼(30)가 제공될 수 있다. 상기 제1 반도체 기판(10) 및 상기 제2 반도체 기판(20)은 상기 제1 및 제2 관통 전극들(12, 22), 상기 제1 및 제2 패드들(14, 24), 및 상기 범퍼(30)에 의해, 전기적으로 연결될 수 있다.
도 1에 도시된 반도체 소자의 제조 공정 또는 도 1에 도시된 반도체 소자의 사용 중, 상기 제1 및 제2 관통 전극들(12, 22)에 불량이 발생될 수 있다. 이 경우, 상기 제1 및 제2 관통 전극들(12, 22) 외에 여분의 관통 전극을 두어, 불량이 발생된 상기 제1 및 제2 관통 전극들(12, 22)을 대체할 필요가 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 신호 전달 영역(STR, Signal Transfer Region) 및 복구 영역(RR, Repair Region)을 포함하는 단위 관통 전극 그룹(UPEG, Unit Penetration Electrode Group)을 포함할 수 있다. 상기 단위 관통 전극 그룹(UPEG)은 복수로 제공될 수 있다. 일 실시 예에 따르면, 상기 단위 관통 전극 그룹(UPEG)는 하나의 신호 전달 영역(STR) 및 하나의 복구 영역(RR)을 포함할 수 있다.
상기 신호 전달 영역(STR)은 반도체 기판을 관통하는 메인 관통 전극(main penetration electrode) 을 포함할 수 있다. 상기 메인 관통 전극은, 도 1을 참조하여 설명된 것과 같이, 적층된 반도체 기판들 간의 신호를 전달할 수 있다. 각각의 상기 신호 전달 영역들(STR)은, 서로 동일한 개수의 상기 메인 관통 전극을 복수로 포함하되, 서로 동일한 개수의 상기 메인 관통 전극들을 포함할 수 있다.
상기 복구 영역(RR)은 반도체 기판을 관통하는 스페어 관통 전극(spare penetration electrode)을 포함할 수 있다. 상기 스페어 관통 전극은, 상기 메인 관통 전극에 불량이 발생된 경우, 상기 메인 관통 전극을 대체하여, 적층된 반도체 기판들 간의 신호를 전달할 수 있다. 상기 복구 영역(RR)은, 상기 스페어 관통 전극을 복수로 포함하되, 상기 신호 전달 영역(STR)에 포함된 상기 메인 관통 전극들의 개수보다 적은 개수의 상기 스페어 관통 전극들을 포함할 수 있다.
상기 복구 영역(RR)은, 상기 신호 전달 영역(STR)들 사이에 배치될 수 있다. 일 실시 에에 따르면, 상기 복구 영역(RR)의 양측에 위치한 상기 신호 전달 영역(STR)들은, 상기 신호 전달 영역(STR)들 사이에 위치한 상기 복구 영역(RR)을 공유할 수 있다. 다시 말하면, 상기 복구 영역(RR)은, 상기 복구 영역(RR)의 양측에 위치한 상기 신호 전달 영역(STR)들의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 복구 영역(RR)의 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 신호를 전달할 수 있다. 이로 인해, 관통 전극의 불량에 대한 리페어 효율이 증가될 수 있다.
예를 들어, 제1 신호 전달 영역 및 제2 신호 전달 영역 사이에 제1 복구 영역이 위치하고, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 복구 영역의 상기 스페어 관통 전극이, 상기 불량이 발생된 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 대체할 수 있다. 이에 따라, 상기 제1 복구 영역의 상기 스페어 관통 전극이 신호를 전달하여, 상기 불량이 복구될 수 있다.
상기 복구 영역(RR)은, 상기 제1 신호 전달 영역의 일측에 배치된 제1 복구 영역 및 상기 제1 신호 전달 영역의 타측에 배치된 제2 복구 영역을 포함할 수 있다. 이 경우, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 제1 및 제2 복구 영역의 상기 스페어 관통 전극들이, 상기 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극들을 대체하여 신호를 전달할 수 있다.
도 2a에서 상기 단위 관통 전극 그룹(UPEG) 내에서 상기 신호 전달 영역(STR)의 우측에 상기 복구 영역(RR)이 배치되는 것으로 설명되었으나, 도 2b에 도시된 것과 같이, 상기 신호 전달 영역(STR)의 좌측에 상기 복구 영역(RR)이 배치되는 것으로, 상기 단위 관통 전극 그룹(UPEG)이 정의될 수 있음은 자명하다.
이하, 본 발명의 다양한 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치가 설명된다.
도 3은 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 3을 참조하면, 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 출력 노드들(103b, 111b~113b, 121b~123b, 131b), 및 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)을 포함할 수 있다.
상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)은 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(103, 111~113, 121~123, 131) 및 상기 메인 관통 전극들(103, 111~113, 121~123, 131)에 불량이 발생한 경우 이를 대체하는 스페어 관통 전극들(211, 221, 231)을 포함할 수 있다.
서로 인접한 상기 메인 관통 전극들(103, 111~113, 121~123, 131)은 그룹(100, 110, 120, 130)을 구성할 수 있다. 일 실시 예에 따르면, 상기 그룹들(100, 110, 120, 130)의 각각은, 동일한 개수의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)을 포함할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 상기 스페어 관통 전극들(211, 221, 231)이 배치될 수 있다. 다시 말하면, 상기 그룹들(100, 110, 120, 130)은 상기 스페어 관통 전극들(211, 221, 231)에 의해 구분될 수 있다. 예를 들어, 제0 그룹(100) 및 제1 그룹(110) 사이에 제1 스페어 관통 전극(211)이 배치되고, 상기 제1 그룹(110) 및 제2 그룹(120) 사이에 제2 스페어 관통 전극(221)이 배치되고, 상기 제2 그룹(120) 및 제3 그룹(130) 사이에 제3 스페어 관통 전극(231)이 배치될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 개수와 동일한 개수로 제공될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각은, 동일한 개수의 상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)과 연결될 수 있다. 도 3에서, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각이, 3개의 상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)과 연결되는 것으로 도시하였지만, 2개 또는 4개 이상의 관통 전극들과 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)의 각각, 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각은, 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 각각에 대응될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131) 및/또는 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다.
상기 그룹들(100, 110, 120, 130)에 대응되는 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 적어도 어느 하나와 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 어느 하나, 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 어느 하나는, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 2개, 또는 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 2개는, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치한 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 1개, 또는 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 1개는, 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을(disconnected) 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드들(111a~113a, 111b~113b)은, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113) 및/또는 상기 제1 그룹(110) 양측의 상기 제1 및 제2 스페어 관통 전극들(211, 221)에 연결될 수 있다. 보다 구체적으로, 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극(211), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)와 연결될 수 있다. 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않고, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹 제2 메인 관통 전극(112), 및 상기 제1 그룹 제3 메인 관통 전극(113)과 연결될 수 있다. 제1 그룹 제3 입력/출력 노드(111a, 111b)는 상기 제1 그룹 제2 메인 관통 전극(112), 상기 제1 그룹 제3 메인 관통 전극(113), 및 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)에 포함된 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들(211, 221)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여, 입출력 신호를 전달할 수 있다.
상기 제2 그룹(120)에 대응되는 상기 입력 노드들(121a~123a) 및 상기 출력 노드들(121b~123b)은, 상술된 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)과 동일한 방법으로, 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~123) 및/또는 상기 제2 그룹(120) 양측에 위치하는 상기 제2 및 제3 스페어 관통 전극들(221, 231)에 연결될 수 있다.
이에 따라, 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드들(111a~113a, 111b~113b), 및 상기 제2 그룹(120)에 대응되는 상기 입력/출력 노드들(121a~123a, 121b~123b)은, 상기 제1 그룹(110) 및 상기 제2 그룹(120) 사이에 배치된 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(111~113, 121~123)에 불량이 발생된 경우, 상기 제2 스페어 관통 전극(221)은 상기 불량이 발생한 상기 제1 및 제2 그룹들(110, 120)의 상기 메인 관통 전극들(111~113, 121~123)을 대체하여 입출력 신호를 전달할 수 있다.
각각의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)과 연결된 상기 메인 관통 전극들(103, 111~113, 121~123, 131)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 입력 노드(111a)는 2개의 상기 메인 관통 전극들(111, 112)와 연결되고, 상기 제1 그룹 제2 입력 노드(112a)는 3개의 상기 메인 관통 전극들(111~113)과 연결될 수 있다. 각각의 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결된 상기 메인 관통 전극들(103, 111~113, 121~123, 131)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 출력 노드(111b)는 2개의 상기 메인 관통 전극들(111, 112)와 연결되고, 상기 제1 그룹 제2 출력 노드(112b)는 3개의 상기 메인 관통 전극들(111~113)과 연결될 수 있다.
각각의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)과 연결된 상기 스페어 관통 전극들(211, 221, 231)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 입력 노드(111a)는 1개의 상기 제1 스페어 관통 전극(211)과 연결되고, 상기 제1 그룹 제2 입력 노드(112a)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을 수 있다. 각각의 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결된 상기 스페어 관통 전극들(211, 221, 231)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 출력 노드(111b)는 1개의 상기 제1 스페어 관통 전극(211)과 연결되고, 상기 제1 그룹 제2 출력 노드(112b)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을 수 있다.
상술된 본 발명의 제1 실시 예에서, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113), 및 상기 제1 그룹(110)의 양측에 위치한 제1 및 제2 스페어 관통 전극들(211, 221)에 연결되는 것으로 설명되었으나, 본 발명의 제2 실시 예에 따르면, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 다른 그룹의 상기 메인 관통 전극과 연결될 수 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 제2 실시 예에 따른 리페어 가능한 반도체 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 제2 실시 예에 따르면, 도 3을 참조하여 설명된 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 어느 하나는, 이에 대응하는 그룹들(100, 110, 120, 130)에 인접한 다른 그룹의 메인 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제2 메인 관통 전극(112), 상기 제1 그룹 제3 메인 관통 전극(113), 상기 제2 스페어 관통 전극(221) 외에, 상기 제1 그룹(110)과 인접한 상기 제2 그룹 제1 메인 관통 전극(121)과 더 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극(111~113)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211), 상기 제2 스페어 관통 전극(221), 및 상기 제2 그룹 제1 메인 관통 전극(121)이, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제2 실시 예와 달리, 본 발명의 제3 실시 예에 따르면, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 다른 그룹에 포함된 복수의 상기 메인 관통 전극들과 연결될 수 있다. 이를 도 5를 참조하여 설명한다.
도 5는 본 발명의 제3 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 5를 참조하면, 본 발명의 제3 실시 예에 따르면, 도 4를 참조하여 설명된 본 발명의 제2 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응하는 그룹들(100, 110, 120, 130)에 인접한 다른 그룹에 포함된 복수의 메인 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제1 입력 노드(111a) 및 상기 제1 그룹 제1 출력 노드(111b)는, 상기 제1 그룹(110)에 인접한 상기 제0 그룹 제3 메인 관통 전극(103), 상기 제1 스페어 관통 전극(211), 상기 제1 그룹 제1 메인 관통 전극(111), 제1 그룹 제2 메인 관통 전극(112), 및 제1 그룹 제3 메인 관통 전극(113)과 연결될 수 있고, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제3 입력 노드(113a) 및 상기 제1 그룹 제3 출력 노드(113b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 제1 그룹 제2 메인 관통 전극(112), 제1 그룹 제3 메인 관통 전극(113), 상기 제2 스페어 관통 전극(221), 및 상기 제1 그룹(110)에 인접한 상기 제2 그룹 제1 메인 관통 전극(121)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극(111~113)에 불량이 발생한 경우, 상기 제0 그룹 제3 메인 관통 전극(103), 상기 제1 스페어 관통 전극(211), 상기 제2 스페어 관통 전극(221) 및 상기 제2 그룹 제1 메인 관통 전극(121)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제1 내지 제3 실시 예들과 달리, 본 발명의 제4 실시 예에 따르면, 서로 인접한 그룹들 사이에 복수의 스페어 관통 전극들이 제공될 수 있다. 이를, 도 6을 참조하여 설명한다.
도 6은 본 발명의 제4 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 6을 참조하면, 본 발명의 제4 실시 예에 따르면, 상술된 제1 내지 제3 실시 예들과 달리, 각각의 그룹들(100, 110, 120, 130)에 4개의 메인 관통 전극들(103, 111~114, 121~124, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 복수의 스페어 관통 전극들(211, 212, 221, 222, 231, 232)이 제공될 수 있다.
상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 출력 노드들(103b, 111b~114b, 121b~124b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~114, 121~124, 131) 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 그룹(110) 및 상기 제0 그룹(100) 사이의 제1 스페어 관통 전극들(211, 212)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹(110)과 상기 제2 그룹(120) 사이의 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극들(211, 212) 및 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)와 연결된 상기 제2 스페어 관통 전극들(221, 222)은, 상기 제2 그룹 제1 입력/출력 노드(121a, 121b)와 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~124)에 불량이 발생한 경우, 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~114, 121~124)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 제1 내지 제4 실시 예들과 달리, 본 발명의 제5 실시 예에 따르면, 상기 입력 노드들 및 출력 노드들은, 이들에 대응되는 그룹의 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다. 이를, 도 7을 참조하여 설명한다.
도 7은 본 발명의 제5 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 제5 실시 예에 따르면, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b), 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극(211), 및 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 상기 제1 그룹 제2 입력/출력 노드(112a, 112b), 및 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 및 제3 메인 관통 전극들(112, 113), 및 상기 제1 및 제2 스페어 관통 전극들(211, 221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211) 및 상기 제2 스페어 관통 전극(221)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 221, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결될 수 있다.
예를 들어, 상기 제2 스페어 관통 전극 (221)은 상기 제1 그룹 제1 내지 제3 입력/출력 노드(111a, 111b, 112a, 112b, 113a, 113b) 및 제2 그룹 제1 내지 제3 입력/출력 노드(121a, 121b, 122a, 122b, 123a, 123b)와 연결되어, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~122)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~113, 121~123)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제5 실시 예와 달리, 본 발명의 제5 실시 예의 변형 예에 따르면, 서로 인접한 그룹들 사이에 복수의 스페어 관통 전극들이 제공될 수 있다. 이를, 도 8을 참조하여 설명한다.
도 8은 본 발명의 제5 실시 예의 변형 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 8을 참조하면, 본 발명의 제5 실시 예의 변형 예에 따르면, 상술된 제5 실시 예와 달리, 각각의 상기 그룹들(100, 110, 120, 130)에 4개의 메인 관통 전극들(103, 111~114, 121~124, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 복수의 스페어 관통 전극들(211, 212, 221, 222, 231, 232)이 제공될 수 있다.
상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b), 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극들(211, 212), 및 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221, 222)과 연결될 수 있다. 상기 제1 그룹 제2 내지 제4 입력/출력 노드들(112a, 112b, 113a, 113b, 114a, 114b)은, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 내지 제4 메인 관통 전극들(112, 113, 114), 및 상기 제1 및 제2 스페어 관통 전극들(211, 212, 221, 222)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극들(211, 212) 및 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b)과 연결될 수 있다.
예를 들어, 상기 제2 스페어 관통 전극들(221, 222)은 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드(111a~114a, 111b~114b) 및 제2 그룹(120)에 대응되는 상기 입력/출력 노드(121a~124a, 121b~124b)와 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~124)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~114, 121~124)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 실시 예들과 달리, 본 발명의 제6 실시 예에 따르면, 입력 노드들 및 출력 노드들은, 이들에 대응하는 그룹과 이격된 스페어 관통 전극과 연결될 수 있다. 이를, 도 9를 참조하여 설명한다.
도 9는 본 발명의 제6 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 9를 참조하면, 본 발명의 제6 실시 예에 따르면, 상술된 본 발명의 제5 실시 예와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 이들에 대응되는 그룹의 양측의 스페어 관통 전극들, 및 이들에 대응하는 그룹과 이격된 스페어 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극(211), 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221), 및 상기 제1 그룹(110)과 이격된 제3 스페어 관통 전극(231)과 연결될 수 있다. 상기 제1 그룹 제2 입력/출력 노드(112a, 112b), 및 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 및 제3 메인 관통 전극들(112, 113), 및 상기 제1 내지 제3 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 내지 제3 스페어 관통 전극들(211, 221, 231)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 221, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130) 및 이들과 이격된 사이 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결될 수 있다.
예를 들어, 상기 제3 스페어 관통 전극 (231)은 상기 제1 내지 제3 그룹 제1 내지 제3 입력/출력 노드(111a~113a, 111b~113b, 131a, 131b)와 연결되어, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113), 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~122), 및 상기 제3 그룹(130)의 상기 메인 관통 전극들(131)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 내지 제3 그룹(110, 120, 130)의 상기 메인 관통 전극들(111~113, 121~123, 131)을 대체하여 입출력 신호를 전송할 수 있다.
본 발명의 제7 실시 예에 따르면, 상기 입력/출력 노드들의 일부는, 상기 입력/출력 노드들의 나머지 일부와 대칭되도록(symmetrical) 상기 관통 전극들과 연결될 수 있다. 이를, 도 10을 참조하여 설명한다.
도 10은 본 발명의 제7 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 10을 참조하면, 본 발명의 제7 실시 예에 따르면, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b) 및 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는, 상기 제1 그룹 제3 입력/출력 노드(113a, 113b) 및 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)와 서로 대칭되도록, 상기 메인 관통 전극들(111~114) 및 상기 스페어 관통 전극들(211, 212, 221, 222)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극들(211, 212), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212), 제1 그룹 제1 내지 제3 메인 관통 전극(111~113)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제2 내지 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제3 및 제4 메인 관통 전극(113, 114) 및 상기 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 제2 및 제3 입력/출력 노드들(112a, 113a, 112b, 113b) 사이를 기준으로, 상기 입력/출력 노드들의 일부(111a, 111b, 112a, 112b)는, 상기 입력/출력 노드들의 나머지 일부(113a, 113b, 114a, 114b)와 대칭되도록 상기 관통 전극들과 연결될 수 있다.
상술된 본 발명의 제7 실시 예와 달리, 본 발명의 제8 및 제9 실시 예에 따르면, 상기 입력/출력 노드들의 일부는, 상기 입력/출력 노드들의 나머지 일부와 대칭되지 않도록(asymmetrical) 상기 관통 전극들과 연결될 수 있다. 이를, 도 11 및 도 12를 참조하여 설명한다.
도 11은 본 발명의 제8 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 11을 참조하면, 본 발명의 제8 실시 예에 따르면, 상술된 제7 실시 예와 달리, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 왼쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극들(211, 212), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212), 제1 그룹 제1 내지 제3 메인 관통 전극(111~113)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제1 내지 제4 메인 관통 전극(111~114)과 연결되고, 상기 스페어 관통 전극들(211, 212, 221, 222)와 연결되지 않을 수 있다. 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제2 및 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 왼쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
도 12는 본 발명의 제9 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 12를 참조하면, 본 발명의 제9 실시 예에 따르면, 상술된 제7 및 제8 실시 예들과 달리, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 오른쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212) 및 제1 그룹 제1 내지 제3 메인 관통 전극들(111~113)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 스페어 관통 전극들(211, 212, 221, 222)과 연결되지 않고, 상기 제1 그룹 제1 내지 제4 메인 관통 전극들(111~114)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제2 내지 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제3 및 제4 메인 관통 전극(113, 114) 및 상기 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 오른쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
본 발명의 제10 실시 예에 따르면, 제1 그룹에 대응되는 입력 노드 및 출력 노드는, 관통 전극들이 관통하는 기판의 상부면과 평행한 방향으로 상기 제1 그룹과 인접한 제2 그룹에 포함된 관통 전극과 연결될 수 있다. 이를 도 13을 참조하여 설명한다.
도 13은 본 발명의 제10 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 13을 참조하면, 본 발명의 제10 실시 예에 따르면, 메인 관통 전극들(111~114, 141~144) 및 스페어 관통 전극들(211, 221, 241, 251)이 제공된다. 메인 관통 전극들(111~114, 141~144) 및 스페어 관통 전극들(211, 221, 241, 251)은 제1 방향(도 13에서 x 축)으로 연장하여, 반도체 기판을 관통할 수 있다.
상기 제1 방향(도 13에서 x 축)에 직각인 제2 방향(도 13에서 y 축)으로 제1 스페어 관통 전극(211) 및 제2 스페어 관통 전극(221) 사이에 배치되고, 상기 제2 방향(도 13에서 y 축)으로 배열된 상기 메인 관통 전극들(111~114)은 제1 그룹으로 정의될 수 있다.
상기 제2 방향(도 13에서 y 축)으로 제4 스페어 관통 전극(241) 및 제5 스페어 관통 전극(251) 사이에 배치되고, 상기 제2 방향(도 13에서 y 축)으로 배열된 상기 메인 관통 전극들(141~144)은 제4 그룹으로 정의될 수 있다. 상기 제4 그룹은 상기 제1 방향 및 상기 제2 방향에 직각인 제3 방향(도 13에서 z축 방향)으로 상기 제1 그룹과 이격될 수 있다. 다시 말하면, 상기 제4 그룹은, 상기 메인 관통 전극들(111~114, 141~144) 및 상기 스페어 관통 전극들(211, 221, 241, 251)이 관통하는 상기 반도체 기판의 상부면과 평행하되, 상기 제1 그룹 메인 관통 전극들(111~114)이 배열된 방향과 직각인 방향으로, 상기 제1 그룹과 이격될 수 있다.
상기 제1 그룹에 대응되는 입력 노드들(111a~114a) 및 출력 노드들(111b~114b)은, 상기 제4 그룹 메인 관통 전극들(141~144)과 연결될 수 있다. 도 13에서 제1 그룹 제3 및 제4 입력/출력 노드들(113a, 114a, 113b, 114b)이 상기 제4 그룹 제2 및 제3 메인 관통 전극들(142, 143)과 연결되는 것으로 도시되었으나, 리페어 효율을 높이기 위해, 다양한 방법으로, 상기 제1 그룹 입력/출력 노드들(111a~114a, 111b~114b)이 상기 제2 그룹 메인 관통 전극들(141~144), 및 상기 제4 및 제5 스페어 관통 전극들(241, 251)과 연결될 수 있다.
상기 입력 노드들 및 상기 출력 노드들이 동일한 개수의 상기 메인 관통 전극들 및 상기 스페어 관통 전극들과 연결되더라도, 연결되는 방식에 따라서, 신호의 시프트(shift)가 발생되지 않을 수 있다. 이를, 도 14 및 도 15를 참조하여 설명한다.
도 14는 본 발명의 제11 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 14를 참조하면, 본 발명의 제11 실시 예에 따르면, 각각의 그룹들(100, 110, 120, 130)에 2개의 메인 관통 전극들(103, 111, 112, 121, 122, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 하나의 스페어 관통 전극들(211, 221, 231)이 제공될 수 있다.
상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b~112b, 121b~122b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111, 112, 121, 122, 131), 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 일측에 위치하는 상기 스페어 관통 전극들(211, 221, 231), 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 인접한 다른 그룹의 메인 관통 전극들(103, 111, 112, 121, 122, 131)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111, 112), 상기 제1 그룹(110)의 일측에 위치하는 제1 스페어 관통 전극(211), 및 상기 제1 그룹(110)에 인접한 제0 그룹(100)의 메인 관통 전극(103)과 연결될 수 있다.
만약, 상기 제1 그룹 메인 관통 전극들(111, 112), 및 상기 제2 그룹 제1 메인 관통 전극(121)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211) 또는 제0 그룹 메인 관통 전극(103)이 상기 제1 그룹 제1 메인 관통 전극(111)을 대체하고, 상기 제2 스페어 관통 전극(221)이 상기 제1 그룹 제2 메인 관통 전극(112)을 대체하고, 상기 제2 그룹 제2 메인 관통 전극(122)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체하여, 입출력 신호를 전송할 수 있다.
불량없이 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이에 신호를 전송하던 상기 제2 그룹 제2 메인 관통 전극(122)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체함에 따라, 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이의 신호는, 상기 제3 스페어 관통 전극(231) 또는 상기 제3 그룹 메인 관통 전극(131)을 통해서 전송되는, 신호 시프트(signal shift) 현상이 발생될 수 있다. 이러한 신호 시프트 현상은 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b, 112b, 121b, 122b, 131b)과 상기 관통 전극들(103, 111, 112, 121, 122, 131, 211, 221, 231)의 연결 방법에 따라 발생되지 않을 수 있다. 이를, 도 15를 참조하여 설명한다.
도 15는 본 발명의 제12 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 15를 참조하면, 본 발명의 제12 실시 예에 따르면, 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b, 112b, 121b, 122b, 131b)이, 상술된 본 발명의 제11 실시 예와 동일한 개수의 상기 관통 전극들(103, 111, 112, 121, 122, 131, 211, 221, 231)과 연결되되, 상술된 본 발명의 제11 실시 예보다, 상기 스페어 관통 전극들(211, 221, 231)과 더 많이 연결될 수 있다.
다시 말하면, 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b~112b, 121b~122b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111, 112, 121, 122, 131), 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결되고, 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 인접한 다른 그룹의 메인 관통 전극들(103, 111, 112, 121, 122, 131)과 연결되지 않을 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111, 112), 및 상기 제1 그룹(110)의 양측에 위치하는 제1 및 제2 스페어 관통 전극(211, 221)과 연결될 수 있다.
상술된 본 발명의 제11 실시 예에서 설명된 것과 동일하게, 만약, 상기 제1 그룹 메인 관통 전극들(111, 112), 및 상기 제2 그룹 제1 메인 관통 전극(121)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211)이 상기 제1 그룹 제1 메인 관통 전극(111)을 대체하고, 상기 제2 스페어 관통 전극(221)이 상기 제1 그룹 제2 메인 관통 전극(112)을 대체하고, 상기 제3 스페어 관통 전극(231)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체하여, 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제11 실시 예에서 설명된 것과 달리, 상기 제3 스페어 관통 전극(231)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체함에 따라, 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이의 신호는, 상기 제2 그룹 제2 메인 관통 전극(122)을 통해 그대로 전송될 수 있다. 이에 따라, 신호 시프트 현상이 발생되지 않을 수 있다.
상술된 제1 내지 제12 실시 예에 따른 입력 노드들 및 출력 노드들은 멀티플렉서(multiplexer) 및/또는 디멀티플렉서(demultiplexer)와 노드의 조합으로 구성될 수 있다. 이하, 이를 도 16a 내지 16d를 참조하여 설명한다.
도 16a는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예를 설명하기 위한 것이다.
도 16a를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 디멀티플렉서들(DM)를 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 상기 디멀티플레서들(DM)과 일대일로 연결되고, 상기 디멀티플렉서들(DM)은 복수의 관통 전극들(111~113, 201, 211)과 연결될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 대응되는 상기 출력 노드들과 연결된 관통 전극들(111~113, 201, 211)의 개수에 대응되는 디멀티플렉서들(DM)을 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 복수의 상기 디멀티플렉서들(DM)과 연결되고, 상기 디멀티플렉서들(DM)은 상기 관통 전극들(111~113, 201, 211)과 일대일로 연결될 수 있다.
도 16b는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예를 설명하기 위한 것이다.
도 16b를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 도 16a를 참조하여 설명된 입력 노드들과 동일한 방법으로 구성될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113)의 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 메인 관통 전극들(111~113)의 개수에 대응되는 멀티플렉서(M)를 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 상기 멀티플렉서들(M)과 일대일로 연결되고, 상기 멀티플렉서들(DM)은 복수의 관통 전극들(111~113, 201, 211)과 연결될 수 있다.
도 16c는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예를 설명하기 위한 것이다.
도 16c를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 대응되는 상기 입력 노드들과 연결된 관통 전극들(111~113, 201, 211)의 개수에 대응되는 멀티플렉서들(M)을 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 복수의 상기 멀티플레서들(DM)과 일대일로 연결되고, 상기 멀티플렉서들(DM)은 상기 관통 전극들(111~113, 201, 211)과 일대일로 연결될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 도 16b를 참조하여 설명된 출력 노드들과 동일한 방법으로 구성될 수 있다.
도 16d는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예를 설명하기 위한 것이다.
도 16d를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 도 16c를 참조하여 설명된 입력 노드들과 동일한 방법으로 구성될 수 있다. 상기 제1 그룹(110)에 대응되는 출력 노드들은, 도 16a를 참조하여 설명된 출력 노드들과 동일한 방법으로 구성될 수 있다.
도 17은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 저항 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억장치(1210)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 저항 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다.
상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다.
상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
10, 20: 반도체 기판
12, 22: 관통 전극
14, 24: 패드
30: 범프
STR: 신호 전달 영역
RR; 복구 영역
UPEG: 단위 관통 전극 그룹
103, 111~114, 121~124, 131: 메인 관통 전극
211, 212, 221, 222, 231, 232: 스페어 관통 전극
103a, 111a~114a, 121a~124a, 131a: 입력 노드
103b, 111b~114b, 121b~124b, 131b: 출력 노드
100, 110, 120, 130: 그룹

Claims (24)

  1. 입력 노드들(input nodes);
    출력 노드들(output nodes); 및
    상기 입력 노드들 및 상기 출력 노드들 사이에 배치되고 기판을 관통하는 관통 전극들(penetration electrodes)을 포함하되,
    상기 관통 전극들은, 상기 입력 노드들 및 상기 출력 노드들과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(main penetration electrodes), 및 스페어 관통 전극(spare penetration electrode)을 포함하고,
    서로 인접한 상기 메인 관통 전극들은 하나의 그룹(group)을 구성하고,
    상기 그룹은 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹 및 제2 그룹 사이에 상기 스페어 관통 전극이 배치되고,
    상기 제1 그룹 및 상기 제2 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 스페어 관통 전극과 연결되어, 상기 제1 및 상기 제2 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하고,
    상기 제1 그룹에 대응되는 상기 입력 노드들 또는 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 어느 하나는, 상기 제1 그룹에 포함된 상기 메인 관통 전극, 상기 제1 그룹에 인접한 상기 스페어 관통 전극, 및 상기 제1 그룹에 인접한 상기 제2 그룹에 포함된 상기 메인 관통 전극과 연결되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 그룹의 양측에 상기 스페어 관통 전극이 각각 제공되고,
    상기 제1 그룹에 대응되는 상기 입력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되고,
    상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 또는 상기 출력 노드들 중에서 적어도 1개는 상기 스페어 관통 전극들과 전기적으로 연결되지 않는(disconnected) 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극 또는 상기 어느 하나의 노드와 연결된 상기 제2 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여, 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 그룹은, 상기 기판의 상부면과 평행하되 상기 제1 그룹에 포함된 상기 메인 관통 전극들이 배열된 방향과 직각인 방향으로, 상기 제1 그룹에 인접한 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 입력 노드들 및 상기 출력 노드들은, 상기 메인 관통 전극들의 개수와 동일한 개수로 제공되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 입력 노드들 및 상기 출력 노드들은, 동일한 개수의 상기 관통 전극들과 연결되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  8. 제7 항에 있어서,
    각각의 상기 입력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고,
    각각의 상기 입력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  9. 제7 항에 있어서,
    각각의 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고,
    각각의 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  10. 제7 항에 있어서,
    상기 입력 노드들 및 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는, 상기 입력 노드들 및 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수보다 많은 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 스페어 관통 전극은 상기 제1 그룹의 양측에 각각 제공되고,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은, 상기 제1 그룹의 하나의 상기 메인 관통 전극, 및 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되어,
    상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 그룹 양측의 상기 스페어 관통 전극들 중 어느 하나는, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전달하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 그룹을 사이에 두고, 상기 제1 그룹과 이격된 제3 그룹이 제공되고,
    상기 스페어 관통 전극은, 상기 제2 그룹과 인접한 상기 제3 그룹의 일측에 제공되고 제1 스페어 관통 전극, 및 상기 제3 그룹의 타측에 제공되는 제2 스페어 관통 전극을 포함하고,
    상기 제3 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 제1 및 제2 스페어 관통 전극들과 연결되어, 상기 제3 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들 중에서 어느 하나는, 상기 불량이 발생한 상기 제3 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제2 스페어 관통 전극과 연결되어, 상기 제1 그룹에 포함된 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제2 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제3 그룹의 상기 메인 관통 전극과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제3 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  15. 제1 항에 있어서,
    상기 입력 노드들 및 상기 출력 노드들은, 멀티플렉서(multiplexer)나 디멀티플렉서(demultiplexer)중 어느 하나 또는 둘다를 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 기판을 관통하는 메인 관통 전극을 포함하고, 서로 이격된 제1 및 제2 신호 전달 영역(signal transfer regions); 및
    상기 기판을 관통하는 스페어 관통 전극을 포함하고, 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역(repairable region)을 포함하되,
    상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하고, 상기 제1 신호 전달 영역 및 상기 제2 신호 전달 영역은 서로의 상기 메인 관통 전극을 공유하여, 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극이 상기 복구 영역의 상기 스페어 관통 전극 또는 상기 제2 신호 전달 영역의 상기 메인 관통 전극 중 어느 하나로 대체 가능하도록 구성된 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  21. 제20 항에 있어서,
    상기 복구 영역은, 상기 제1 신호 전달 영역의 일측에 배치된 제1 복구 영역 및 상기 제1 신호 전달 영역의 타측에 배치된 제2 복구 영역을 포함하고,
    상기 제1 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하고,
    상기 제1 신호 전달 영역의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 제1 및 제2 복구 영역의 상기 스페어 관통 전극들이, 상기 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극들을 대체하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  22. 제20 항에 있어서,
    상기 제1 신호 전달 영역 및 상기 제2 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하되, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들의 개수는 상기 제2 신호 전달 영역의 상기 메인 관통 전극들의 개수와 서로 동일한 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  23. 제22 항에 있어서,
    상기 복구 영역은 복수의 상기 스페어 관통 전극을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  24. 제23 항에 있어서,
    상기 복구 영역의 상기 스페어 관통 전극의 개수는, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극의 개수보다 적은 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
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