WO2015190670A1 - 리페어 가능한 관통 전극을 갖는 반도체 장치 - Google Patents

리페어 가능한 관통 전극을 갖는 반도체 장치 Download PDF

Info

Publication number
WO2015190670A1
WO2015190670A1 PCT/KR2015/001786 KR2015001786W WO2015190670A1 WO 2015190670 A1 WO2015190670 A1 WO 2015190670A1 KR 2015001786 W KR2015001786 W KR 2015001786W WO 2015190670 A1 WO2015190670 A1 WO 2015190670A1
Authority
WO
WIPO (PCT)
Prior art keywords
group
electrode
electrodes
main
spare
Prior art date
Application number
PCT/KR2015/001786
Other languages
English (en)
French (fr)
Inventor
백상현
정성수
Original Assignee
한양대학교에리카산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교에리카산학협력단 filed Critical 한양대학교에리카산학협력단
Priority to US15/318,093 priority Critical patent/US9941192B2/en
Publication of WO2015190670A1 publication Critical patent/WO2015190670A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Definitions

  • the present invention relates to a semiconductor device having a repairable through electrode, and more particularly, a first through second signal transmission region including a main through electrode, and a spare through hole disposed between the first and second signal transmission regions. And a recovery area including an electrode, wherein when the failure occurs in the main through electrode of the first and second signal transmission areas, the spare through electrode of the recovery area has the first and second signals in which the failure occurs.
  • a semiconductor device having a repairable through electrode that replaces the main through electrode of a transfer region.
  • packaging technology for integrated circuits has continually evolved to meet the demand for miniaturization and mounting reliability.
  • the demand for miniaturization is accelerating the development of technology for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.
  • stack in the semiconductor industry refers to a technique of vertically stacking at least two semiconductor chips or packages, which may implement a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process, and packaged individual semiconductor chips. It is a method of stacking and forming.
  • TSV Through Silicon Via
  • Conventional silicon chips have a structure in which electrodes exist only on the external connection surface, but silicon through electrode (TSV) technology creates a connection electrode structure that penetrates the surface and the back of the chip, and mounts them in three-dimensionally. to be.
  • Korean Patent Publication No. 10-2012-0071921 discloses a composition for filling holes in a silicon through electrode using a metal powder, a solder powder, a curable resin, a reducing agent, and a curing agent. have.
  • An object of the present invention is to provide a semiconductor device having a repairable through electrode having a spare through electrode for efficiently repairing a main through electrode in which a failure occurs when a failure occurs in the main through electrode.
  • the present invention provides a semiconductor device having a repairable through electrode.
  • a semiconductor device having the repairable through electrode may be disposed between input nodes, output nodes, and the input nodes and the output nodes and penetrate a substrate. And penetration electrodes, wherein the penetration electrodes are connected to the input nodes and the output nodes, the main penetration electrodes transmitting an input / output signal, and the spare penetration electrodes.
  • the main through electrodes adjacent to each other constitute a group, the group including a first group and a second group, and the spare between the first group and the second group.
  • the through electrode is disposed, and the input nodes and the output nodes corresponding to the first group and the second group are connected to the spare through electrode, and thus, the first And when the failure occurs in the main through electrode of the second group, the spare through electrode may include transmitting the input / output signal by replacing the main through electrodes of the first and second groups in which the failure occurs. Can be.
  • the spare through electrodes are provided on both sides of the first group, and at least two of the input nodes corresponding to the first group are connected to the spare through electrodes on both sides of the first group. And at least two of the output nodes corresponding to the first group may be connected to the spare through electrodes on both sides of the first group.
  • At least one of the input nodes and / or the output nodes corresponding to the first group may be electrically disconnected from the spare through electrodes.
  • At least one of the input nodes corresponding to the first group and / or the output nodes corresponding to the first group may include the main through electrode included in the first group, the The spare through electrode adjacent to the first group and the main through electrode included in the second group adjacent to the first group, and when the failure occurs in the main through electrode of the first group, the spare through The main through electrode of the second group connected to an electrode and / or the one node may include transmitting the input / output signal by replacing the main through electrode of the first group in which the failure occurs. .
  • the second group may include a surface parallel to an upper surface of the substrate and adjacent to the first group in a direction perpendicular to a direction in which the main through electrodes included in the first group are arranged. Can be.
  • the input nodes and / or the output nodes may include the same number as the number of the main through electrodes.
  • the input nodes and / or the output nodes may include being connected to the same number of the through electrodes.
  • the number of main through electrodes connected to each of the input nodes may be different from each other, and the number of spare through electrodes connected to each of the input nodes may be different from each other.
  • the number of main through electrodes connected to each of the output nodes may be different from each other, and the number of spare through electrodes connected to each of the output nodes may be different from each other.
  • the number of the main through electrodes connected to the input nodes and / or the output nodes includes more than the number of the spare through electrodes connected to the input nodes and / or the output nodes. can do.
  • the spare through electrodes are provided at both sides of the first group, and the input nodes and the output nodes corresponding to the first group are one main through electrode of the first group. And one of the spare through electrodes on both sides of the first group when the failure occurs in the main through electrode of the first group, when the failure occurs in the main through electrode on both sides of the first group. It may include transmitting the input and output signals by replacing the generated main through electrode.
  • a third group spaced apart from the first group is provided with the second group interposed therebetween, and the spare through electrode is provided on one side of the third group adjacent to the second group.
  • a first spare through electrode and a second spare through electrode provided on the other side of the third group, wherein the input nodes and the output nodes corresponding to the third group include the first and second spare through electrodes.
  • one of the first and second spare through electrodes replaces the main through electrode of the third group in which the failure occurs. It may include transmitting the input and output signals.
  • the second spare through electrode may include transmitting the input / output signal by replacing the main through electrode of the first group in which the failure occurs.
  • At least one of the input nodes and the output nodes corresponding to the first group may be connected to the main through electrode of the third group, and may be connected to the main through electrode of the first group.
  • the main through electrode of the third group may include transmitting the input / output signal by replacing the main through electrode of the first group where the failure occurs.
  • the input nodes and the output nodes may include a multiplexer and / or a demultiplexer.
  • the semiconductor device having the repairable through electrode may include a main through electrode through which a signal is transmitted and penetrate the substrate, and a spare through electrode penetrating the substrate and disposed between the main through electrodes.
  • the main through electrodes between the spare through electrodes are defined as a group, and when a failure occurs in the main through electrodes in the group, at least one of the spare through electrodes on both sides of the group.
  • the method may include transmitting a signal by replacing the main through electrode in which the failure occurs.
  • the group may be provided in plurality, and each of the plurality of groups may include the same number of main through electrodes.
  • the group includes a first group and a second group adjacent to each other, and the spare through electrode disposed between the first group and the second group is shared by the first group and the second group,
  • the failure may include replacing the main through electrodes of the first and second groups in which the failure occurs.
  • the spare through electrode may include a plurality of spare through electrodes provided between the adjacent groups.
  • the semiconductor device having the repairable through electrode includes a first through electrode passing through a substrate, spaced apart from each other, first and second signal transfer regions, and through the substrate.
  • the recovery region may include a first recovery region disposed on one side of the first signal transmission region and a second recovery region disposed on the other side of the first signal transmission region, and the first signal The transmission area includes a plurality of the main through electrodes, and when the failure occurs in the main through electrodes of the first signal transmission area, the spare through electrodes of the first and second recovery areas may have the failure. And replacing the main through electrodes of the first signal transmission area.
  • the first signal transmission region and the second signal transmission region include a plurality of main through electrodes, and the number of the main through electrodes of the first signal transmission region is the second signal transmission region. It may include the same as the number of the main through electrodes of the.
  • the recovery region may include a plurality of spare through electrodes.
  • the number of spare through electrodes of the recovery region may include less than the number of main through electrodes of the first and second signal transmission regions.
  • a semiconductor device having a repairable through electrode includes first and second signal transmission regions including a main through electrode penetrating through a substrate and spaced apart from each other, and a spare through electrode penetrating through the substrate. And a recovery region disposed between the first and second signal transmission regions.
  • the first and second signal transmission regions share the recovery region with each other, so that the main through electrode of the first and second signal transmission regions in which a failure occurs is replaced by the spare through electrode of the recovery region, thereby providing a repair efficiency. This can be improved.
  • FIG. 1 is a view for briefly explaining a through electrode according to an exemplary embodiment of the present invention.
  • FIGS. 2A and 2B are diagrams for describing a semiconductor device having a repairable through electrode according to an embodiment of the present invention.
  • FIG 3 illustrates a semiconductor device having a repairable through electrode according to a first embodiment of the present invention.
  • FIG. 4 is a diagram for describing a repairable semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 illustrates a semiconductor device having a repairable through electrode according to a third exemplary embodiment of the present invention.
  • FIG. 6 illustrates a semiconductor device having a repairable through electrode according to a fourth exemplary embodiment of the present invention.
  • FIG. 7 is a diagram for describing a semiconductor device having a repairable through electrode according to a fifth embodiment of the present invention.
  • FIG. 8 is for explaining a semiconductor device having a repairable through electrode according to a modification of the fifth embodiment of the present invention.
  • FIG. 9 illustrates a semiconductor device having a repairable through electrode according to a sixth embodiment of the present invention.
  • FIG. 10 illustrates a semiconductor device having a repairable through electrode according to a seventh embodiment of the present invention.
  • FIG. 11 illustrates a semiconductor device having a repairable through electrode according to an eighth embodiment of the present invention.
  • FIG. 12 is for explaining a semiconductor device having a repairable through electrode according to a ninth embodiment of the present invention.
  • FIG. 13 illustrates a semiconductor device having a repairable through electrode according to a tenth embodiment of the present invention.
  • FIG. 14 illustrates a semiconductor device having a repairable through electrode according to an eleventh embodiment of the present disclosure.
  • FIG. 15 illustrates a semiconductor device having a repairable through electrode according to a twelfth embodiment of the present invention.
  • FIG. 16A illustrates a first embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • FIG. 16B illustrates a second embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • FIG. 16C illustrates a third embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • FIG. 16D illustrates a fourth embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • 17 is a block diagram schematically illustrating an example of an electronic system including a semiconductor device having a repairable through electrode based on the technical spirit of the present invention.
  • FIG. 18 is a block diagram schematically illustrating an example of a memory card including a semiconductor device having a repairable through electrode based on the technical spirit of the present invention.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment.
  • first component in one embodiment may be referred to as a second component in another embodiment.
  • second component in another embodiment.
  • Each embodiment described and illustrated herein also includes its complementary embodiment.
  • the term 'and / or' is used herein to include at least one of the components listed before and after.
  • connection is used herein to mean both indirectly connecting a plurality of components, and directly connecting.
  • FIG. 1 is a view for briefly explaining a through electrode according to an exemplary embodiment of the present invention.
  • a first semiconductor substrate 10 and a second semiconductor substrate 20 are provided on the first semiconductor substrate 10.
  • the first semiconductor substrate 10 and the second semiconductor substrate 20 may each include a semiconductor device (eg, a memory, a transistor, etc.) and a wiring.
  • a first through electrode 12 penetrating the first semiconductor substrate 10 may be provided.
  • the first pad 14 may be provided on the first through electrode 12.
  • the first pad 14 may be provided on one surface of the first semiconductor substrate 10 adjacent to the second semiconductor substrate 20.
  • a second through electrode 22 penetrating the second semiconductor substrate 20 may be provided.
  • the second pad 24 may be provided on the second through electrode 22.
  • the second pad 24 may be provided on one surface of the second semiconductor substrate 20 adjacent to the first semiconductor substrate 10.
  • a bumper 30 may be provided between the first pad 14 and the second pad 24.
  • the first semiconductor substrate 10 and the second semiconductor substrate 20 may include the first and second through electrodes 12 and 22, the first and second pads 14 and 24, and the bumper. By 30, it can be electrically connected.
  • defects may occur in the first and second through electrodes 12 and 22. In this case, it is necessary to provide an extra through electrode in addition to the first and second through electrodes 12 and 22 to replace the first and second through electrodes 12 and 22 where the defect has occurred.
  • FIGS. 2A and 2B are diagrams for describing a semiconductor device having a repairable through electrode according to an embodiment of the present invention.
  • a semiconductor device having a repairable through electrode may include a unit through electrode group including a signal transfer region (STR) and a repair region (RR).
  • STR signal transfer region
  • RR repair region
  • UPEG Unit Penetration Electrode Group
  • the unit through electrode group UPEG may be provided in plurality.
  • the unit through electrode group UPEG may include one signal transmission region STR and one recovery region RR.
  • the signal transmission region STR may include a main penetration electrode penetrating the semiconductor substrate.
  • the main through electrode may transmit a signal between the stacked semiconductor substrates as described with reference to FIG. 1.
  • Each of the signal transmission regions STR may include a plurality of main through electrodes having the same number, and may include the same number of main through electrodes.
  • the recovery region RR may include a spare penetration electrode penetrating the semiconductor substrate.
  • the spare through electrode may transfer a signal between the stacked semiconductor substrates by replacing the main through electrode when a failure occurs in the main through electrode.
  • the recovery region RR may include a plurality of spare through electrodes, and may include fewer spare through electrodes than the number of the main through electrodes included in the signal transmission region STR.
  • the recovery region RR may be disposed between the signal transmission regions STR.
  • the signal transmission regions STR positioned on both sides of the recovery region RR may share the recovery region RR located between the signal transmission regions STR.
  • the spare region of the recovery region RR may be disposed in the recovery region RR.
  • the signal may be transmitted by replacing the main through electrode having the defect. As a result, the repair efficiency for the failure of the through electrode can be increased.
  • the spare through electrode may replace the main through electrode of the first and second signal transmission regions where the failure occurs. Accordingly, the spare through electrode of the first recovery region transmits a signal so that the defect can be repaired.
  • the recovery region RR may include a first recovery region disposed on one side of the first signal transmission region and a second recovery region disposed on the other side of the first signal transmission region.
  • the spare through electrodes of the first and second recovery areas may be connected to the main through electrode of the first signal transmission area where the failure occurs.
  • the electrodes can be replaced to carry signals.
  • the recovery region RR is disposed on the right side of the signal transmission region STR in the unit through electrode group UPEG. However, as shown in FIG. 2B, the signal transmission region STR is illustrated. It is apparent that the recovery region RR is disposed on the left side of the cross-section, so that the unit through electrode group UPEG may be defined.
  • FIG 3 illustrates a semiconductor device having a repairable through electrode according to a first embodiment of the present invention.
  • the through electrodes 103, 111-113, 121-123, 131, 211, 221, and 231 are the input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b.
  • Main through electrodes 103, 111-113, 121-123, 131 connected to ⁇ 113b, 121b-123b, 131b to transmit an input / output signal, and the main through electrodes 103, 111-113, 121-123 , 131 may include spare through electrodes 211, 221, and 231 to replace the defective unit.
  • the main through electrodes 103, 111 ⁇ 113, 121 ⁇ 123, and 131 adjacent to each other may form a group 100, 110, 120, and 130.
  • each of the groups 100, 110, 120, and 130 may include the same number of main through electrodes 103, 111, 113, 113, 121, 123, and 131.
  • the spare through electrodes 211, 221, and 231 may be disposed between the groups 100, 110, 120, and 130.
  • the groups 100, 110, 120, and 130 may be divided by the spare through electrodes 211, 221, and 231.
  • a first spare through electrode 211 is disposed between the 0 group 100 and the first group 110
  • a second spare is disposed between the first group 110 and the second group 120.
  • the through electrode 221 may be disposed
  • the third spare through electrode 231 may be disposed between the second group 120 and the third group 130.
  • the input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b are the main through electrodes 103, 111-113, and 121. It may be provided in the same number as the number of ⁇ 123, 131.
  • Each of the input nodes 103a, 111a-113a, 121a-123a, 131a, and output nodes 103b, 111b-113b, 121b-123b, 131b has the same number of through electrodes 103, 111.
  • ⁇ 113, 121 ⁇ 123, 131, 211, 221, 231 may be connected. In FIG.
  • 103, 111 to 113, 121 to 123, 131, 211, 221 and 231 it may be connected to two or four or more through electrodes.
  • Each of the input nodes 103a, 111a-113a, 121a-123a, 131a, and each of the output nodes 103b, 111b-113b, 121b-123b, 131b are each of the groups 100, 110, 120. , 130 may correspond to each of the main through electrodes 103, 111 ⁇ 113, 121 ⁇ 123, and 131.
  • the input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b correspond to the groups 100, 110, 120, and
  • the input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b corresponding to the groups 100, 110, 120, 130 are And at least one of the main through electrodes 103, 111 ⁇ 113, 121 ⁇ 123, and 131 of the groups 100, 110, 120, and 130 corresponding thereto.
  • At least one of the input nodes 103a, 111a-113a, 121a-123a, 131a, and at least one of the output nodes 103b, 111b-113b, 121b-123b, 131b corresponds to these.
  • the spare through electrodes 211, 221, and 231 positioned at both sides of the groups 100, 110, 120, and 130 may be connected to each other.
  • At least two of the input nodes 103a, 111a-113a, 121a-123a, 131a, or at least two of the output nodes 103b, 111b-113b, 121b-123b, 131b correspond to these.
  • the spare through electrodes 211, 221, and 231 positioned at both sides of the groups 100, 110, 120, and 130 may be connected to each other.
  • At least one of the input nodes 103a, 111a to 113a, 121a to 123a, and 131a, or at least one of the output nodes 103b, 111b to 113b, 121b to 123b and 131b, the spare through electrode And may not be connected to the fields 211, 221, and 231.
  • the input / output nodes 111a to 113a and 111b to 113b corresponding to the first group 110 may include the main through electrodes 111 to 113 and the first group 110. And / or the first and second spare through electrodes 211 and 221 on both sides of the first group 110. More specifically, the first group first input / output nodes 111a and 111b may include the first spare through electrode 211, the first group first main through electrode 111, and the first group second main through electrode. And 112. The first group second input / output nodes 112a and 112b are not connected to the spare through electrodes 211, 221, and 231, and the first group first main through electrode 111 and the first group agent.
  • the first group third input / output nodes 111a and 111b may include the first group second main through electrode 112, the first group third main through electrode 113, and the second spare through electrode 221. ) Can be connected.
  • the first and second spare through electrodes 211 and 221 may cause the failure.
  • I / O signals may be transmitted by replacing the main through electrodes 111 ⁇ 113 of the first group 110.
  • the input nodes 121a to 123a and the output nodes 121b to 123b corresponding to the second group 120 may correspond to the input nodes 111a to corresponding to the first group 110 described above. 113a) and in the same manner as the output nodes 111b to 113b, the main through electrodes 121 to 123 of the second group 120 and / or both sides of the second group 120. It may be connected to the second and third spare through electrodes 221 and 231.
  • 121b to 123b may be connected to the second spare through electrode 221 disposed between the first group 110 and the second group 120.
  • the second spare through electrode 221 is formed.
  • the input / output signal may be transmitted by replacing the main through electrodes 111 ⁇ 113 and 121 ⁇ 123 of the first and second groups 110 and 120 where the failure occurs.
  • the number of the main through electrodes 103, 111-113, 121-123, and 131 connected to the input nodes 103a, 111a-113a, 121a-123a, and 131a may be different from each other.
  • the first group first input node 111a is connected to two main through electrodes 111 and 112, and the first group second input node 112a is connected to three main through electrodes. It may be connected to the (111 ⁇ 113).
  • the number of main through electrodes 103, 111-113, 121-123, and 131 connected to each of the output nodes 103b, 111b-113b, 121b-123b, and 131b may be different from each other.
  • the first group first output node 111b is connected to two main through electrodes 111 and 112, and the first group second output node 112b is connected to three main through electrodes. It may be connected to the (111 ⁇ 113).
  • the number of spare through electrodes 211, 221, and 231 connected to the input nodes 103a, 111a to 113a, 121a to 123a, and 131a may be different from each other.
  • the first group first input node 111a is connected to one first spare through electrode 211
  • the first group second input node 112a is connected to the spare through electrodes 211.
  • 221 and 231 may not be connected.
  • the number of spare through electrodes 211, 221, and 231 connected to each of the output nodes 103b, 111b to 113b, 121b to 123b, and 131b may be different from each other.
  • the first group first output node 111b is connected to one first spare through electrode 211
  • the first group second output node 112b is connected to the spare through electrodes 211.
  • 221 and 231 may not be connected.
  • the input nodes 111a to 113a and the output nodes 111b to 113b corresponding to the first group 110 are connected to the first group 110.
  • the second embodiment of the present invention is implemented.
  • the input nodes 111a to 113a and the output nodes 111b to 113b corresponding to the first group 110 may be connected to the main through electrode of another group. This will be described with reference to FIG. 4.
  • FIG. 4 is a diagram for describing a repairable semiconductor device according to a second embodiment of the present invention.
  • the input nodes 103a, 111a to 113a, 121a to 123a, and 131a and at least one of the output nodes 103b, 111b to 113b, 121b to 123b, and 131b are adjacent to the corresponding groups 100, 110, 120, and 130. It can be connected to another group of main through electrodes.
  • the first group third input / output nodes 113a and 113b corresponding to the first group 110 may include the first group second main through electrode 112 and the first group third.
  • the second through group main main electrode 121 adjacent to the first group 110 may be further connected. Therefore, when a defect occurs in the main through electrodes 111 to 113 of the first group 110, the first spare through electrode 211, the second spare through electrode 221, and the second second through electrode 211.
  • the group first main through electrode 121 may transmit the input / output signal by replacing the main through electrodes 111 ⁇ 113 of the first group 110 in which the failure occurs.
  • the input nodes 111a to 113a and the output nodes 111b to 113b corresponding to the first group 110. ) May be connected to the plurality of main through electrodes included in another group. This will be described with reference to FIG. 5.
  • FIG. 5 illustrates a semiconductor device having a repairable through electrode according to a third exemplary embodiment of the present invention.
  • the input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b are connected to other groups adjacent to the corresponding groups 100, 110, 120, and 130. It may be connected to a plurality of main through electrodes included.
  • the first group first input node 111a and the first group first output node 111b corresponding to the first group 110 may be formed of the first group 110 adjacent to the first group 110.
  • the first group third input node 113a and the first group third output node 113b, which may be connected to a third main through electrode 113 and correspond to the first group 110, may be connected to each other.
  • the first group through main electrode 111, the first group through the second main electrode 112, the first group through the main main electrode 113, the second spare through electrode 221, and the first group It may be connected to the second group first main through electrode 121 adjacent to 110. For this reason, when a failure occurs in the main through electrodes 111 to 113 of the first group 110, the third main through electrode 103, the first spare through electrode 211, and the first group.
  • the second spare through electrode 221 and the second group first main through electrode 121 replace the main through electrodes 111 ⁇ 113 of the first group 110 in which the failure occurs, and input / output signals. Can be transmitted.
  • a plurality of spare through electrodes may be provided between groups adjacent to each other. This will be described with reference to FIG. 6.
  • FIG. 6 illustrates a semiconductor device having a repairable through electrode according to a fourth exemplary embodiment of the present invention.
  • four main through electrodes 103 are formed in the respective groups 100, 110, 120, and 130. , 111 to 114, 121 to 124, and 131, and a plurality of spare through electrodes 211, 212, 221, 222, 231, and 232 between the adjacent groups 100, 110, 120, and 130. This may be provided.
  • the input nodes 103a, 111a-114a, 121a-124a, 131a and the output nodes 103b, 111b-114b, 121b-124b, 131b correspond to the groups 100, 110, 120,
  • the first group first input / output nodes 111a and 111b are connected to first spare through electrodes 211 and 212 between the first group 110 and the zero group 100.
  • the first group fourth input / output nodes 114a and 114b may be connected to second spare through electrodes 221 and 222 between the first group 110 and the second group 120.
  • the first spare through electrodes 211 and 212 and the second spare through electrodes 221, 222 may transmit the input / output signal by replacing the main through electrodes 111 ⁇ 114 of the first group 110 in which the failure occurs.
  • the spare through electrodes 211, 212, 221, 222, 231, and 232 disposed between the groups 100, 110, 120, and 130 have the groups 100, 110, and 120 located at both sides thereof.
  • And 130 may be connected to the input nodes 103a, 111a-114a, 121a-124a, 131a and the output nodes 103b, 111b-114b, 121b-124b, 131b.
  • the second spare through electrodes 221 and 222 connected to the first group fourth input / output nodes 114a and 114b may be the second group first input / output nodes 121a and 121b. It can be connected with.
  • the second spare The through electrodes 221 and 222 may transmit an input / output signal by replacing the main through electrodes 111 to 114 and 121 to 124 of the first and second groups 110 and 120 where the failure occurs. .
  • the input nodes and the output nodes may include one main through electrode of a group corresponding thereto, and a group of corresponding groups. It may be connected to the spare through electrodes on both sides. This will be described with reference to FIG. 7.
  • FIG. 7 is a diagram for describing a semiconductor device having a repairable through electrode according to a fifth embodiment of the present invention.
  • the input nodes 103a, 111a to 113a, 121a to 123a, and 131a and the output nodes 103b, 111b to 113b, 121b to 123b and 131b are described. ), One main through electrode included in the group corresponding thereto, and spare through electrodes on both sides of the group corresponding thereto.
  • the first group first input / output nodes 111a and 111b may pass through the first spare located at one side of the first group first main through electrode 111 and the first group 110.
  • the electrode 211 may be connected to the second spare through electrode 221 positioned on the other side of the first group 110.
  • the first group second input / output nodes 112a and 112b and the first group third input / output nodes 113a and 113b are connected to the first group first input / output nodes 111a and 111b.
  • the first group second and third main through electrodes 112 and 113 and the first and second spare through electrodes 211 and 221 may be connected, respectively.
  • the first spare through electrode 211 and the second spare through electrode 221 are defective.
  • An input / output signal may be transmitted by replacing the main through electrodes 111 ⁇ 113 of the first group 110 that have occurred.
  • the spare through electrodes 211, 221, and 232 disposed between the groups 100, 110, 120, and 130 are provided with the inputs of the groups 100, 110, 120, and 130 located on both sides thereof.
  • Nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b may be connected.
  • the second spare through electrode 221 may include the first group first to third input / output nodes 111a, 111b, 112a, 112b, 113a, and 113b and the second group first to third inputs. Connected to the output nodes 121a, 121b, 122a, 122b, 123a, and 123b, and the main through electrodes 111 to 113 of the first group 110 and the main through of the second group 120 are connected to each other. When a failure occurs in the electrodes 121 to 122, the input and output signals are replaced by replacing the main through electrodes 111 to 113 and 121 to 123 of the first and second groups 110 and 120 where the failure occurs. Can transmit
  • a plurality of spare through electrodes may be provided between groups adjacent to each other. This will be described with reference to FIG. 8.
  • FIG. 8 is for explaining a semiconductor device having a repairable through electrode according to a modification of the fifth embodiment of the present invention.
  • four main through electrodes 103 are formed in each of the groups 100, 110, 120, and 130. , 111 to 114, 121 to 124, and 131, and a plurality of spare through electrodes 211, 212, 221, 222, 231, and 232 between the adjacent groups 100, 110, 120, and 130. This may be provided.
  • the first group first input / output nodes 111a and 111b may pass through the first spare located at one side of the first group first main through electrode 111 and the first group 110.
  • the electrodes 211 and 212 may be connected to the second spare through electrodes 221 and 222 positioned on the other side of the first group 110.
  • the first group second to fourth input / output nodes 112a, 112b, 113a, 113b, 114a, and 114b are the same as the first group first input / output nodes 111a and 111b, respectively.
  • the first group second to fourth main through electrodes 112, 113, and 114 and the first and second spare through electrodes 211, 212, 221, and 222 may be connected to each other.
  • the first spare through electrodes 211 and 212 and the second spare through electrodes 221, 222 may transmit the input / output signal by replacing the main through electrodes 111 ⁇ 114 of the first group 110 in which the failure occurs.
  • the spare through electrodes 211, 212, 221, 222, 231, and 232 disposed between the groups 100, 110, 120, and 130 have the groups 100, 110, and 120 located at both sides thereof.
  • And 130 may be connected to the input nodes 103a, 111a-114a, 121a-124a, 131a and the output nodes 103b, 111b-114b, 121b-124b, 131b.
  • the second spare through electrodes 221 and 222 correspond to the input / output nodes 111a to 114a and 111b to 114b and the second group 120 corresponding to the first group 110.
  • I / O signals may be transmitted by replacing the main through electrodes 111 ⁇ 114 and 121 ⁇ 124 of the first and second groups 110 and 120.
  • the input nodes and the output nodes may be connected to spare through electrodes spaced apart from the corresponding groups. This will be described with reference to FIG. 9.
  • FIG. 9 illustrates a semiconductor device having a repairable through electrode according to a sixth embodiment of the present invention.
  • the input nodes 103a, 111a-113a, 121a-123a, and 131a and the output nodes are described.
  • 103b, 111b to 113b, 121b to 123b, and 131b are spaced apart from one main through electrode included in a group corresponding thereto, spare through electrodes on both sides of the group corresponding thereto, and a group corresponding to the same. It can be connected to the spare through-electrode.
  • the first group first input / output nodes 111a and 111b may pass through the first spare located at one side of the first group first main through electrode 111 and the first group 110. It may be connected to an electrode 211, the second spare through electrode 221 positioned on the other side of the first group 110, and a third spare through electrode 231 spaced apart from the first group 110.
  • the first group second input / output nodes 112a and 112b and the first group third input / output nodes 113a and 113b are connected to the first group first input / output nodes 111a and 111b.
  • the first group second and third main through electrodes 112 and 113 and the first to third spare through electrodes 211, 221, and 231 may be connected, respectively.
  • the first through third spare through electrodes 211, 221, 231 may have the failure.
  • An input / output signal may be transmitted by replacing the main through electrodes 111 ⁇ 113 of the first group 110.
  • the spare through electrodes 211, 221, and 232 disposed between the groups 100, 110, 120, and 130 may include the groups 100, 110, 120, and 130, which are located at both sides thereof, The input nodes 103a, 111a-113a, 121a-123a, 131a and the output nodes 103b, 111b-113b, 121b-123b, 131b of spaced between groups 100, 110, 120, 130. It can be connected with.
  • the third spare through electrode 231 is connected to the first to third group first to third input / output nodes 111a to 113a, 111b to 113b, 131a, and 131b to form the first spare third electrode.
  • the main through electrodes 111 to 113 of the group 110, the main through electrodes 121 to 122 of the second group 120, and the main through electrodes of the third group 130 ( When a failure occurs in 131, the input / output signal is transmitted by replacing the main through electrodes 111 through 113, 121 through 123, and 131 of the first to third groups 110, 120, and 130 where the failure occurs. Can be.
  • some of the input / output nodes may be connected to the through electrodes symmetrically with the other of the input / output nodes. This will be described with reference to FIG. 10.
  • FIG. 10 illustrates a semiconductor device having a repairable through electrode according to a seventh embodiment of the present invention.
  • the first group first input / output nodes 111a and 111b and the first group second input / output nodes 112a and 112b may include the above-mentioned.
  • the main through electrodes 111 to 114 and the spare through electrode are symmetrical with the first group third input / output node 113a and 113b and the first group fourth input / output node 114a and 114b. And may be connected to the fields 211, 212, 221, and 222.
  • the first group first input / output nodes 111a and 111b may include the first spare through electrodes 211 and 212, the first group first main through electrode 111, and the first group second.
  • the first through second input / output nodes 112a and 112b connected to the main through electrode 112 and the spare through electrodes 212 adjacent to the first group 110 and the first to first through first groups 110. 3 may be connected to the main through electrodes 111 to 113.
  • the first group third input / output nodes 113a and 113b may include first through second through fourth main through electrodes 112 through 114 and the spare through electrodes 221 adjacent to the first group 110.
  • first group fourth input / output nodes 114a and 114b are connected to the first group third and fourth main through electrodes 113 and 114 and the second spare through electrodes 221 and 222. Can be connected.
  • some of the input / output nodes 111a, 111b, 112a, and 112b are based on the second and third input / output nodes 112a, 113a, 112b, and 113b.
  • the through electrodes may be connected to be symmetrical with the remaining parts 113a, 113b, 114a, and 114b of the nodes.
  • the part of the input / output nodes, the asymmetrical so as not to be asymmetrical with the remaining part of the input / output nodes may be connected to the through electrodes. This will be described with reference to FIGS. 11 and 12.
  • FIG. 11 illustrates a semiconductor device having a repairable through electrode according to an eighth embodiment of the present invention.
  • the input nodes 111a to 114a and the output nodes 111b to 114b are shifted to the left.
  • the through electrodes 111 to 114, 211, 212 and 221 may be connected to each other.
  • the first group first input / output nodes 111a and 111b may include the first spare through electrodes 211 and 212, the first group first main through electrode 111, and the first group second.
  • the first through second input / output nodes 112a and 112b connected to the main through electrode 112 and the spare through electrodes 212 adjacent to the first group 110 and the first to first through first groups 110. 3 may be connected to the main through electrodes 111 to 113.
  • the first group third input / output nodes 113a and 113b are connected to first to fourth main through electrodes 111 to 114, and the spare through electrodes 211, 212, 221, and 222. It may not be connected with.
  • the first group fourth input / output nodes 114a and 114b may include the first group second and fourth main through electrodes 112 ⁇ 114 and the spare through electrode 221 adjacent to the first group 110. It can be connected with. As a result, the input nodes 111a to 114a and the output nodes 111b to 114b may be connected to the through electrodes 111 to 114, 211, 212, and 221 in a shifted form to the left. have.
  • FIG. 12 is for explaining a semiconductor device having a repairable through electrode according to a ninth embodiment of the present invention.
  • the input nodes 111a to 114a and the output nodes 111b to 114b are moved to the right.
  • the through electrodes 111 to 114, 211, 212 and 221 may be connected to each other in a shifted form.
  • the first group first input / output nodes 111a and 111b may include the spare through electrode 212 adjacent to the first group 110 and the first to third main through electrodes 111.
  • the first group second input / output nodes 112a and 112b are not connected to the spare through electrodes 211, 212, 221, and 222, and the first groups first to first. 4 may be connected to the main through electrodes 111 to 114.
  • the first group third input / output nodes 113a and 113b may include first through second through fourth main through electrodes 112 through 114 and the spare through electrodes 221 adjacent to the first group 110.
  • first group fourth input / output nodes 114a and 114b are connected to the first group third and fourth main through electrodes 113 and 114 and the second spare through electrodes 221 and 222. Can be connected.
  • the input nodes 111a to 114a and the output nodes 111b to 114b may be connected to the through electrodes 111 to 114, 211, 212, and 221 in a shifted right direction. have.
  • the input node and the output node corresponding to the first group are included in the second group adjacent to the first group in a direction parallel to the upper surface of the substrate through which the through electrodes pass. It may be connected to the electrode. This will be described with reference to FIG. 13.
  • FIG. 13 illustrates a semiconductor device having a repairable through electrode according to a tenth embodiment of the present invention.
  • main through electrodes 111 to 114, 141 to 144 and spare through electrodes 211, 221, 241 and 251 are provided.
  • the main through electrodes 111 ⁇ 114, 141 ⁇ 144 and the spare through electrodes 211, 221, 241, and 251 may extend in the first direction (the x axis in FIG. 13) to penetrate the semiconductor substrate.
  • the main through electrodes 111 ⁇ 114 arranged in the direction (y-axis in FIG. 13) may be defined as a first group.
  • the through electrodes 141 to 144 may be defined as a fourth group.
  • the fourth group may be spaced apart from the first group in a third direction (z-axis direction in FIG. 13) perpendicular to the first direction and the second direction.
  • the fourth group may be parallel to an upper surface of the semiconductor substrate through which the main through electrodes 111 to 114, 141 to 144 and the spare through electrodes 211, 221, 241 and 251 pass.
  • the first group main through electrodes 111 ⁇ 114 may be spaced apart from the first group in a direction perpendicular to the direction in which the first group main through electrodes 111 ⁇ 114 are arranged.
  • the input nodes 111a to 114a and the output nodes 111b to 114b corresponding to the first group may be connected to the fourth group main through electrodes 141 to 144.
  • the first group third and fourth input / output nodes 113a, 114a, 113b, and 114b are connected to the fourth group second and third main through electrodes 142 and 143.
  • the first group input / output nodes 111a to 114a and 111b to 114b may be connected to the second group main through electrodes 141 to 144, and the fourth and the fourth groups. It may be connected to the five spare through electrodes 241 and 251.
  • two main through electrodes 103, 111, 112, 121, 122, and 131 are formed in each of the groups 100, 110, 120, and 130.
  • One spare through electrode 211, 221, 231 may be provided between the groups 100, 110, 120, and 130 adjacent to each other.
  • the input nodes 103a, 111a, 112a, 121a, 122a, 131a and the output nodes 103b, 111b-112b, 121b-122b, 131b correspond to the groups 100, 110, 120,
  • the first group of first input / output nodes 111a and 111b may be disposed at one side of the main through electrodes 111 and 112 of the first group 110 and the first group 110.
  • the first spare through-electrode 211 may be positioned and the main through-electrode 103 of the zero group 100 adjacent to the first group 110 may be connected.
  • An electrode 103 replaces the first group first main through electrode 111
  • the second spare through electrode 221 replaces the first group second main through electrode 112
  • the second The group second main through electrode 122 may replace the second group first main through electrode 121 to transmit an input / output signal.
  • the second group second main through electrode 122 which has transmitted a signal between the second group second input / output nodes 122a and 122b without a defect, replaces the second group first main through electrode 121.
  • a signal shift between the second group second input / output nodes 122a and 122b is transmitted through the third spare through electrode 231 or the third group main through electrode 131. (signal shift) may occur.
  • This signal shift phenomenon is caused by the input nodes 103a, 111a, 112a, 121a, 122a, 131a and output nodes 103b, 111b, 112b, 121b, 122b, 131b and the through electrodes 103, 111, 112. , 121, 122, 131, 211, 221, and 231 may not be generated depending on the connection method. This will be described with reference to FIG. 15.
  • FIG. 15 illustrates a semiconductor device having a repairable through electrode according to a twelfth embodiment of the present invention.
  • the input nodes 103a, 111a, 112a, 121a, 122a, and 131a and the output nodes 103b, 111b, 112b, 121b, 122b, and 131b This is connected to the same number of through electrodes 103, 111, 112, 121, 122, 131, 211, 221, and 231 as in the eleventh embodiment of the present invention described above.
  • the spare through electrodes 211, 221, and 231 may be more connected to each other.
  • the input nodes 103a, 111a, 112a, 121a, 122a, 131a and output nodes 103b, 111b-112b, 121b-122b, 131b correspond to the groups 100, 110 corresponding to them.
  • the spare through electrodes located at both sides of the main through electrodes 103, 111, 112, 121, 122, and 131 of the first and second electrodes 120, 130, and the corresponding groups 100, 110, 120, and 130.
  • the first group first input / output nodes 111a and 111b may include the main through electrodes 111 and 112 of the first group 110 and both sides of the first group 110.
  • the first and second spare through electrodes 211 and 221 may be connected to each other.
  • the first spare through electrode 211 replaces the first group first main through electrode 111
  • the second spare through electrode 221 replaces the first group second main through electrode 112.
  • the third spare through electrode 231 may replace the second group first main through electrode 121 to transmit an input / output signal.
  • the third spare through electrode 231 replaces the second group first main through electrode 121
  • the signal between the output nodes 122a and 122b may be transmitted as it is through the second group second main through electrode 122. Accordingly, the signal shift phenomenon may not occur.
  • the input nodes and the output nodes according to the first to twelfth embodiments described above may be configured by a combination of a multiplexer and / or a demultiplexer and a node. This will be described below with reference to FIGS. 16A-16D.
  • FIG. 16A illustrates a first embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • the input nodes corresponding to the first group 110 may include the first group 110. It is configured using nodes N corresponding to the number of main through electrodes 111 to 113 of the and demultiplexers DM corresponding to the number of main through electrodes 111 to 113 of the first group 110. Can be. In this case, the nodes N may be connected to the demultiplexers DM one-to-one, and the demultiplexers DM may be connected to a plurality of through electrodes 111 to 113, 201, and 211.
  • Output nodes corresponding to the first group 110 correspond to nodes N and the first group 110 corresponding to the number of main through electrodes 111 to 113 of the first group 110.
  • the demultiplexers DM may correspond to the number of through electrodes 111 to 113, 201, and 211 connected to the output nodes.
  • the nodes N may be connected to a plurality of demultiplexers DM, and the demultiplexers DM may be connected one-to-one with the through electrodes 111 to 113, 201, and 211.
  • FIG. 16B illustrates a second embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • the input nodes corresponding to the first group 110 are described with reference to FIG. 16A. It can be configured in the same way as the input nodes.
  • Output nodes corresponding to the first group 110 are connected to the nodes N and the first group 110 corresponding to the number of main through electrodes 111 ⁇ 113 of the first group 110.
  • the multiplexer M may correspond to the number of main through electrodes 111 to 113.
  • the nodes N may be connected to the multiplexers M in a one-to-one manner, and the multiplexers DM may be connected to a plurality of through electrodes 111 to 113, 201, and 211.
  • FIG. 16C illustrates a third embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • the input nodes corresponding to the first group 110 may include the first group 110.
  • the number of nodes N corresponding to the number of main through electrodes 111 to 113 of the plurality of through electrodes 111 to 113, 201, and 211 connected to the input nodes corresponding to the first group 110. It may be configured using multiplexers (M) corresponding to.
  • the nodes N may be connected one-to-one with a plurality of the multiplexers DM, and the multiplexers DM may be connected one-to-one with the through electrodes 111 ⁇ 113, 201, and 211. have.
  • the output nodes corresponding to the first group 110 may be configured in the same manner as the output nodes described with reference to FIG. 16B.
  • FIG. 16D illustrates a fourth embodiment of an input node and an output node included in a semiconductor device having the repairable through electrode described with reference to FIG. 3.
  • the input nodes corresponding to the first group 110 are described with reference to FIG. 16C. It can be configured in the same way as the input nodes.
  • the output nodes corresponding to the first group 110 may be configured in the same manner as the output nodes described with reference to FIG. 16A.
  • 17 is a block diagram schematically illustrating an example of an electronic system including a semiconductor device having a repairable through electrode based on the technical spirit of the present invention.
  • an electronic system 1100 may include a controller 1110, an input / output device 1120, an I / O, a memory device 1130, an interface 1140, and a bus ( 1150, bus).
  • the controller 1110, the input / output device 1120, the memory device 1130, and / or the interface 1140 may be coupled to each other through the bus 1150.
  • the bus 1150 corresponds to a path through which data is moved.
  • the controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto.
  • the input / output device 1120 may include a keypad, a keyboard, and a display device.
  • the memory device 1130 may store data and / or commands.
  • the memory device 1130 may include at least one of the three-dimensional stacked resistance memory devices disclosed in the above-described embodiments of the present invention.
  • the memory device 1130 may further include other types of semiconductor memory devices (eg, DRAM devices and / or SRAM devices).
  • the interface 1140 may perform a function of transmitting data to or receiving data from a communication network.
  • the interface 1140 may be in a wired or wireless form.
  • the interface 1140 may include an antenna or a wired / wireless transceiver.
  • the electronic system 1100 may further include a high speed DRAM and / or an SRAM as an operation memory for improving the operation of the controller 1110.
  • the electronic system 1100 may include a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. It can be applied to a digital music player, a memory card, or any electronic product capable of transmitting and / or receiving information in a wireless environment.
  • PDA personal digital assistant
  • FIG. 18 is a block diagram schematically illustrating an example of a memory card including a semiconductor device having a repairable through electrode based on the technical spirit of the present invention.
  • a memory card 1200 includes a memory device 1210.
  • the memory device 1210 may include at least one of the three-dimensional stacked resistance memory devices disclosed in the above-described embodiments of the present invention.
  • the memory device 1210 may further include other types of semiconductor memory devices (eg, DRAM devices and / or SRAM devices).
  • the memory card 1200 may include a memory controller 1220 that controls data exchange between a host and the memory device 1210.
  • the memory controller 1220 may include a processing unit 1222 for controlling the overall operation of the memory card.
  • the memory controller 1220 may include an SRAM 1221 (SRAM) used as an operating memory of the processing unit 1222.
  • the memory controller 1220 may further include a host interface 1223 and a memory interface 1225.
  • the host interface 1223 may include a data exchange protocol between the memory card 1200 and the host.
  • the memory interface 1225 may connect the memory controller 1220 and the memory device 1210.
  • the memory controller 1220 may further include an error correction block 1224 (Ecc).
  • the error correction block 1224 may detect and correct an error of data read from the memory device 1210.
  • the memory card 1200 may further include a ROM device that stores code data for interfacing with a host.
  • the memory card 1200 may be used as a portable data storage card.
  • the memory card 1200 may be implemented as a solid state disk (SSD) that can replace a hard disk of a computer system.
  • SSD solid state disk
  • the semiconductor device according to the embodiments of the present disclosure described above may be used in various electronic system devices, and the electronic system including the semiconductor device according to the embodiments described above may include a personal digital assistant, a portable computer, and a web tablet. It can be used for cordless phones, mobile phones, memory cards, etc.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

리페어 가능한 관통 전극을 갖는 반도체 장치가 제공된다. 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고, 서로 이격된 제1 및 제2 신호 전달 영역(signal transfer regions), 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고, 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역(repairable region)을 포함하되, 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 상기 복구 영역의 상기 스페어 관통 전극으로 대체하는 것을 포함한다.

Description

리페어 가능한 관통 전극을 갖는 반도체 장치
본 발명은 리페어 가능한 관통 전극을 갖는 반도체 장치에 관련된 것으로, 보다 상세하게는, 메인 관통 전극을 포함하는 제1 및 제2 신호 전달 영역, 및 제1 및 제2 신호 전달 영역 사이에 배치된 스페어 관통 전극을 포함하는 복구 영역을 포함하되, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 복구 영역의 상기 스페어 관통 전극이 상기 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 대체하는 리페어 가능한 관통 전극을 갖는 반도체 장치에 관련된 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
반도체 산업에서 말하는 "스택" 이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법이다.
최근에 제품의 축소화, 높은 패키지 밀도, 높은 성능 그리고 칩 간의 통합 요구가 지속적으로 증가함에 따라 3차원 패키지 기술에 대한 연구가 많이 이루어지고 있다. 실리콘 관통 전극(Through Silicon Via; TSV)은 실리콘 디바이스의 3차원 패키지에 사용되는 중요한 기술이다. 기존의 실리콘 칩은 외부 접속용 표면에만 전극이 존재하는 구조였지만, 실리콘 관통 전극(TSV) 기술은 칩의 표면과 이면을 관통하는 접속용 전극 구조를 만들고 이것을 입체적으로 적층시켜 조립하는 방식의 실장기술이다.
구체적인 예로, 대한민국 특허공개공보 10-2012-0071921(출원번호 10-2010-133657)에는 금속 분말, 솔더 분말, 경화성 수지, 환원제, 및 경화제를 이용하여 실리콘 관통 전극의 홀을 충진하는 조성물이 개시되어 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 메인 관통 전극에 불량이 발생한 경우 불량이 발생한 메인 관통 전극을 효율적으로 리페어하는 스페어 관통 전극을 갖는 리페어 가능한 관통 전극을 갖는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 리페어 가능한 관통 전극을 갖는 반도체 장치를 제공한다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 입력 노드들(input nodes), 출력 노드들(output nodes), 및 상기 입력 노드들 및 상기 출력 노드들 사이에 배치되고 기판을 관통하는 관통 전극들(penetration electrodes)을 포함하되, 상기 관통 전극들은, 상기 입력 노드들 및 상기 출력 노드들과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(main penetration electrodes), 및 스페어 관통 전극(spare penetration electrode)을 포함하고, 서로 인접한 상기 메인 관통 전극들은 하나의 그룹(group)을 구성하고, 상기 그룹은 제1 그룹 및 제2 그룹을 포함하고, 상기 제1 그룹 및 제2 그룹 사이에 상기 스페어 관통 전극이 배치되고, 상기 제1 그룹 및 상기 제2 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 스페어 관통 전극과 연결되어, 상기 제1 및 상기 제2 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹의 양측에 상기 스페어 관통 전극이 각각 제공되고, 상기 제1 그룹에 대응되는 상기 입력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되고, 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 출력 노드들 중에서 적어도 1개는 상기 스페어 관통 전극들과 전기적으로 연결되지 않는(disconnected) 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 어느 하나는, 상기 제1 그룹에 포함된 상기 메인 관통 전극, 상기 제1 그룹에 인접한 상기 스페어 관통 전극, 및 상기 제1 그룹에 인접한 상기 제2 그룹에 포함된 상기 메인 관통 전극과 연결되고, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극 및/또는 상기 어느 하나의 노드와 연결된 상기 제2 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여, 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 그룹은, 상기 기판의 상부면과 평행하되 상기 제1 그룹에 포함된 상기 메인 관통 전극들이 배열된 방향과 직각인 방향으로, 상기 제1 그룹에 인접한 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들은, 상기 메인 관통 전극들의 개수와 동일한 개수로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들은, 동일한 개수의 상기 관통 전극들과 연결되는 것을 포함할 수 있다.
일 실시 예에 따르면, 각각의 상기 입력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고, 각각의 상기 입력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함할 수 있다.
일 실시 예에 따르면, 각각의 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고, 각각의 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는, 상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수보다 많은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 스페어 관통 전극은 상기 제1 그룹의 양측에 각각 제공되고, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은, 상기 제1 그룹의 하나의 상기 메인 관통 전극, 및 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 그룹 양측의 상기 스페어 관통 전극들 중 어느 하나는, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전달하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 그룹을 사이에 두고, 상기 제1 그룹과 이격된 제3 그룹이 제공되고, 상기 스페어 관통 전극은, 상기 제2 그룹과 인접한 상기 제3 그룹의 일측에 제공되고 제1 스페어 관통 전극, 및 상기 제3 그룹의 타측에 제공되는 제2 스페어 관통 전극을 포함하고, 상기 제3 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 제1 및 제2 스페어 관통 전극들과 연결되어, 상기 제3 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들 중에서 어느 하나는, 상기 불량이 발생한 상기 제3 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제2 스페어 관통 전극과 연결되어, 상기 제1 그룹에 포함된 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제2 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제3 그룹의 상기 메인 관통 전극과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제3 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 입력 노드들 및 상기 출력 노드들은, 멀티플렉서(multiplexer) 및/또는 디멀티플렉서(demultiplexer)를 포함할 수 있다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 신호가 전달되고, 기판을 관통하는 메인 관통 전극들, 및 상기 기판을 관통하고, 상기 메인 관통 전극들 사이에 배치된 스페어 관통 전극들을 포함하되, 상기 스페어 관통 전극들 사이의 상기 메인 관통 전극들은 하나의 그룹으로 정의되고, 상기 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 그룹 양측의 상기 스페어 관통 전극들 중에서 적어도 어느 하나는, 상기 불량이 발생한 메인 관통 전극을 대체하여 신호를 전달하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 그룹은 복수로 제공되고, 상기 복수의 그룹의 각각은, 동일한 개수의 상기 메인 관통 전극을 포함할 수 있다.
상기 그룹은 서로 인접한 제1 그룹 및 제2 그룹을 포함하고, 상기 제1 그룹 및 상기 제2 그룹 사이에 배치된 상기 스페어 관통 전극은, 상기 제1 그룹 및 제2 그룹이 공유(share)하여, 상기 제1 그룹 및 제2 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 스페어 관통 전극은, 서로 인접한 상기 그룹들 사이에 복수로 제공되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고, 서로 이격된 제1 및 제2 신호 전달 영역(signal transfer regions), 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고, 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역(repairable region)을 포함하되, 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 상기 복구 영역의 상기 스페어 관통 전극으로 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역은, 상기 제1 신호 전달 영역의 일측에 배치된 제1 복구 영역 및 상기 제1 신호 전달 영역의 타측에 배치된 제2 복구 영역을 포함하고, 상기 제1 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하고, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 제1 및 제2 복구 영역의 상기 스페어 관통 전극들이, 상기 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극들을 대체하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 신호 전달 영역 및 상기 제2 신호 전달 영역은 복수의 상기 메인 관통 전극들을 포함하되, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들의 개수는 상기 제2 신호 전달 영역의 상기 메인 관통 전극들의 개수와 서로 동일한 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역은 복수의 상기 스페어 관통 전극을 포함할 수 있다.
일 실시 예에 따르면, 상기 복구 영역의 상기 스페어 관통 전극의 개수는, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극의 개수보다 적은 것을 포함할 수 있다.
본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 기판을 관통하는 메인 관통 전극을 포함하고 서로 이격된 제1 및 제2 신호 전달 영역, 및 상기 기판을 관통하는 스페어 관통 전극을 포함하고 상기 제1 및 제2 신호 전달 영역들 사이에 배치된 복구 영역을 포함할 수 있다. 상기 제1 및 제2 신호 전달 영역은 상기 복구 영역을 서로 공유하여, 불량이 발생한 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극이 상기 복구 영역의 상기 스페어 관통 전극으로 대체되어, 리페어 효율이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 관통 전극을 간략하게 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면들이다.
도 3은 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 4는 본 발명의 제2 실시 예에 따른 리페어 가능한 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 6은 본 발명의 제4 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 7은 본 발명의 제5 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제5 실시 예의 변형 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 9는 본 발명의 제6 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 10은 본 발명의 제7 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 11은 본 발명의 제8 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 12는 본 발명의 제9 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 13은 본 발명의 제10 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 14는 본 발명의 제11 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 15는 본 발명의 제12 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 16a는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예를 설명하기 위한 것이다.
도 16b는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예를 설명하기 위한 것이다.
도 16c는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예를 설명하기 위한 것이다.
도 16d는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예를 설명하기 위한 것이다.
도 17는 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 관통 전극을 간략하게 설명하기 위한 도면이다.
도 1을 참조하면, 제1 반도체 기판(10) 및 상기 제1 반도체 기판(10) 상에 제2 반도체 기판(20)이 제공된다. 상기 제1 반도체 기판(10) 및 상기 제2 반도체 기판(20)은, 각각, 반도체 소자(예를 들어, 메모리, 트랜지스터 등) 및 배선을 포함할 수 있다.
상기 제1 반도체 기판(10)을 관통하는 제1 관통 전극(12)이 제공될 수 있다. 상기 제1 관통 전극(12) 상에 제1 패드(14)가 제공될 수 있다. 상기 제1 패드(14)는 상기 제2 반도체 기판(20)에 인접한 상기 제1 반도체 기판(10)의 일면 상에 제공될 수 있다.
상기 제2 반도체 기판(20)을 관통하는 제2 관통 전극(22)이 제공될 수 있다. 상기 제2 관통 전극(22) 상에 제2 패드(24)가 제공될 수 있다. 상기 제2 패드(24)는 상기 제1 반도체 기판(10)에 인접한 상기 제2 반도체 기판(20)의 일면 상에 제공될 수 있다.
상기 제1 패드(14) 및 상기 제2 패드(24) 사이에 범퍼(30)가 제공될 수 있다. 상기 제1 반도체 기판(10) 및 상기 제2 반도체 기판(20)은 상기 제1 및 제2 관통 전극들(12, 22), 상기 제1 및 제2 패드들(14, 24), 및 상기 범퍼(30)에 의해, 전기적으로 연결될 수 있다.
도 1에 도시된 반도체 소자의 제조 공정 또는 도 1에 도시된 반도체 소자의 사용 중, 상기 제1 및 제2 관통 전극들(12, 22)에 불량이 발생될 수 있다. 이 경우, 상기 제1 및 제2 관통 전극들(12, 22) 외에 여분의 관통 전극을 두어, 불량이 발생된 상기 제1 및 제2 관통 전극들(12, 22)을 대체할 필요가 있다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 신호 전달 영역(STR, Signal Transfer Region) 및 복구 영역(RR, Repair Region)을 포함하는 단위 관통 전극 그룹(UPEG, Unit Penetration Electrode Group)을 포함할 수 있다. 상기 단위 관통 전극 그룹(UPEG)은 복수로 제공될 수 있다. 일 실시 예에 따르면, 상기 단위 관통 전극 그룹(UPEG)는 하나의 신호 전달 영역(STR) 및 하나의 복구 영역(RR)을 포함할 수 있다.
상기 신호 전달 영역(STR)은 반도체 기판을 관통하는 메인 관통 전극(main penetration electrode) 을 포함할 수 있다. 상기 메인 관통 전극은, 도 1을 참조하여 설명된 것과 같이, 적층된 반도체 기판들 간의 신호를 전달할 수 있다. 각각의 상기 신호 전달 영역들(STR)은, 서로 동일한 개수의 상기 메인 관통 전극을 복수로 포함하되, 서로 동일한 개수의 상기 메인 관통 전극들을 포함할 수 있다.
상기 복구 영역(RR)은 반도체 기판을 관통하는 스페어 관통 전극(spare penetration electrode)을 포함할 수 있다. 상기 스페어 관통 전극은, 상기 메인 관통 전극에 불량이 발생된 경우, 상기 메인 관통 전극을 대체하여, 적층된 반도체 기판들 간의 신호를 전달할 수 있다. 상기 복구 영역(RR)은, 상기 스페어 관통 전극을 복수로 포함하되, 상기 신호 전달 영역(STR)에 포함된 상기 메인 관통 전극들의 개수보다 적은 개수의 상기 스페어 관통 전극들을 포함할 수 있다.
상기 복구 영역(RR)은, 상기 신호 전달 영역(STR)들 사이에 배치될 수 있다. 일 실시 에에 따르면, 상기 복구 영역(RR)의 양측에 위치한 상기 신호 전달 영역(STR)들은, 상기 신호 전달 영역(STR)들 사이에 위치한 상기 복구 영역(RR)을 공유할 수 있다. 다시 말하면, 상기 복구 영역(RR)은, 상기 복구 영역(RR)의 양측에 위치한 상기 신호 전달 영역(STR)들의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 복구 영역(RR)의 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 신호를 전달할 수 있다. 이로 인해, 관통 전극의 불량에 대한 리페어 효율이 증가될 수 있다.
예를 들어, 제1 신호 전달 영역 및 제2 신호 전달 영역 사이에 제1 복구 영역이 위치하고, 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 복구 영역의 상기 스페어 관통 전극이, 상기 불량이 발생된 상기 제1 및 제2 신호 전달 영역의 상기 메인 관통 전극을 대체할 수 있다. 이에 따라, 상기 제1 복구 영역의 상기 스페어 관통 전극이 신호를 전달하여, 상기 불량이 복구될 수 있다.
상기 복구 영역(RR)은, 상기 제1 신호 전달 영역의 일측에 배치된 제1 복구 영역 및 상기 제1 신호 전달 영역의 타측에 배치된 제2 복구 영역을 포함할 수 있다. 이 경우, 상기 제1 신호 전달 영역의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 제1 및 제2 복구 영역의 상기 스페어 관통 전극들이, 상기 불량이 발생한 상기 제1 신호 전달 영역의 상기 메인 관통 전극들을 대체하여 신호를 전달할 수 있다.
도 2a에서 상기 단위 관통 전극 그룹(UPEG) 내에서 상기 신호 전달 영역(STR)의 우측에 상기 복구 영역(RR)이 배치되는 것으로 설명되었으나, 도 2b에 도시된 것과 같이, 상기 신호 전달 영역(STR)의 좌측에 상기 복구 영역(RR)이 배치되는 것으로, 상기 단위 관통 전극 그룹(UPEG)이 정의될 수 있음은 자명하다.
이하, 본 발명의 다양한 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치가 설명된다.
도 3은 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 3을 참조하면, 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치는, 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 출력 노드들(103b, 111b~113b, 121b~123b, 131b), 및 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)을 포함할 수 있다.
상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)은 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(103, 111~113, 121~123, 131) 및 상기 메인 관통 전극들(103, 111~113, 121~123, 131)에 불량이 발생한 경우 이를 대체하는 스페어 관통 전극들(211, 221, 231)을 포함할 수 있다.
서로 인접한 상기 메인 관통 전극들(103, 111~113, 121~123, 131)은 그룹(100, 110, 120, 130)을 구성할 수 있다. 일 실시 예에 따르면, 상기 그룹들(100, 110, 120, 130)의 각각은, 동일한 개수의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)을 포함할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 상기 스페어 관통 전극들(211, 221, 231)이 배치될 수 있다. 다시 말하면, 상기 그룹들(100, 110, 120, 130)은 상기 스페어 관통 전극들(211, 221, 231)에 의해 구분될 수 있다. 예를 들어, 제0 그룹(100) 및 제1 그룹(110) 사이에 제1 스페어 관통 전극(211)이 배치되고, 상기 제1 그룹(110) 및 제2 그룹(120) 사이에 제2 스페어 관통 전극(221)이 배치되고, 상기 제2 그룹(120) 및 제3 그룹(130) 사이에 제3 스페어 관통 전극(231)이 배치될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 개수와 동일한 개수로 제공될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각은, 동일한 개수의 상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)과 연결될 수 있다. 도 3에서, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a), 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각이, 3개의 상기 관통 전극들(103, 111~113, 121~123, 131, 211, 221, 231)과 연결되는 것으로 도시하였지만, 2개 또는 4개 이상의 관통 전극들과 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)의 각각, 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)의 각각은, 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 각각에 대응될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131) 및/또는 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다.
상기 그룹들(100, 110, 120, 130)에 대응되는 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~113, 121~123, 131)의 적어도 어느 하나와 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 어느 하나, 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 어느 하나는, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다.
상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 2개, 또는 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 2개는, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치한 상기 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다. 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 중에서 적어도 1개, 또는 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 1개는, 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을(disconnected) 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드들(111a~113a, 111b~113b)은, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113) 및/또는 상기 제1 그룹(110) 양측의 상기 제1 및 제2 스페어 관통 전극들(211, 221)에 연결될 수 있다. 보다 구체적으로, 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극(211), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)와 연결될 수 있다. 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않고, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹 제2 메인 관통 전극(112), 및 상기 제1 그룹 제3 메인 관통 전극(113)과 연결될 수 있다. 제1 그룹 제3 입력/출력 노드(111a, 111b)는 상기 제1 그룹 제2 메인 관통 전극(112), 상기 제1 그룹 제3 메인 관통 전극(113), 및 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)에 포함된 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들(211, 221)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여, 입출력 신호를 전달할 수 있다.
상기 제2 그룹(120)에 대응되는 상기 입력 노드들(121a~123a) 및 상기 출력 노드들(121b~123b)은, 상술된 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)과 동일한 방법으로, 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~123) 및/또는 상기 제2 그룹(120) 양측에 위치하는 상기 제2 및 제3 스페어 관통 전극들(221, 231)에 연결될 수 있다.
이에 따라, 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드들(111a~113a, 111b~113b), 및 상기 제2 그룹(120)에 대응되는 상기 입력/출력 노드들(121a~123a, 121b~123b)은, 상기 제1 그룹(110) 및 상기 제2 그룹(120) 사이에 배치된 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(111~113, 121~123)에 불량이 발생된 경우, 상기 제2 스페어 관통 전극(221)은 상기 불량이 발생한 상기 제1 및 제2 그룹들(110, 120)의 상기 메인 관통 전극들(111~113, 121~123)을 대체하여 입출력 신호를 전달할 수 있다.
각각의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)과 연결된 상기 메인 관통 전극들(103, 111~113, 121~123, 131)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 입력 노드(111a)는 2개의 상기 메인 관통 전극들(111, 112)와 연결되고, 상기 제1 그룹 제2 입력 노드(112a)는 3개의 상기 메인 관통 전극들(111~113)과 연결될 수 있다. 각각의 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결된 상기 메인 관통 전극들(103, 111~113, 121~123, 131)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 출력 노드(111b)는 2개의 상기 메인 관통 전극들(111, 112)와 연결되고, 상기 제1 그룹 제2 출력 노드(112b)는 3개의 상기 메인 관통 전극들(111~113)과 연결될 수 있다.
각각의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a)과 연결된 상기 스페어 관통 전극들(211, 221, 231)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 입력 노드(111a)는 1개의 상기 제1 스페어 관통 전극(211)과 연결되고, 상기 제1 그룹 제2 입력 노드(112a)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을 수 있다. 각각의 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결된 상기 스페어 관통 전극들(211, 221, 231)개수는 서로 다를 수 있다. 예를 들어, 상기 제1 그룹 제1 출력 노드(111b)는 1개의 상기 제1 스페어 관통 전극(211)과 연결되고, 상기 제1 그룹 제2 출력 노드(112b)는 상기 스페어 관통 전극들(211, 221, 231)과 연결되지 않을 수 있다.
상술된 본 발명의 제1 실시 예에서, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113), 및 상기 제1 그룹(110)의 양측에 위치한 제1 및 제2 스페어 관통 전극들(211, 221)에 연결되는 것으로 설명되었으나, 본 발명의 제2 실시 예에 따르면, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 다른 그룹의 상기 메인 관통 전극과 연결될 수 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 제2 실시 예에 따른 리페어 가능한 반도체 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 제2 실시 예에 따르면, 도 3을 참조하여 설명된 본 발명의 제1 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b) 중에서 적어도 어느 하나는, 이에 대응하는 그룹들(100, 110, 120, 130)에 인접한 다른 그룹의 메인 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제2 메인 관통 전극(112), 상기 제1 그룹 제3 메인 관통 전극(113), 상기 제2 스페어 관통 전극(221) 외에, 상기 제1 그룹(110)과 인접한 상기 제2 그룹 제1 메인 관통 전극(121)과 더 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극(111~113)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211), 상기 제2 스페어 관통 전극(221), 및 상기 제2 그룹 제1 메인 관통 전극(121)이, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제2 실시 예와 달리, 본 발명의 제3 실시 예에 따르면, 상기 제1 그룹(110)에 대응되는 상기 입력 노드들(111a~113a) 및 상기 출력 노드들(111b~113b)이, 다른 그룹에 포함된 복수의 상기 메인 관통 전극들과 연결될 수 있다. 이를 도 5를 참조하여 설명한다.
도 5는 본 발명의 제3 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 5를 참조하면, 본 발명의 제3 실시 예에 따르면, 도 4를 참조하여 설명된 본 발명의 제2 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응하는 그룹들(100, 110, 120, 130)에 인접한 다른 그룹에 포함된 복수의 메인 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제1 입력 노드(111a) 및 상기 제1 그룹 제1 출력 노드(111b)는, 상기 제1 그룹(110)에 인접한 상기 제0 그룹 제3 메인 관통 전극(103), 상기 제1 스페어 관통 전극(211), 상기 제1 그룹 제1 메인 관통 전극(111), 제1 그룹 제2 메인 관통 전극(112), 및 제1 그룹 제3 메인 관통 전극(113)과 연결될 수 있고, 상기 제1 그룹(110)에 대응하는 상기 제1 그룹 제3 입력 노드(113a) 및 상기 제1 그룹 제3 출력 노드(113b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 제1 그룹 제2 메인 관통 전극(112), 제1 그룹 제3 메인 관통 전극(113), 상기 제2 스페어 관통 전극(221), 및 상기 제1 그룹(110)에 인접한 상기 제2 그룹 제1 메인 관통 전극(121)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극(111~113)에 불량이 발생한 경우, 상기 제0 그룹 제3 메인 관통 전극(103), 상기 제1 스페어 관통 전극(211), 상기 제2 스페어 관통 전극(221) 및 상기 제2 그룹 제1 메인 관통 전극(121)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제1 내지 제3 실시 예들과 달리, 본 발명의 제4 실시 예에 따르면, 서로 인접한 그룹들 사이에 복수의 스페어 관통 전극들이 제공될 수 있다. 이를, 도 6을 참조하여 설명한다.
도 6은 본 발명의 제4 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 6을 참조하면, 본 발명의 제4 실시 예에 따르면, 상술된 제1 내지 제3 실시 예들과 달리, 각각의 그룹들(100, 110, 120, 130)에 4개의 메인 관통 전극들(103, 111~114, 121~124, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 복수의 스페어 관통 전극들(211, 212, 221, 222, 231, 232)이 제공될 수 있다.
상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 출력 노드들(103b, 111b~114b, 121b~124b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111~114, 121~124, 131) 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 그룹(110) 및 상기 제0 그룹(100) 사이의 제1 스페어 관통 전극들(211, 212)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹(110)과 상기 제2 그룹(120) 사이의 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극들(211, 212) 및 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)와 연결된 상기 제2 스페어 관통 전극들(221, 222)은, 상기 제2 그룹 제1 입력/출력 노드(121a, 121b)와 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~124)에 불량이 발생한 경우, 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~114, 121~124)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 제1 내지 제4 실시 예들과 달리, 본 발명의 제5 실시 예에 따르면, 상기 입력 노드들 및 출력 노드들은, 이들에 대응되는 그룹의 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다. 이를, 도 7을 참조하여 설명한다.
도 7은 본 발명의 제5 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 제5 실시 예에 따르면, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b), 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극(211), 및 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221)과 연결될 수 있다. 상기 제1 그룹 제2 입력/출력 노드(112a, 112b), 및 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 및 제3 메인 관통 전극들(112, 113), 및 상기 제1 및 제2 스페어 관통 전극들(211, 221)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211) 및 상기 제2 스페어 관통 전극(221)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 221, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결될 수 있다.
예를 들어, 상기 제2 스페어 관통 전극 (221)은 상기 제1 그룹 제1 내지 제3 입력/출력 노드(111a, 111b, 112a, 112b, 113a, 113b) 및 제2 그룹 제1 내지 제3 입력/출력 노드(121a, 121b, 122a, 122b, 123a, 123b)와 연결되어, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~122)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~113, 121~123)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제5 실시 예와 달리, 본 발명의 제5 실시 예의 변형 예에 따르면, 서로 인접한 그룹들 사이에 복수의 스페어 관통 전극들이 제공될 수 있다. 이를, 도 8을 참조하여 설명한다.
도 8은 본 발명의 제5 실시 예의 변형 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 8을 참조하면, 본 발명의 제5 실시 예의 변형 예에 따르면, 상술된 제5 실시 예와 달리, 각각의 상기 그룹들(100, 110, 120, 130)에 4개의 메인 관통 전극들(103, 111~114, 121~124, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 복수의 스페어 관통 전극들(211, 212, 221, 222, 231, 232)이 제공될 수 있다.
상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b), 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 및 이들에 대응되는 그룹의 양측의 스페어 관통 전극들과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극들(211, 212), 및 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221, 222)과 연결될 수 있다. 상기 제1 그룹 제2 내지 제4 입력/출력 노드들(112a, 112b, 113a, 113b, 114a, 114b)은, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 내지 제4 메인 관통 전극들(112, 113, 114), 및 상기 제1 및 제2 스페어 관통 전극들(211, 212, 221, 222)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극들(211, 212) 및 상기 제2 스페어 관통 전극들(221, 222)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 212, 221, 222, 231, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~114a, 121a~124a, 131a) 및 상기 출력 노드들(103b, 111b~114b, 121b~124b, 131b)과 연결될 수 있다.
예를 들어, 상기 제2 스페어 관통 전극들(221, 222)은 상기 제1 그룹(110)에 대응되는 상기 입력/출력 노드(111a~114a, 111b~114b) 및 제2 그룹(120)에 대응되는 상기 입력/출력 노드(121a~124a, 121b~124b)와 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~114) 및 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~124)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹(110, 120)의 상기 메인 관통 전극들(111~114, 121~124)를 대체하여 입출력 신호를 전송할 수 있다.
상술된 실시 예들과 달리, 본 발명의 제6 실시 예에 따르면, 입력 노드들 및 출력 노드들은, 이들에 대응하는 그룹과 이격된 스페어 관통 전극과 연결될 수 있다. 이를, 도 9를 참조하여 설명한다.
도 9는 본 발명의 제6 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 9를 참조하면, 본 발명의 제6 실시 예에 따르면, 상술된 본 발명의 제5 실시 예와 달리, 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)은, 이들에 대응되는 그룹에 포함된 하나의 메인 관통 전극, 이들에 대응되는 그룹의 양측의 스페어 관통 전극들, 및 이들에 대응하는 그룹과 이격된 스페어 관통 전극과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹 제1 메인 관통 전극(111), 상기 제1 그룹(110)의 일측에 위치한 상기 제1 스페어 관통 전극(211), 상기 제1 그룹(110)의 타측에 위치한 상기 제2 스페어 관통 전극(221), 및 상기 제1 그룹(110)과 이격된 제3 스페어 관통 전극(231)과 연결될 수 있다. 상기 제1 그룹 제2 입력/출력 노드(112a, 112b), 및 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)와 동일한 방식으로, 각각 상기 제1 그룹 제2 및 제3 메인 관통 전극들(112, 113), 및 상기 제1 내지 제3 스페어 관통 전극들(211, 221, 231)과 연결될 수 있다. 이로 인해, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)에 불량이 발생한 경우, 상기 제1 내지 제3 스페어 관통 전극들(211, 221, 231)은, 상기 불량이 발생한 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113)을 대체하여 입출력 신호를 전송할 수 있다.
상기 그룹들(100, 110, 120, 130) 사이에 배치된 상기 스페어 관통 전극들(211, 221, 232)은, 이들의 양측에 위치한 상기 그룹들(100, 110, 120, 130) 및 이들과 이격된 사이 그룹들(100, 110, 120, 130)의 상기 입력 노드들(103a, 111a~113a, 121a~123a, 131a) 및 상기 출력 노드들(103b, 111b~113b, 121b~123b, 131b)과 연결될 수 있다.
예를 들어, 상기 제3 스페어 관통 전극 (231)은 상기 제1 내지 제3 그룹 제1 내지 제3 입력/출력 노드(111a~113a, 111b~113b, 131a, 131b)와 연결되어, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111~113), 상기 제2 그룹(120)의 상기 메인 관통 전극들(121~122), 및 상기 제3 그룹(130)의 상기 메인 관통 전극들(131)에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 내지 제3 그룹(110, 120, 130)의 상기 메인 관통 전극들(111~113, 121~123, 131)을 대체하여 입출력 신호를 전송할 수 있다.
본 발명의 제7 실시 예에 따르면, 상기 입력/출력 노드들의 일부는, 상기 입력/출력 노드들의 나머지 일부와 대칭되도록(symmetrical) 상기 관통 전극들과 연결될 수 있다. 이를, 도 10을 참조하여 설명한다.
도 10은 본 발명의 제7 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 10을 참조하면, 본 발명의 제7 실시 예에 따르면, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b) 및 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는, 상기 제1 그룹 제3 입력/출력 노드(113a, 113b) 및 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)와 서로 대칭되도록, 상기 메인 관통 전극들(111~114) 및 상기 스페어 관통 전극들(211, 212, 221, 222)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극들(211, 212), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212), 제1 그룹 제1 내지 제3 메인 관통 전극(111~113)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제2 내지 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제3 및 제4 메인 관통 전극(113, 114) 및 상기 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 제2 및 제3 입력/출력 노드들(112a, 113a, 112b, 113b) 사이를 기준으로, 상기 입력/출력 노드들의 일부(111a, 111b, 112a, 112b)는, 상기 입력/출력 노드들의 나머지 일부(113a, 113b, 114a, 114b)와 대칭되도록 상기 관통 전극들과 연결될 수 있다.
상술된 본 발명의 제7 실시 예와 달리, 본 발명의 제8 및 제9 실시 예에 따르면, 상기 입력/출력 노드들의 일부는, 상기 입력/출력 노드들의 나머지 일부와 대칭되지 않도록(asymmetrical) 상기 관통 전극들과 연결될 수 있다. 이를, 도 11 및 도 12를 참조하여 설명한다.
도 11은 본 발명의 제8 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다.
도 11을 참조하면, 본 발명의 제8 실시 예에 따르면, 상술된 제7 실시 예와 달리, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 왼쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 스페어 관통 전극들(211, 212), 제1 그룹 제1 메인 관통 전극(111), 및 제1 그룹 제2 메인 관통 전극(112)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212), 제1 그룹 제1 내지 제3 메인 관통 전극(111~113)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제1 내지 제4 메인 관통 전극(111~114)과 연결되고, 상기 스페어 관통 전극들(211, 212, 221, 222)와 연결되지 않을 수 있다. 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제2 및 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결될 수 있다. 이로 인해, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 왼쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
도 12는 본 발명의 제9 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 12를 참조하면, 본 발명의 제9 실시 예에 따르면, 상술된 제7 및 제8 실시 예들과 달리, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 오른쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
구체적으로, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(212) 및 제1 그룹 제1 내지 제3 메인 관통 전극들(111~113)과 연결되고, 상기 제1 그룹 제2 입력/출력 노드(112a, 112b)는 상기 스페어 관통 전극들(211, 212, 221, 222)과 연결되지 않고, 상기 제1 그룹 제1 내지 제4 메인 관통 전극들(111~114)과 연결될 수 있다. 상기 제1 그룹 제3 입력/출력 노드(113a, 113b)는 제1 그룹 제2 내지 제4 메인 관통 전극(112~114) 및 상기 제1 그룹(110)에 인접한 상기 스페어 관통 전극(221)과 연결되고, 상기 제1 그룹 제4 입력/출력 노드(114a, 114b)는 상기 제1 그룹 제3 및 제4 메인 관통 전극(113, 114) 및 상기 제2 스페어 관통 전극들(221, 222)과 연결될 수 있다. 이로 인해, 상기 입력 노드들(111a~114a) 및 상기 출력 노드들(111b~114b)은 오른쪽으로 시프트(shift)된 형태로 상기 관통 전극들(111~114, 211, 212, 221)과 연결될 수 있다.
본 발명의 제10 실시 예에 따르면, 제1 그룹에 대응되는 입력 노드 및 출력 노드는, 관통 전극들이 관통하는 기판의 상부면과 평행한 방향으로 상기 제1 그룹과 인접한 제2 그룹에 포함된 관통 전극과 연결될 수 있다. 이를 도 13을 참조하여 설명한다.
도 13은 본 발명의 제10 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 13을 참조하면, 본 발명의 제10 실시 예에 따르면, 메인 관통 전극들(111~114, 141~144) 및 스페어 관통 전극들(211, 221, 241, 251)이 제공된다. 메인 관통 전극들(111~114, 141~144) 및 스페어 관통 전극들(211, 221, 241, 251)은 제1 방향(도 13에서 x 축)으로 연장하여, 반도체 기판을 관통할 수 있다.
상기 제1 방향(도 13에서 x 축)에 직각인 제2 방향(도 13에서 y 축)으로 제1 스페어 관통 전극(211) 및 제2 스페어 관통 전극(221) 사이에 배치되고, 상기 제2 방향(도 13에서 y 축)으로 배열된 상기 메인 관통 전극들(111~114)은 제1 그룹으로 정의될 수 있다.
상기 제2 방향(도 13에서 y 축)으로 제4 스페어 관통 전극(241) 및 제5 스페어 관통 전극(251) 사이에 배치되고, 상기 제2 방향(도 13에서 y 축)으로 배열된 상기 메인 관통 전극들(141~144)은 제4 그룹으로 정의될 수 있다. 상기 제4 그룹은 상기 제1 방향 및 상기 제2 방향에 직각인 제3 방향(도 13에서 z축 방향)으로 상기 제1 그룹과 이격될 수 있다. 다시 말하면, 상기 제4 그룹은, 상기 메인 관통 전극들(111~114, 141~144) 및 상기 스페어 관통 전극들(211, 221, 241, 251)이 관통하는 상기 반도체 기판의 상부면과 평행하되, 상기 제1 그룹 메인 관통 전극들(111~114)이 배열된 방향과 직각인 방향으로, 상기 제1 그룹과 이격될 수 있다.
상기 제1 그룹에 대응되는 입력 노드들(111a~114a) 및 출력 노드들(111b~114b)은, 상기 제4 그룹 메인 관통 전극들(141~144)과 연결될 수 있다. 도 13에서 제1 그룹 제3 및 제4 입력/출력 노드들(113a, 114a, 113b, 114b)이 상기 제4 그룹 제2 및 제3 메인 관통 전극들(142, 143)과 연결되는 것으로 도시되었으나, 리페어 효율을 높이기 위해, 다양한 방법으로, 상기 제1 그룹 입력/출력 노드들(111a~114a, 111b~114b)이 상기 제2 그룹 메인 관통 전극들(141~144), 및 상기 제4 및 제5 스페어 관통 전극들(241, 251)과 연결될 수 있다.
상기 입력 노드들 및 상기 출력 노드들이 동일한 개수의 상기 메인 관통 전극들 및 상기 스페어 관통 전극들과 연결되더라도, 연결되는 방식에 따라서, 신호의 시프트(shift)가 발생되지 않을 수 있다. 이를, 도 14 및 도 15를 참조하여 설명한다.
도 14는 본 발명의 제11 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 14를 참조하면, 본 발명의 제11 실시 예에 따르면, 각각의 그룹들(100, 110, 120, 130)에 2개의 메인 관통 전극들(103, 111, 112, 121, 122, 131)이 제공되고, 서로 인접한 상기 그룹들(100, 110, 120, 130) 사이에 하나의 스페어 관통 전극들(211, 221, 231)이 제공될 수 있다.
상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b~112b, 121b~122b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111, 112, 121, 122, 131), 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 일측에 위치하는 상기 스페어 관통 전극들(211, 221, 231), 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 인접한 다른 그룹의 메인 관통 전극들(103, 111, 112, 121, 122, 131)과 연결될 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111, 112), 상기 제1 그룹(110)의 일측에 위치하는 제1 스페어 관통 전극(211), 및 상기 제1 그룹(110)에 인접한 제0 그룹(100)의 메인 관통 전극(103)과 연결될 수 있다.
만약, 상기 제1 그룹 메인 관통 전극들(111, 112), 및 상기 제2 그룹 제1 메인 관통 전극(121)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211) 또는 제0 그룹 메인 관통 전극(103)이 상기 제1 그룹 제1 메인 관통 전극(111)을 대체하고, 상기 제2 스페어 관통 전극(221)이 상기 제1 그룹 제2 메인 관통 전극(112)을 대체하고, 상기 제2 그룹 제2 메인 관통 전극(122)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체하여, 입출력 신호를 전송할 수 있다.
불량없이 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이에 신호를 전송하던 상기 제2 그룹 제2 메인 관통 전극(122)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체함에 따라, 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이의 신호는, 상기 제3 스페어 관통 전극(231) 또는 상기 제3 그룹 메인 관통 전극(131)을 통해서 전송되는, 신호 시프트(signal shift) 현상이 발생될 수 있다. 이러한 신호 시프트 현상은 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b, 112b, 121b, 122b, 131b)과 상기 관통 전극들(103, 111, 112, 121, 122, 131, 211, 221, 231)의 연결 방법에 따라 발생되지 않을 수 있다. 이를, 도 15를 참조하여 설명한다.
도 15는 본 발명의 제12 실시 예에 따른 리페어 가능한 관통 전극을 갖는 반도체 장치를 설명하기 위한 것이다
도 15를 참조하면, 본 발명의 제12 실시 예에 따르면, 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b, 112b, 121b, 122b, 131b)이, 상술된 본 발명의 제11 실시 예와 동일한 개수의 상기 관통 전극들(103, 111, 112, 121, 122, 131, 211, 221, 231)과 연결되되, 상술된 본 발명의 제11 실시 예보다, 상기 스페어 관통 전극들(211, 221, 231)과 더 많이 연결될 수 있다.
다시 말하면, 상기 입력 노드들(103a, 111a, 112a, 121a, 122a, 131a) 및 출력 노드들(103b, 111b~112b, 121b~122b, 131b)은, 이들에 대응되는 상기 그룹들(100, 110, 120, 130)의 상기 메인 관통 전극들(103, 111, 112, 121, 122, 131), 및 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 양측에 위치하는 상기 스페어 관통 전극들(211, 221, 231)과 연결되고, 상기 대응되는 상기 그룹들(100, 110, 120, 130)의 인접한 다른 그룹의 메인 관통 전극들(103, 111, 112, 121, 122, 131)과 연결되지 않을 수 있다.
예를 들어, 상기 제1 그룹 제1 입력/출력 노드(111a, 111b)는, 상기 제1 그룹(110)의 상기 메인 관통 전극들(111, 112), 및 상기 제1 그룹(110)의 양측에 위치하는 제1 및 제2 스페어 관통 전극(211, 221)과 연결될 수 있다.
상술된 본 발명의 제11 실시 예에서 설명된 것과 동일하게, 만약, 상기 제1 그룹 메인 관통 전극들(111, 112), 및 상기 제2 그룹 제1 메인 관통 전극(121)에 불량이 발생한 경우, 상기 제1 스페어 관통 전극(211)이 상기 제1 그룹 제1 메인 관통 전극(111)을 대체하고, 상기 제2 스페어 관통 전극(221)이 상기 제1 그룹 제2 메인 관통 전극(112)을 대체하고, 상기 제3 스페어 관통 전극(231)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체하여, 입출력 신호를 전송할 수 있다.
상술된 본 발명의 제11 실시 예에서 설명된 것과 달리, 상기 제3 스페어 관통 전극(231)이 상기 제2 그룹 제1 메인 관통 전극(121)을 대체함에 따라, 상기 제2 그룹 제2 입력/출력 노드(122a, 122b) 사이의 신호는, 상기 제2 그룹 제2 메인 관통 전극(122)을 통해 그대로 전송될 수 있다. 이에 따라, 신호 시프트 현상이 발생되지 않을 수 있다.
상술된 제1 내지 제12 실시 예에 따른 입력 노드들 및 출력 노드들은 멀티플렉서(multiplexer) 및/또는 디멀티플렉서(demultiplexer)와 노드의 조합으로 구성될 수 있다. 이하, 이를 도 16a 내지 16d를 참조하여 설명한다.
도 16a는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예를 설명하기 위한 것이다.
도 16a를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제1 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 디멀티플렉서들(DM)를 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 상기 디멀티플레서들(DM)과 일대일로 연결되고, 상기 디멀티플렉서들(DM)은 복수의 관통 전극들(111~113, 201, 211)과 연결될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 대응되는 상기 출력 노드들과 연결된 관통 전극들(111~113, 201, 211)의 개수에 대응되는 디멀티플렉서들(DM)을 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 복수의 상기 디멀티플렉서들(DM)과 연결되고, 상기 디멀티플렉서들(DM)은 상기 관통 전극들(111~113, 201, 211)과 일대일로 연결될 수 있다.
도 16b는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예를 설명하기 위한 것이다.
도 16b를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제2 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 도 16a를 참조하여 설명된 입력 노드들과 동일한 방법으로 구성될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113)의 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 메인 관통 전극들(111~113)의 개수에 대응되는 멀티플렉서(M)를 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 상기 멀티플렉서들(M)과 일대일로 연결되고, 상기 멀티플렉서들(DM)은 복수의 관통 전극들(111~113, 201, 211)과 연결될 수 있다.
도 16c는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예를 설명하기 위한 것이다.
도 16c를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제3 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 상기 제1 그룹(110)의 메인 관통 전극들(111~113) 개수에 대응되는 노드들(N) 및 상기 제1 그룹(110)에 대응되는 상기 입력 노드들과 연결된 관통 전극들(111~113, 201, 211)의 개수에 대응되는 멀티플렉서들(M)을 이용하여 구성될 수 있다. 이 경우, 상기 노드들(N)은 복수의 상기 멀티플레서들(DM)과 일대일로 연결되고, 상기 멀티플렉서들(DM)은 상기 관통 전극들(111~113, 201, 211)과 일대일로 연결될 수 있다.
상기 제1 그룹(110)에 대응되는 출력 노드들은, 도 16b를 참조하여 설명된 출력 노드들과 동일한 방법으로 구성될 수 있다.
도 16d는 도 3을 참조하여 설명된 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예를 설명하기 위한 것이다.
도 16d를 참조하면, 리페어 가능한 관통 전극을 갖는 반도체 장치에 포함된 입력 노드 및 출력 노드의 제4 실시 예에 따르면, 제1 그룹(110)에 대응되는 입력 노드들은, 도 16c를 참조하여 설명된 입력 노드들과 동일한 방법으로 구성될 수 있다. 상기 제1 그룹(110)에 대응되는 출력 노드들은, 도 16a를 참조하여 설명된 출력 노드들과 동일한 방법으로 구성될 수 있다.
도 17은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 저항 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 관통 전극을 갖는 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억장치(1210)는 상술된 본 발명의 실시 예들에 개시된 3차원 적층 저항 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다.
상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다.
상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
상술된 본 발명의 실시 예들에 따른 반도체 장치는, 다양한 전자 시스템 장치에 사용될 수 있으며, 상술된 본 발명의 실시 예들에 따른 반도체 장치를 포함하는 전자 시스템은, 개인 휴대용 정보 단말기, 포터블 컴퓨터, 웹 타블렛, 무선 전화기, 모바일 폰, 메모리 카드 등에 사용될 수 있다.

Claims (20)

  1. 입력 노드들(input nodes);
    출력 노드들(output nodes); 및
    상기 입력 노드들 및 상기 출력 노드들 사이에 배치되고 기판을 관통하는 관통 전극들(penetration electrodes)을 포함하되,
    상기 관통 전극들은, 상기 입력 노드들 및 상기 출력 노드들과 연결되어 입출력 신호를 전송하는 메인 관통 전극들(main penetration electrodes), 및 스페어 관통 전극(spare penetration electrode)을 포함하고,
    서로 인접한 상기 메인 관통 전극들은 하나의 그룹(group)을 구성하고,
    상기 그룹은 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹 및 제2 그룹 사이에 상기 스페어 관통 전극이 배치되고,
    상기 제1 그룹 및 상기 제2 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 스페어 관통 전극과 연결되어, 상기 제1 및 상기 제2 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 그룹의 양측에 상기 스페어 관통 전극이 각각 제공되고,
    상기 제1 그룹에 대응되는 상기 입력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되고,
    상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 2개는 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 출력 노드들 중에서 적어도 1개는 상기 스페어 관통 전극들과 전기적으로 연결되지 않는(disconnected) 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및/또는 상기 제1 그룹에 대응되는 상기 출력 노드들 중에서 적어도 어느 하나는, 상기 제1 그룹에 포함된 상기 메인 관통 전극, 상기 제1 그룹에 인접한 상기 스페어 관통 전극, 및 상기 제1 그룹에 인접한 상기 제2 그룹에 포함된 상기 메인 관통 전극과 연결되고,
    상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 스페어 관통 전극 및/또는 상기 어느 하나의 노드와 연결된 상기 제2 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여, 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 그룹은, 상기 기판의 상부면과 평행하되 상기 제1 그룹에 포함된 상기 메인 관통 전극들이 배열된 방향과 직각인 방향으로, 상기 제1 그룹에 인접한 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 입력 노드들 및/또는 상기 출력 노드들은, 상기 메인 관통 전극들의 개수와 동일한 개수로 제공되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 입력 노드들 및/또는 상기 출력 노드들은, 동일한 개수의 상기 관통 전극들과 연결되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  8. 제7 항에 있어서,
    각각의 상기 입력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고,
    각각의 상기 입력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  9. 제7 항에 있어서,
    각각의 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는 서로 다른 것을 포함하고,
    각각의 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수는 서로 다른 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  10. 제7 항에 있어서,
    상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 메인 관통 전극의 개수는, 상기 입력 노드들 및/또는 상기 출력 노드들과 연결된 상기 스페어 관통 전극의 개수보다 많은 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 스페어 관통 전극은 상기 제1 그룹의 양측에 각각 제공되고,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은, 상기 제1 그룹의 하나의 상기 메인 관통 전극, 및 상기 제1 그룹 양측의 상기 스페어 관통 전극들과 연결되어,
    상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 그룹 양측의 상기 스페어 관통 전극들 중 어느 하나는, 상기 불량이 발생한 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전달하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 그룹을 사이에 두고, 상기 제1 그룹과 이격된 제3 그룹이 제공되고,
    상기 스페어 관통 전극은, 상기 제2 그룹과 인접한 상기 제3 그룹의 일측에 제공되고 제1 스페어 관통 전극, 및 상기 제3 그룹의 타측에 제공되는 제2 스페어 관통 전극을 포함하고,
    상기 제3 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들은 상기 제1 및 제2 스페어 관통 전극들과 연결되어, 상기 제3 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제1 및 제2 스페어 관통 전극들 중에서 어느 하나는, 상기 불량이 발생한 상기 제3 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제2 스페어 관통 전극과 연결되어, 상기 제1 그룹에 포함된 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제2 스페어 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 그룹에 대응되는 상기 입력 노드들 및 상기 출력 노드들 중에서 적어도 어느 하나는 상기 제3 그룹의 상기 메인 관통 전극과 연결되어, 상기 제1 그룹의 상기 메인 관통 전극에 불량이 발생한 경우, 상기 제3 그룹의 상기 메인 관통 전극은, 상기 불량이 발생한 상기 제1 그룹의 상기 메인 관통 전극을 대체하여 상기 입출력 신호를 전송하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  15. 제1 항에 있어서,
    상기 입력 노드들 및 상기 출력 노드들은, 멀티플렉서(multiplexer) 및/또는 디멀티플렉서(demultiplexer)를 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  16. 신호가 전달되고, 기판을 관통하는 메인 관통 전극들; 및
    상기 기판을 관통하고, 상기 메인 관통 전극들 사이에 배치된 스페어 관통 전극들을 포함하되,
    상기 스페어 관통 전극들 사이의 상기 메인 관통 전극들은 하나의 그룹으로 정의되고,
    상기 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 그룹 양측의 상기 스페어 관통 전극들 중에서 적어도 어느 하나는, 상기 불량이 발생한 메인 관통 전극을 대체하여 신호를 전달하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  17. 제16 항에 있어서,
    상기 그룹은 복수로 제공되고,
    상기 복수의 그룹의 각각은, 동일한 개수의 상기 메인 관통 전극을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  18. 제16 항에 있어서,
    상기 그룹은 서로 인접한 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹 및 상기 제2 그룹 사이에 배치된 상기 스페어 관통 전극은, 상기 제1 그룹 및 제2 그룹이 공유(share)하여, 상기 제1 그룹 및 제2 그룹 내의 상기 메인 관통 전극들에 불량이 발생한 경우, 상기 불량이 발생한 상기 제1 및 제2 그룹의 상기 메인 관통 전극을 대체하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  19. 제16 항에 있어서,
    상기 스페어 관통 전극은, 서로 인접한 상기 그룹들 사이에 복수로 제공되는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
  20. 제16 항에 있어서,
    상기 그룹은 제1 그룹 및 제2 그룹을 포함하고,
    상기 제1 그룹에서 불량이 발생한 메인 관통 전극들의 개수가 상기 제1 그룹 양측에 배치된 상기 스페어 관통 전극들의 개수보다 많은 경우, 상기 제2 그룹에 포함된 메인 관통 전극이, 상기 제1 그룹에서 상기 불량이 발생한 메인 관통 전극들 중에서 적어도 어느 하나를 대체하여, 신호를 전달하는 것을 포함하는 리페어 가능한 관통 전극을 갖는 반도체 장치.
PCT/KR2015/001786 2014-06-10 2015-02-25 리페어 가능한 관통 전극을 갖는 반도체 장치 WO2015190670A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/318,093 US9941192B2 (en) 2014-06-10 2015-02-25 Semiconductor device having repairable penetration electrode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140069928A KR101583939B1 (ko) 2014-06-10 2014-06-10 리페어 가능한 관통 전극을 갖는 반도체 장치
KR10-2014-0069928 2014-06-10

Publications (1)

Publication Number Publication Date
WO2015190670A1 true WO2015190670A1 (ko) 2015-12-17

Family

ID=54833732

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2015/001786 WO2015190670A1 (ko) 2014-06-10 2015-02-25 리페어 가능한 관통 전극을 갖는 반도체 장치

Country Status (3)

Country Link
US (1) US9941192B2 (ko)
KR (1) KR101583939B1 (ko)
WO (1) WO2015190670A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101737264B1 (ko) 2016-02-05 2017-05-17 연세대학교 산학협력단 3차원 집적회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011081887A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置
KR20110108613A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 반도체 장치 및 그 리페어 방법
KR20120058156A (ko) * 2010-11-29 2012-06-07 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8988130B2 (en) 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
KR101048795B1 (ko) * 2009-07-10 2011-07-15 주식회사 하이닉스반도체 반도체 장치
KR101728068B1 (ko) 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
KR20120045366A (ko) 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로 및 그 ｔｓｖ 리패어 방법
KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011081887A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置
KR20110108613A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 반도체 장치 및 그 리페어 방법
KR20120058156A (ko) * 2010-11-29 2012-06-07 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
KR101583939B1 (ko) 2016-01-22
US20170133299A1 (en) 2017-05-11
US9941192B2 (en) 2018-04-10
KR20150141349A (ko) 2015-12-18

Similar Documents

Publication Publication Date Title
WO2013176426A1 (ko) 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
WO2016111512A1 (en) Semiconductor package and method of manufacturing the same
WO2018097408A1 (ko) 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
WO2010123185A1 (en) Semiconductor chip and method for generating digital value using process variation
EP3164777A1 (en) Memory card
WO2020009501A1 (en) Display panel and large format display apparatus using the same
EP3782191A1 (en) Display panel and large format display apparatus using the same
WO2020167095A1 (en) Method and apparatus for registering api provider domain function entities on capif core function entity
WO2013129742A1 (en) Position sensing method of touch panel and integrated circuit
WO2015190670A1 (ko) 리페어 가능한 관통 전극을 갖는 반도체 장치
WO2013176519A1 (en) Semiconductor package substrate, package system using the same and method for manufacturing thereof
WO2018199539A1 (ko) 식별키 생성장치 및 식별키 생성방법
EP3243217A1 (en) Semiconductor package and method of manufacturing the same
WO2020076040A1 (ko) 리셉터클 커넥터
WO2021215580A1 (ko) 표시 장치
WO2021145549A1 (ko) 표시모듈 및 이의 제조 방법
WO2015064953A1 (ko) 전자 부품의 제조 방법
WO2020017744A1 (ko) 표시장치 및 표시장치 제조방법
EP3803958A1 (en) Electronic apparatus, method for manufacturing led module and computer-readable recording medium
WO2017039275A1 (ko) 반도체 패키지 구조체, 및 그 제조 방법
WO2014201702A1 (zh) 一种指示辅助接入能力的方法、用户设备以及基站
WO2021091166A1 (ko) 인쇄 회로 기판 및 이를 포함하는 전자 장치
WO2018199541A1 (ko) 식별키 유용성 판별장치
WO2024075864A1 (ko) 인쇄회로기판 및 그의 솔더링 방법
WO2019190058A1 (en) Chip transfer device and chip transferring method using the same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15806662

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 15318093

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 15806662

Country of ref document: EP

Kind code of ref document: A1