JP2004295229A - 電子回路装置およびそのテスト方法、並びにテスト装置 - Google Patents
電子回路装置およびそのテスト方法、並びにテスト装置 Download PDFInfo
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Abstract
【課題】電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができる電子回路装置のテスト方法、およびテスト装置を提供する。
【解決手段】双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にあり、また、双方向に信号を入出力する入出力線を介して演算回路チップ３とメモリチップ４との接続を行っている部分は入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。従って、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができる。
【選択図】図６
【解決手段】双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にあり、また、双方向に信号を入出力する入出力線を介して演算回路チップ３とメモリチップ４との接続を行っている部分は入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。従って、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができる。
【選択図】図６
Description
【０００１】
【発明の属する技術分野】
本発明は、電子回路装置およびそのテスト方法、並びにテスト装置に関し、特に、演算回路チップと、メモリチップとを搭載した電子回路装置のテスト方法、並びにテスト装置に関する。
【０００２】
【従来の技術】
従来、大容量の画像データを扱うＩＣとして、ユーザの要求に基づく信号処理回路を組み込んだ特定用途ＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）が使用されており、この場合に、外付けのメモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を配置して、そのメモリをアクセスさせることによりメモリ容量を拡大することができる。
【０００３】
ここで、外付けのメモリであるＤＲＡＭを例えば配線基板上に２次元方向に搭載する方法が知られている（特許文献２参照）。ＡＳＩＣに外付けでＤＲＡＭを配線基板に２次元的に搭載する場合には、ＡＳＩＣとＤＲＡＭとの間の接続は配線基板の配線によって行われる。
【０００４】
ＡＳＩＣの性質上、ユーザ側で配線基板上に外付けのＤＲＡＭを配置した状態で、特定用途のためのＡＳＩＣの単体テスト、ＤＲＡＭの単体テスト、および全体のテストを行うことができるとユーザ側の要求に応えることができる。さらには、ユーザによっては、配線基板上に外付けするＤＲＡＭは、他の信号処理回路のメモリとしても共有する場合があり得ることから、この場合にも他の信号処理回路とＤＲＡＭとの全体のテストを行いたい場合があり、様々なテストへの自由度が求められる。
【０００５】
テストの観点からは、二次元に外付けのＤＲＡＭを配置する場合には、配線基板に搭載する前に、テストボード上で、ＡＳＩＣ単体のテストと、メモリ単体のテストと、メモリをアクセスするＡＳＩＣのシステム全体のテストを行うことができ、様々なテストへの自由度を維持することができる。
【０００６】
しかしながら、平面的なチップの配置では、広い実装面積を必要とするため、小型、軽量化を狙った製品に対応することが困難となる。さらに、ＡＳＩＣと外付けのＤＲＡＭとを接続する配線基板上の配線方法によって信号の伝播遅延を招いてしまうことから、高速アクセスが要求される場合に基板配線を極力短くするといった配慮が必要となる。
【０００７】
【特許文献１】
特開平５−１９０７５８号公報
【０００８】
【発明が解決しようとする課題】
従って、上記の問題を解決すべく、チップを積み上げて、スタック構造のシステムインパッケージとする方法が考えられる。システムインパッケージとは、複数のチップを単一のパッケージに封止してシステム化を実現したものである。スタック構造のシステムインパッケージでは、２次元にチップを配置するのに比べて、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【０００９】
しかしながら、ＡＳＩＣと外付けのＤＲＡＭを積み上げて１パッケージ化する場合には、パッケージング前にそれぞれの単体テストを行い良品のみを選別した後、パッケージングを行うが、このパッケージング後にも全体のテストの他にそれぞれの単体テストを行う必要がある。これは、パッケージングの際の組み立てに起因する不良が少なからずあるためである。
【００１０】
パッケージングした後には、ＡＳＩＣとＤＲＡＭとの間の電気的接続がパッケージ内部で行われていることから、ＤＲＡＭ単体の試験を行う場合には、ＡＳＩＣを介して行う必要がある。
【００１１】
しかしながら、特にＤＲＡＭのようなメモリの試験は、複雑なテストパターンを使って行うことから、このような複雑かつ特殊なテストパターンを発生する性能をもっていないＡＳＩＣを介してＤＲＡＭ単体のテストを行うことは困難であり、テスト時間の増大にも繋がる。
【００１２】
本発明は上記の事情に鑑みてなされたものであり、第１の目的は、電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができ、信頼性のある電子回路装置を提供することができる電子回路装置のテスト方法を提供することにある。
【００１３】
本発明の第２の目的は、電子回路装置の全体の動作テスト、メモリチップの単体動作テスト、演算回路チップの単体動作テストを一つの装置で容易に行うことができるテスト装置を提供することにある。
【００１４】
本発明の第３の目的は、演算回路チップとメモリチップの単体テストと電子回路装置全体のテストを容易に行うことができるように構成された電子回路装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の第１の目的を達成するため、本発明の電子回路装置のテスト方法は、演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置のテスト方法であって、前記第１の端子あるいは前記第２の端子を介して前記演算回路チップあるいは前記メモリチップへの前記入出力線にのみ電気的接続を行った状態で、前記演算回路チップあるいは前記メモリチップの単体の動作テストを行う単体テスト工程と、前記第１の端子と前記第２の端子を介して前記演算回路チップと前記メモリチップの前記入出力線間の電気的接続を行った状態で、前記電子回路装置の全体の動作テストを行う全体テスト工程とを有する。
【００１６】
上記の本発明の電子回路装置のテスト方法では、単体テスト工程において、例えば第１の端子を介して演算回路チップへの第１の入出力線にのみ電気的接続を行った状態で演算回路チップの動作テストを行う。また、例えば第２の端子を介してメモリチップへの第２の入出力線にのみ電気的接続を行った状態でメモリチップの動作テストを行う。
本発明のテスト方法に使用される電子回路装置は、演算回路チップとメモリチップとの間の接続が第１の端子および第２の端子を介して外部で行われることから、直接に演算回路チップあるいはメモリの入出力線への接続が可能となる。
そして、全体テスト工程では、第１の端子と第２の端子を介して演算回路チップとメモリチップの入出力線間の電気的接続を行った状態で、電子回路装置の全体の動作テストを行う。
【００１７】
さらに、上記の第２の目的を達成するため、本発明のテスト装置は、演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置をテストするテスト装置であって、前記電子回路装置の前記第１の端子と前記第２の端子間を接続あるいは非接続状態にして、前記演算回路チップと前記メモリチップとの前記入出力線間の電気的接続を制御するスイッチ手段と、前記スイッチ手段により前記第１の端子と前記第２の端子間が非接続にされた状態で前記演算回路チップあるいは前記メモリチップの単体での動作テストを行い、前記スイッチ手段により前記第１の端子と前記第２の端子間が接続された状態で前記電子回路装置の全体の動作テストを行うテスト手段とを有する。
【００１８】
上記の本発明のテスト装置によれば、スイッチ手段により第１の端子と第２の端子間が非接続状態とされ、テスト手段により、例えば第１の端子を介して演算回路チップに電気的に接続され、演算回路チップの単体の動作テストが行われる。
また、スイッチ手段により第１の端子と第２の端子間が非接続状態とされ、テスト手段により、例えば第２の端子を介してメモリチップに電気的に接続され、メモリチップの単体の動作テストが行われる。
さらに、スイッチ手段により第１の端子と第２の端子間が接続された状態で、テスト手段により、電子回路装置の全体の動作テストが行われる。
【００１９】
さらに、上記の第３の目的を達成するため、本発明の電子回路装置は、ユーザの要求に基づく信号処理回路が内蔵された演算回路チップと、前記演算回路チップに重ねて搭載されたメモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われるものである。
【００２０】
上記の本発明の電子回路装置によれば、演算回路チップとメモリチップとの間の接続が第１の端子および第２の端子を介して外部で行われることから、第１の端子を介して直接演算回路チップに電気的に接続され、第２の端子を介して直接メモリチップに電気的に接続される。
従って、第１の端子に接続することにより、演算回路チップの単体の動作テストが行われ、第２の端子に接続することによりメモリチップの単体の動作テストが行われ、第１の端子と第２の端子とを外部で接続することにより電子回路装置の全体の動作テストが行われる。
【００２１】
【発明の実施の形態】
以下に、本発明の電子回路装置およびそのテスト方法、並びにテスト装置の実施の形態について、図面を参照して説明する。
【００２２】
図１は、本実施形態に係るテスト方法の対象となる電子回路装置の構成の一例を示す断面図である。
図１に示すように、本実施形態に係る電子回路装置では、インターポーザ２上に２つのチップ、すなわち例えばＡＳＩＣからなる演算回路チップ３と、例えばＤＲＡＭからなるメモリチップ４が搭載されている。
【００２３】
インターポーザ２は、例えばガラスエポキシ基板等からなり、チップ３，４を搭載する面に、配線２１が形成されており、配線２１は基板内部を通って裏面側に引き出されて、外部端子２２に接続されている。なお、インターポーザ２は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。インターポーザとは、チップを搭載し、チップとマザーボード（配線基板）との間に介在する中間実装基板をいう。
【００２４】
例えばＡＳＩＣからなる演算回路チップ３には、ユーザの要求に基づく機能をもつ専用演算回路が内蔵されており、当該専用演算回路に接続された図示しないパッドが複数配置されている。演算回路チップ３のパッドには、金スタッドバンプ等のバンプ５が形成されており、インターポーザ２の配線２１とバンプ５とが、異方性導電膜６を介して電気的に接続されている。すなわち、演算回路チップ３は、電子回路形成面をインターポーザ２に向けた、いわゆるフリップチップ実装されている。
【００２５】
図２は、図１のＡ部の詳細を示す拡大断面図である。
図２に示すように、異方性導電膜６は、例えばエポキシ樹脂等の熱硬化性樹脂からなる樹脂バインダ６ａ中に導電性ボール６ｂを分散して、フィルム状に加工したものである。異方性導電膜６をバンプ５とインターポーザ２の配線２１により押しつぶすと導電性ボール６ｂがバンプ５および配線２１の表面に接触して、電極間が電気的に接続される。そして、インターポーザ２側の配線２１と、バンプ５間の電気的接続が得られた状態で、樹脂バインダ６ａが固化されることにより、インターポーザ２上に演算回路チップ３が固着される。
【００２６】
メモリチップ４は、熱硬化性樹脂や紫外線硬化性樹脂等のボンディング材７により、一方の面が演算回路チップ３に固着されている。メモリチップ４には、演算回路チップ３に固着された面とは反対側の面に、内蔵されたメモリに接続されたワイヤ接続用のパッド８が複数配置されている。
【００２７】
メモリチップ４のパッド８とインターポーザ２の配線２１とが、例えば金線等からなるワイヤ９により接続されている。インターポーザ２上には、チップ３，４を被覆して、チップ３，４を保護するための封止樹脂１０が形成されている。封止樹脂１０により覆われていないインターポーザ２の裏面の外部端子２２と配線基板（マザーボード）とが接続されて使用される。
【００２８】
図３は、インターポーザの下面図である。
図３に示すように、インターポーザ２には、複数の外部端子２２が配列されており、各外部端子２２は、基板内部を通る配線２１によりそれぞれ演算回路チップ３やメモリチップ４に接続されている。図示する例では、パッドからなる外部端子２２が裏面に複数形成されたＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ） 型を採用しているが、裏面に複数のバンプが形成されたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型を採用してもよい。
【００２９】
本実施形態に係る電子回路装置は、パッケージ化した後においても、演算回路チップ３と、メモリチップ４の単体テストを容易に行えるように、パッケージ内部の演算回路チップ３とメモリチップ４との電気的な接続に工夫がなされている。
【００３０】
図４は、電子回路装置の内部における演算回路チップ３と、メモリチップ４との電気的接続関係を説明するための構成図である。なお、電子回路装置は、実際には、図１に示したように演算回路チップ３とメモリチップ４とが積層されているが、図４では、電気的接続関係の説明のため平面的に表してある。また、図４では、演算回路チップ３がＡＳＩＣであり、メモリチップ４がＤＲＡＭの例を示している。
【００３１】
図４に示すように、電子回路装置１の裏面の外部端子２２は、接続先が３つに大別され、演算回路チップ３への入出力線（第１の入出力線）のみに接続される第１の端子２２ａ−０〜２２ａ−３と、メモリチップ４への入出力線（第２の入出力線）のみに接続される第２の端子２２ｂ−１〜２２ｂ−３と、演算回路チップ３とメモリチップ４との双方に接続された入出力線（第３の入出力線）に接続される第３の端子２２ｃとを有する。
【００３２】
第１の端子２２ａ−０は、演算回路チップ３へリセット信号ＸＲＳＴが入力される入力線に接続されている。第１の端子２２ａ−１は、演算回路チップ３からクロック信号ＳＤＣＫが出力される出力線に接続されている。第１の端子２２ａ−２は、演算回路チップ３から行アドレスストローブ信号ＳＤＲＡＳが出力される出力線に接続されている。複数の第１の端子２２ａ−３は、演算回路チップ３からアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が出力される複数の各出力線にそれぞれ接続されている。
【００３３】
第２の端子２２ｂ−１は、メモリチップ４へクロック信号ＣＬＫが入力される入力線に接続されている。第２の端子２２ｂ−２は、メモリチップ４へ行アドレスストローブ信号ＲＡＳが入力される入力線に接続されている。複数の第２の端子２２ｂ−３は、メモリチップ４へアドレス信号Ａ０〜Ａ１０が入力される複数の各入力線にそれぞれ接続されている。
【００３４】
第３の端子２２ｃは、演算回路チップ３とメモリチップ４との間で双方向にデータを伝送する入出力線に接続されている。第３の端子２２ｃに接続される複数の入出力線は、演算回路チップ３から出力されるデータＳＤＤＴ０〜ＳＤＤＴ３１をメモリチップ４へ伝送し、メモリチップ４から出力されるデータＤＱ０〜ＤＱ３１を演算回路チップ３へ伝送する。
【００３５】
演算回路チップ３には、データＳＤＤＴ０〜ＳＤＤＴ３１を双方向に伝送する入出力線と内蔵する演算回路との間に双方向バッファが設けられている。また、メモリチップ４にも、データＤＱ０〜ＤＱ３１を双方向に伝送する入出力線と内蔵するメモリとの間に双方向バッファが設けられている。
なお、データＳＤＤＴ０〜ＳＤＤＴ３１あるいはデータＤＱ０〜ＤＱ３１は、例えば、それぞれメモリチップ４への書き込みデータあるいはメモリチップ４からの読み出しデータである。
【００３６】
上記の電子回路装置では、通常、演算回路チップ３からクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳおよびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が出力される出力線と、メモリチップ４へクロック信号ＣＬＫ（ＳＤＣＫ）、行アドレスストローブ信号ＲＡＳ（ＳＤＲＡＳ）およびアドレス信号Ａ０〜Ａ１０（ＳＤＡＤＲ０〜ＳＤＡＤＲ１０）が入力される入力線とを内部で繋ぐが、本実施形態では、それぞれ外部の端子２２ａ−１〜２２ａ−３、２２ｂ−１〜２２ｂ−３に引き出している。
【００３７】
従って、双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にある。また、双方向にデータの授受が行われる入出力線は演算回路チップ３とメモリチップ４との間で内部で接続されているが、双方向バッファを介していることから、入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。
【００３８】
本実施形態に係る演算回路チップ３の仕様では、例えば、リセット信号ＸＲＳＴとして０を入力した場合には、第３の端子２２ｃに接続された入出力線に対して演算回路の入出力端子がハイインピーダンス状態となる。
また、本実施形態に係るメモリチップ４の仕様では、例えば、メモリチップ４への入力線に接続する第２の端子２２ｂ−１，２２ｂ−２，２２ｂ−３に固定値入力（例えば１入力）した場合には、第３の端子２２ｃに接続された入出力線に対してメモリチップ４の入出力端子がハイインピーダンス状態となる。
【００３９】
電子回路装置の最終的な接続は、第１の端子２２ａ−１と第２の端子２２ｂ−１、第１の端子２２ａ−２と第２の端子２２ｂ−２、第１の端子２２ａ−３と第２の端子２２ｂ−３とを配線基板の配線により繋ぐことにより、行われる。
【００４０】
次に、上記のテスト容易化設計がなされた電子回路装置のテスト方法について説明する。図５は、本実施形態に係るテスト方法を実現するためのテスト装置の概略構成図である。
【００４１】
図５に示すように、電子回路装置１とテスター３０との間に、電子回路装置１の各端子２２ａ−０〜２２ａ−３，２２ｂ−１〜２２ｂー３，２２ｃに接続する配線３２をもつテスト用ボード３１が設置される。
【００４２】
テスト用ボード３１は、電子回路装置１の全ての端子２２ａ−０〜２２ａ−３，２２ｂ−１〜２２ｂー３，２２ｃをテスター３０へ接続させる配線３２と、第１の端子２２ａ−１と第２の端子２２ｂ−１、第１の端子２２ａ−２と第２の端子２２ｂ−２、および第１の端子２２ａ−３と第２の端子２２ｂ−３との電気的接続をスイッチングし得るスイッチ回路３３とを有する。スイッチ回路３３は、例えば電気的な接点をもち機械的に駆動されるリレーにより構成される。
【００４３】
テスター３０は、テスト用ボード３１を介して電子回路装置の演算回路チップ３およびメモリチップ４のそれぞれに接続され、スイッチ回路３３に接続される。テスター３０は、演算回路チップ３およびメモリチップ４の動作に必要な各種テスト信号を発生し、演算回路チップ３およびメモリチップ４から出力される出力信号の正常あるいは異常の判定を行う等の機能を有する。また、テスト内容に応じてスイッチ回路３３のスイッチ動作を制御する。
【００４４】
図６は、上記のスイッチ回路による、演算回路チップ３とメモリチップ４を有する電子回路装置の電気的接続関係を説明するための図である。
【００４５】
すなわち、スイッチ回路３３の各スイッチＳＷ１，ＳＷ２，ＳＷ３がオフ状態においては、演算回路チップ３から出力されるクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０は、メモリチップ４には入力されずに、テスター３０にモニタされる。
また、テスター３０から出力されたテスト信号としてのクロック信号ＣＬＫ、行アドレスストローブ信号ＲＡＳおよびアドレス信号Ａ０〜Ａ１０が演算回路チップ３を介さずにメモリチップ４へ直接入力される。
【００４６】
スイッチ回路３３の各スイッチＳＷ１，ＳＷ２，ＳＷ３がオン状態においては、演算回路チップ３から出力されるクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０は、テスター３０にモニタされるとともに、メモリチップ４にも入力されることとなり、演算回路チップ３によるメモリチップ４のアクセスが可能となる。
【００４７】
次に、電子回路装置の全体テスト、演算回路チップ３の単体テスト、メモリチップ４の単体テストについてスイッチ動作とともに説明する。
【００４８】
電子回路装置の全体の動作テストを行う際には、図７に示すようにスイッチ回路３３の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオン状態とする。これにより、上述したように演算回路チップ３によるメモリチップ４のアクセスが可能となる。
【００４９】
電子回路装置の通常動作として、例えば読み出し動作の場合、演算回路チップ３から入力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が、同じく演算回路チップ３から入力されるクロック信号ＳＤＣＫおよび行アドレスストローブ信号ＳＤＲＡＳに同期して入力されることにより、メモリチップ４のメモリセルがアクセスされる。アクセスされたメモリセルのデータ信号ＤＱ０〜ＤＱ３１は、入出力線を経て演算回路チップ３へ入力される。
【００５０】
このとき、テスター側では、メモリチップ４をアクセスするために演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０，クロック信号ＳＤＣＫ，行アドレスストローブ信号ＳＤＲＡＳがモニタされてアクセス動作が正常か異常かの判定がなされる。また、上記のアクセス動作を受けてメモリチップ４から読み出されるデータ信号ＤＱ０〜ＤＱ３１もテスター３０によりモニタされる。
【００５１】
電子回路装置の通常動作として、例えば書き込み動作の場合、演算回路チップ３から入力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が、同じく演算回路チップ３から入力されるクロック信号ＳＤＣＫおよび行アドレスストローブ信号ＳＤＲＡＳに同期して入力されることにより、メモリチップ４のメモリセルがアクセスされる。アクセスされたメモリセルへ書き込むデータ信号ＳＤＤＴ０〜ＳＤＤＴ３１が、入出力線を経てメモリチップ４へ入力される。
【００５２】
このとき、テスター３０側では、メモリチップ４をアクセスするために演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０，クロック信号ＳＤＣＫ，行アドレスストローブ信号ＳＤＲＡＳがモニタされてアクセス動作が正常か異常かの判定がなされる。また、メモリチップ４のメモリセルに書き込まれるデータ信号ＳＤＤＴ０〜ＳＤＤＴ０３１もテスター３０によりモニタされる。
【００５３】
演算回路チップ３の単体の動作テストを行う際には、図８に示すようにスイッチ回路の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態とする。これにより、双方向に伝送されるデータ以外の演算回路チップ３からのメモリチップ４への信号は断線される。
【００５４】
また、演算回路チップ３とメモリチップ４とで双方向のデータ信号が衝突することを避ける必要がある。このため、データ信号ＤＱ０〜ＤＱ３１の入出力線に対するメモリチップ４側の入出力端子をハイインピーダンス状態（Ｈｉｚ）とし、入出力線とは電気的に切り離された状態とし、演算回路チップ３の単体の動作テストに影響を与えないようにする。ハイインピーダンス状態とするため、例えばメモリチップ４への全ての入力信号を固定値入力（この場合は１入力）とする。
【００５５】
これにより、演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０、クロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびデータ信号ＳＤＤＴ０〜ＳＤＤＴ３１がテスター３０によりモニタされて、単体動作が正常か異常かのテストが行われる。
【００５６】
メモリチップ４の単体の動作テストを行う際には、図９に示すようにスイッチ回路３３の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態とする。これにより、双方向に伝送されるデータ以外の演算回路チップ３からのメモリチップ４への信号は断線される。
【００５７】
また、演算回路チップ３とメモリチップ４とで双方向のデータ信号が衝突することを避ける必要がある。このため、データ信号ＳＤＤＴ０〜ＳＤＤＴ３１の入出力線に対する演算回路チップ３側の入出力端子をハイインピーダンス状態（Ｈｉｚ）とし、入出力線とは電気的に切り離された状態とし、メモリチップの単体の動作テストに影響を与えないようにする。ハイインピーダンス状態とするために、例えばリセット信号ＸＲＳＴとして０を入力する。
【００５８】
これにより、テスター３０から出力されたテスト信号としてのクロック信号ＣＬＫ、行アドレスストローブ信号ＲＡＳおよびアドレス信号Ａ０〜Ａ１０が演算回路チップ３を介さずにメモリチップ４へ直接入力され、メモリチップ４から出力されたデータ信号ＤＱ０〜ＤＱ３１がテスターによりモニタされて、単体動作が正常か異常かのテストが行われる。
【００５９】
上記の本実施形態に係る電子回路装置によれば、双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にあり、また、双方向に信号を入出力する入出力線を介して演算回路チップ３とメモリチップ４との接続を行っている部分は入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。
従って、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、メモリチップ４の単体動作テストおよび演算回路チップ３の単体動作テストを容易に行うことができる。その結果、パッケージングの際の組み立てに起因する不良をも排除することができることから、電子回路装置の信頼性を向上させることができる。
【００６０】
また、インターポーザ２上に演算回路チップ３とメモリチップ４とを積層することにより、実装面積を削減することができ、小型化を図ることができる。さらに、演算回路チップ３とメモリチップ４との最終的な電気的な接続は、電子回路装置の外部端子間をマザーボードの配線で接続させればよく、基板配線を極力短くすることができることから、信号の伝播遅延を抑制して、高速アクセスに対応することができる。
【００６１】
また、上記構成の電子回路装置のテスト方法によれば、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、メモリチップ４の単体動作テストおよび演算回路チップ３の単体動作テストを容易に行うことができる。このため、パッケージングの際の組み立てに起因する不良を排除することができ、電子回路装置の信頼性を向上させることができる。
【００６２】
また、上記構成の電子回路装置のテスト装置によれば、電子回路装置の特定の端子間の接続をオンオフするスイッチ回路を有するテスト用ボードを使用することにより、電子回路装置の全体の動作テスト、メモリチップ４の単体動作テスト、演算回路チップ３の単体動作テストを容易に行うことができる。そして、各チップの単体テストにおいて、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、パッケージング前の単体テストに用いたテストプログラムをそのまま単体テストプログラムとして使用することができ、テスト時間を削減することができる。
【００６３】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、１つのメモリチップを搭載した例について説明したが、２つ以上のメモリチップを搭載した電子回路装置についても適用可能である。また、演算回路チップの例として、ＡＳＩＣを挙げて説明したがこれに限られるものでなく、例えばＣＰＵ等の他の演算回路チップであってもよい。また、メモリチップとしてＤＲＡＭを例に説明したが、ＳＲＡＭ等の他のメモリチップであってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６４】
【発明の効果】
本発明の電子回路装置のテスト方法によれば、電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができ、組み立て不良の電子回路装置を排除することができ、信頼性のある電子回路装置を提供することができる。
【００６５】
本発明のテスト装置によれば、電子回路装置の特定の端子間の接続をオンオフするスイッチ手段により、電子回路装置の全体の動作テスト、メモリチップの単体動作テスト、演算回路チップの単体動作テストを一つの装置で容易に行うことができる。
【００６６】
本発明の電子回路装置によれば、内蔵した演算回路チップとメモリチップの単体試験と電子回路装置全体のテストを容易に行うことができる。また、演算回路チップとメモリチップとが積み重ねられていることにより、小型化を図ることができる。
【図面の簡単な説明】
【図１】本実施形態に係るテスト方法の対象となる電子回路装置の構成の一例を示す断面図である。
【図２】図１のＡ部の詳細を示す拡大断面図である。
【図３】本実施形態に係る電子回路装置のインターポーザの下面図である。
【図４】電子回路装置の内部における演算回路チップと、メモリチップとの電気的接続関係を説明するための構成図である。
【図５】本実施形態に係る電子回路装置のテスト方法を実現するためのテスト装置の概略構成図である。
【図６】本実施形態に係るテスト装置のスイッチ回路による、電子回路装置を構成する演算回路チップとメモリチップとの電気的接続関係を説明するための図である。
【図７】電子回路装置の全体の動作テストを行う方法を説明するための図である。
【図８】演算回路チップの単体の動作テストを行う方法を説明するための図である。
【図９】メモリチップの単体の動作テストを行う方法を説明するための図である。
【符号の説明】
１…電子回路装置、２…インターポーザ、３…演算回路チップ、４…メモリチップ、５…バンプ、６…異方性導電膜、６ａ…樹脂バインダ、６ｂ…導電性ボール、７…ダイボンド材、８…パッド、９…ワイヤ、１０…封止樹脂、２１…配線、２２…端子、２２ａ−０，２２ａ−１，２２ａ−２，２２ａ−３…第１の端子、２２ｂ−１，２２ｂ−２，２２ｂ−３…第２の端子、２２ｃ…第３の端子、３０…テスター、３１…テスト用ボード、３２…配線、３３…スイッチ回路、ＳＷ１，ＳＷ２，ＳＷ３…スイッチ。
【発明の属する技術分野】
本発明は、電子回路装置およびそのテスト方法、並びにテスト装置に関し、特に、演算回路チップと、メモリチップとを搭載した電子回路装置のテスト方法、並びにテスト装置に関する。
【０００２】
【従来の技術】
従来、大容量の画像データを扱うＩＣとして、ユーザの要求に基づく信号処理回路を組み込んだ特定用途ＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）が使用されており、この場合に、外付けのメモリとしてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を配置して、そのメモリをアクセスさせることによりメモリ容量を拡大することができる。
【０００３】
ここで、外付けのメモリであるＤＲＡＭを例えば配線基板上に２次元方向に搭載する方法が知られている（特許文献２参照）。ＡＳＩＣに外付けでＤＲＡＭを配線基板に２次元的に搭載する場合には、ＡＳＩＣとＤＲＡＭとの間の接続は配線基板の配線によって行われる。
【０００４】
ＡＳＩＣの性質上、ユーザ側で配線基板上に外付けのＤＲＡＭを配置した状態で、特定用途のためのＡＳＩＣの単体テスト、ＤＲＡＭの単体テスト、および全体のテストを行うことができるとユーザ側の要求に応えることができる。さらには、ユーザによっては、配線基板上に外付けするＤＲＡＭは、他の信号処理回路のメモリとしても共有する場合があり得ることから、この場合にも他の信号処理回路とＤＲＡＭとの全体のテストを行いたい場合があり、様々なテストへの自由度が求められる。
【０００５】
テストの観点からは、二次元に外付けのＤＲＡＭを配置する場合には、配線基板に搭載する前に、テストボード上で、ＡＳＩＣ単体のテストと、メモリ単体のテストと、メモリをアクセスするＡＳＩＣのシステム全体のテストを行うことができ、様々なテストへの自由度を維持することができる。
【０００６】
しかしながら、平面的なチップの配置では、広い実装面積を必要とするため、小型、軽量化を狙った製品に対応することが困難となる。さらに、ＡＳＩＣと外付けのＤＲＡＭとを接続する配線基板上の配線方法によって信号の伝播遅延を招いてしまうことから、高速アクセスが要求される場合に基板配線を極力短くするといった配慮が必要となる。
【０００７】
【特許文献１】
特開平５−１９０７５８号公報
【０００８】
【発明が解決しようとする課題】
従って、上記の問題を解決すべく、チップを積み上げて、スタック構造のシステムインパッケージとする方法が考えられる。システムインパッケージとは、複数のチップを単一のパッケージに封止してシステム化を実現したものである。スタック構造のシステムインパッケージでは、２次元にチップを配置するのに比べて、平面方向の実装面積を縮小できることから、さらなる素子の高集積化および高密度化の要求に応えることができる。
【０００９】
しかしながら、ＡＳＩＣと外付けのＤＲＡＭを積み上げて１パッケージ化する場合には、パッケージング前にそれぞれの単体テストを行い良品のみを選別した後、パッケージングを行うが、このパッケージング後にも全体のテストの他にそれぞれの単体テストを行う必要がある。これは、パッケージングの際の組み立てに起因する不良が少なからずあるためである。
【００１０】
パッケージングした後には、ＡＳＩＣとＤＲＡＭとの間の電気的接続がパッケージ内部で行われていることから、ＤＲＡＭ単体の試験を行う場合には、ＡＳＩＣを介して行う必要がある。
【００１１】
しかしながら、特にＤＲＡＭのようなメモリの試験は、複雑なテストパターンを使って行うことから、このような複雑かつ特殊なテストパターンを発生する性能をもっていないＡＳＩＣを介してＤＲＡＭ単体のテストを行うことは困難であり、テスト時間の増大にも繋がる。
【００１２】
本発明は上記の事情に鑑みてなされたものであり、第１の目的は、電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができ、信頼性のある電子回路装置を提供することができる電子回路装置のテスト方法を提供することにある。
【００１３】
本発明の第２の目的は、電子回路装置の全体の動作テスト、メモリチップの単体動作テスト、演算回路チップの単体動作テストを一つの装置で容易に行うことができるテスト装置を提供することにある。
【００１４】
本発明の第３の目的は、演算回路チップとメモリチップの単体テストと電子回路装置全体のテストを容易に行うことができるように構成された電子回路装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の第１の目的を達成するため、本発明の電子回路装置のテスト方法は、演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置のテスト方法であって、前記第１の端子あるいは前記第２の端子を介して前記演算回路チップあるいは前記メモリチップへの前記入出力線にのみ電気的接続を行った状態で、前記演算回路チップあるいは前記メモリチップの単体の動作テストを行う単体テスト工程と、前記第１の端子と前記第２の端子を介して前記演算回路チップと前記メモリチップの前記入出力線間の電気的接続を行った状態で、前記電子回路装置の全体の動作テストを行う全体テスト工程とを有する。
【００１６】
上記の本発明の電子回路装置のテスト方法では、単体テスト工程において、例えば第１の端子を介して演算回路チップへの第１の入出力線にのみ電気的接続を行った状態で演算回路チップの動作テストを行う。また、例えば第２の端子を介してメモリチップへの第２の入出力線にのみ電気的接続を行った状態でメモリチップの動作テストを行う。
本発明のテスト方法に使用される電子回路装置は、演算回路チップとメモリチップとの間の接続が第１の端子および第２の端子を介して外部で行われることから、直接に演算回路チップあるいはメモリの入出力線への接続が可能となる。
そして、全体テスト工程では、第１の端子と第２の端子を介して演算回路チップとメモリチップの入出力線間の電気的接続を行った状態で、電子回路装置の全体の動作テストを行う。
【００１７】
さらに、上記の第２の目的を達成するため、本発明のテスト装置は、演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置をテストするテスト装置であって、前記電子回路装置の前記第１の端子と前記第２の端子間を接続あるいは非接続状態にして、前記演算回路チップと前記メモリチップとの前記入出力線間の電気的接続を制御するスイッチ手段と、前記スイッチ手段により前記第１の端子と前記第２の端子間が非接続にされた状態で前記演算回路チップあるいは前記メモリチップの単体での動作テストを行い、前記スイッチ手段により前記第１の端子と前記第２の端子間が接続された状態で前記電子回路装置の全体の動作テストを行うテスト手段とを有する。
【００１８】
上記の本発明のテスト装置によれば、スイッチ手段により第１の端子と第２の端子間が非接続状態とされ、テスト手段により、例えば第１の端子を介して演算回路チップに電気的に接続され、演算回路チップの単体の動作テストが行われる。
また、スイッチ手段により第１の端子と第２の端子間が非接続状態とされ、テスト手段により、例えば第２の端子を介してメモリチップに電気的に接続され、メモリチップの単体の動作テストが行われる。
さらに、スイッチ手段により第１の端子と第２の端子間が接続された状態で、テスト手段により、電子回路装置の全体の動作テストが行われる。
【００１９】
さらに、上記の第３の目的を達成するため、本発明の電子回路装置は、ユーザの要求に基づく信号処理回路が内蔵された演算回路チップと、前記演算回路チップに重ねて搭載されたメモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われるものである。
【００２０】
上記の本発明の電子回路装置によれば、演算回路チップとメモリチップとの間の接続が第１の端子および第２の端子を介して外部で行われることから、第１の端子を介して直接演算回路チップに電気的に接続され、第２の端子を介して直接メモリチップに電気的に接続される。
従って、第１の端子に接続することにより、演算回路チップの単体の動作テストが行われ、第２の端子に接続することによりメモリチップの単体の動作テストが行われ、第１の端子と第２の端子とを外部で接続することにより電子回路装置の全体の動作テストが行われる。
【００２１】
【発明の実施の形態】
以下に、本発明の電子回路装置およびそのテスト方法、並びにテスト装置の実施の形態について、図面を参照して説明する。
【００２２】
図１は、本実施形態に係るテスト方法の対象となる電子回路装置の構成の一例を示す断面図である。
図１に示すように、本実施形態に係る電子回路装置では、インターポーザ２上に２つのチップ、すなわち例えばＡＳＩＣからなる演算回路チップ３と、例えばＤＲＡＭからなるメモリチップ４が搭載されている。
【００２３】
インターポーザ２は、例えばガラスエポキシ基板等からなり、チップ３，４を搭載する面に、配線２１が形成されており、配線２１は基板内部を通って裏面側に引き出されて、外部端子２２に接続されている。なお、インターポーザ２は、シリコン基板からなるいわゆるシリコンインターポーザであってもよい。インターポーザとは、チップを搭載し、チップとマザーボード（配線基板）との間に介在する中間実装基板をいう。
【００２４】
例えばＡＳＩＣからなる演算回路チップ３には、ユーザの要求に基づく機能をもつ専用演算回路が内蔵されており、当該専用演算回路に接続された図示しないパッドが複数配置されている。演算回路チップ３のパッドには、金スタッドバンプ等のバンプ５が形成されており、インターポーザ２の配線２１とバンプ５とが、異方性導電膜６を介して電気的に接続されている。すなわち、演算回路チップ３は、電子回路形成面をインターポーザ２に向けた、いわゆるフリップチップ実装されている。
【００２５】
図２は、図１のＡ部の詳細を示す拡大断面図である。
図２に示すように、異方性導電膜６は、例えばエポキシ樹脂等の熱硬化性樹脂からなる樹脂バインダ６ａ中に導電性ボール６ｂを分散して、フィルム状に加工したものである。異方性導電膜６をバンプ５とインターポーザ２の配線２１により押しつぶすと導電性ボール６ｂがバンプ５および配線２１の表面に接触して、電極間が電気的に接続される。そして、インターポーザ２側の配線２１と、バンプ５間の電気的接続が得られた状態で、樹脂バインダ６ａが固化されることにより、インターポーザ２上に演算回路チップ３が固着される。
【００２６】
メモリチップ４は、熱硬化性樹脂や紫外線硬化性樹脂等のボンディング材７により、一方の面が演算回路チップ３に固着されている。メモリチップ４には、演算回路チップ３に固着された面とは反対側の面に、内蔵されたメモリに接続されたワイヤ接続用のパッド８が複数配置されている。
【００２７】
メモリチップ４のパッド８とインターポーザ２の配線２１とが、例えば金線等からなるワイヤ９により接続されている。インターポーザ２上には、チップ３，４を被覆して、チップ３，４を保護するための封止樹脂１０が形成されている。封止樹脂１０により覆われていないインターポーザ２の裏面の外部端子２２と配線基板（マザーボード）とが接続されて使用される。
【００２８】
図３は、インターポーザの下面図である。
図３に示すように、インターポーザ２には、複数の外部端子２２が配列されており、各外部端子２２は、基板内部を通る配線２１によりそれぞれ演算回路チップ３やメモリチップ４に接続されている。図示する例では、パッドからなる外部端子２２が裏面に複数形成されたＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ） 型を採用しているが、裏面に複数のバンプが形成されたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型を採用してもよい。
【００２９】
本実施形態に係る電子回路装置は、パッケージ化した後においても、演算回路チップ３と、メモリチップ４の単体テストを容易に行えるように、パッケージ内部の演算回路チップ３とメモリチップ４との電気的な接続に工夫がなされている。
【００３０】
図４は、電子回路装置の内部における演算回路チップ３と、メモリチップ４との電気的接続関係を説明するための構成図である。なお、電子回路装置は、実際には、図１に示したように演算回路チップ３とメモリチップ４とが積層されているが、図４では、電気的接続関係の説明のため平面的に表してある。また、図４では、演算回路チップ３がＡＳＩＣであり、メモリチップ４がＤＲＡＭの例を示している。
【００３１】
図４に示すように、電子回路装置１の裏面の外部端子２２は、接続先が３つに大別され、演算回路チップ３への入出力線（第１の入出力線）のみに接続される第１の端子２２ａ−０〜２２ａ−３と、メモリチップ４への入出力線（第２の入出力線）のみに接続される第２の端子２２ｂ−１〜２２ｂ−３と、演算回路チップ３とメモリチップ４との双方に接続された入出力線（第３の入出力線）に接続される第３の端子２２ｃとを有する。
【００３２】
第１の端子２２ａ−０は、演算回路チップ３へリセット信号ＸＲＳＴが入力される入力線に接続されている。第１の端子２２ａ−１は、演算回路チップ３からクロック信号ＳＤＣＫが出力される出力線に接続されている。第１の端子２２ａ−２は、演算回路チップ３から行アドレスストローブ信号ＳＤＲＡＳが出力される出力線に接続されている。複数の第１の端子２２ａ−３は、演算回路チップ３からアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が出力される複数の各出力線にそれぞれ接続されている。
【００３３】
第２の端子２２ｂ−１は、メモリチップ４へクロック信号ＣＬＫが入力される入力線に接続されている。第２の端子２２ｂ−２は、メモリチップ４へ行アドレスストローブ信号ＲＡＳが入力される入力線に接続されている。複数の第２の端子２２ｂ−３は、メモリチップ４へアドレス信号Ａ０〜Ａ１０が入力される複数の各入力線にそれぞれ接続されている。
【００３４】
第３の端子２２ｃは、演算回路チップ３とメモリチップ４との間で双方向にデータを伝送する入出力線に接続されている。第３の端子２２ｃに接続される複数の入出力線は、演算回路チップ３から出力されるデータＳＤＤＴ０〜ＳＤＤＴ３１をメモリチップ４へ伝送し、メモリチップ４から出力されるデータＤＱ０〜ＤＱ３１を演算回路チップ３へ伝送する。
【００３５】
演算回路チップ３には、データＳＤＤＴ０〜ＳＤＤＴ３１を双方向に伝送する入出力線と内蔵する演算回路との間に双方向バッファが設けられている。また、メモリチップ４にも、データＤＱ０〜ＤＱ３１を双方向に伝送する入出力線と内蔵するメモリとの間に双方向バッファが設けられている。
なお、データＳＤＤＴ０〜ＳＤＤＴ３１あるいはデータＤＱ０〜ＤＱ３１は、例えば、それぞれメモリチップ４への書き込みデータあるいはメモリチップ４からの読み出しデータである。
【００３６】
上記の電子回路装置では、通常、演算回路チップ３からクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳおよびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が出力される出力線と、メモリチップ４へクロック信号ＣＬＫ（ＳＤＣＫ）、行アドレスストローブ信号ＲＡＳ（ＳＤＲＡＳ）およびアドレス信号Ａ０〜Ａ１０（ＳＤＡＤＲ０〜ＳＤＡＤＲ１０）が入力される入力線とを内部で繋ぐが、本実施形態では、それぞれ外部の端子２２ａ−１〜２２ａ−３、２２ｂ−１〜２２ｂ−３に引き出している。
【００３７】
従って、双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にある。また、双方向にデータの授受が行われる入出力線は演算回路チップ３とメモリチップ４との間で内部で接続されているが、双方向バッファを介していることから、入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。
【００３８】
本実施形態に係る演算回路チップ３の仕様では、例えば、リセット信号ＸＲＳＴとして０を入力した場合には、第３の端子２２ｃに接続された入出力線に対して演算回路の入出力端子がハイインピーダンス状態となる。
また、本実施形態に係るメモリチップ４の仕様では、例えば、メモリチップ４への入力線に接続する第２の端子２２ｂ−１，２２ｂ−２，２２ｂ−３に固定値入力（例えば１入力）した場合には、第３の端子２２ｃに接続された入出力線に対してメモリチップ４の入出力端子がハイインピーダンス状態となる。
【００３９】
電子回路装置の最終的な接続は、第１の端子２２ａ−１と第２の端子２２ｂ−１、第１の端子２２ａ−２と第２の端子２２ｂ−２、第１の端子２２ａ−３と第２の端子２２ｂ−３とを配線基板の配線により繋ぐことにより、行われる。
【００４０】
次に、上記のテスト容易化設計がなされた電子回路装置のテスト方法について説明する。図５は、本実施形態に係るテスト方法を実現するためのテスト装置の概略構成図である。
【００４１】
図５に示すように、電子回路装置１とテスター３０との間に、電子回路装置１の各端子２２ａ−０〜２２ａ−３，２２ｂ−１〜２２ｂー３，２２ｃに接続する配線３２をもつテスト用ボード３１が設置される。
【００４２】
テスト用ボード３１は、電子回路装置１の全ての端子２２ａ−０〜２２ａ−３，２２ｂ−１〜２２ｂー３，２２ｃをテスター３０へ接続させる配線３２と、第１の端子２２ａ−１と第２の端子２２ｂ−１、第１の端子２２ａ−２と第２の端子２２ｂ−２、および第１の端子２２ａ−３と第２の端子２２ｂ−３との電気的接続をスイッチングし得るスイッチ回路３３とを有する。スイッチ回路３３は、例えば電気的な接点をもち機械的に駆動されるリレーにより構成される。
【００４３】
テスター３０は、テスト用ボード３１を介して電子回路装置の演算回路チップ３およびメモリチップ４のそれぞれに接続され、スイッチ回路３３に接続される。テスター３０は、演算回路チップ３およびメモリチップ４の動作に必要な各種テスト信号を発生し、演算回路チップ３およびメモリチップ４から出力される出力信号の正常あるいは異常の判定を行う等の機能を有する。また、テスト内容に応じてスイッチ回路３３のスイッチ動作を制御する。
【００４４】
図６は、上記のスイッチ回路による、演算回路チップ３とメモリチップ４を有する電子回路装置の電気的接続関係を説明するための図である。
【００４５】
すなわち、スイッチ回路３３の各スイッチＳＷ１，ＳＷ２，ＳＷ３がオフ状態においては、演算回路チップ３から出力されるクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０は、メモリチップ４には入力されずに、テスター３０にモニタされる。
また、テスター３０から出力されたテスト信号としてのクロック信号ＣＬＫ、行アドレスストローブ信号ＲＡＳおよびアドレス信号Ａ０〜Ａ１０が演算回路チップ３を介さずにメモリチップ４へ直接入力される。
【００４６】
スイッチ回路３３の各スイッチＳＷ１，ＳＷ２，ＳＷ３がオン状態においては、演算回路チップ３から出力されるクロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０は、テスター３０にモニタされるとともに、メモリチップ４にも入力されることとなり、演算回路チップ３によるメモリチップ４のアクセスが可能となる。
【００４７】
次に、電子回路装置の全体テスト、演算回路チップ３の単体テスト、メモリチップ４の単体テストについてスイッチ動作とともに説明する。
【００４８】
電子回路装置の全体の動作テストを行う際には、図７に示すようにスイッチ回路３３の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオン状態とする。これにより、上述したように演算回路チップ３によるメモリチップ４のアクセスが可能となる。
【００４９】
電子回路装置の通常動作として、例えば読み出し動作の場合、演算回路チップ３から入力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が、同じく演算回路チップ３から入力されるクロック信号ＳＤＣＫおよび行アドレスストローブ信号ＳＤＲＡＳに同期して入力されることにより、メモリチップ４のメモリセルがアクセスされる。アクセスされたメモリセルのデータ信号ＤＱ０〜ＤＱ３１は、入出力線を経て演算回路チップ３へ入力される。
【００５０】
このとき、テスター側では、メモリチップ４をアクセスするために演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０，クロック信号ＳＤＣＫ，行アドレスストローブ信号ＳＤＲＡＳがモニタされてアクセス動作が正常か異常かの判定がなされる。また、上記のアクセス動作を受けてメモリチップ４から読み出されるデータ信号ＤＱ０〜ＤＱ３１もテスター３０によりモニタされる。
【００５１】
電子回路装置の通常動作として、例えば書き込み動作の場合、演算回路チップ３から入力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０が、同じく演算回路チップ３から入力されるクロック信号ＳＤＣＫおよび行アドレスストローブ信号ＳＤＲＡＳに同期して入力されることにより、メモリチップ４のメモリセルがアクセスされる。アクセスされたメモリセルへ書き込むデータ信号ＳＤＤＴ０〜ＳＤＤＴ３１が、入出力線を経てメモリチップ４へ入力される。
【００５２】
このとき、テスター３０側では、メモリチップ４をアクセスするために演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０，クロック信号ＳＤＣＫ，行アドレスストローブ信号ＳＤＲＡＳがモニタされてアクセス動作が正常か異常かの判定がなされる。また、メモリチップ４のメモリセルに書き込まれるデータ信号ＳＤＤＴ０〜ＳＤＤＴ０３１もテスター３０によりモニタされる。
【００５３】
演算回路チップ３の単体の動作テストを行う際には、図８に示すようにスイッチ回路の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態とする。これにより、双方向に伝送されるデータ以外の演算回路チップ３からのメモリチップ４への信号は断線される。
【００５４】
また、演算回路チップ３とメモリチップ４とで双方向のデータ信号が衝突することを避ける必要がある。このため、データ信号ＤＱ０〜ＤＱ３１の入出力線に対するメモリチップ４側の入出力端子をハイインピーダンス状態（Ｈｉｚ）とし、入出力線とは電気的に切り離された状態とし、演算回路チップ３の単体の動作テストに影響を与えないようにする。ハイインピーダンス状態とするため、例えばメモリチップ４への全ての入力信号を固定値入力（この場合は１入力）とする。
【００５５】
これにより、演算回路チップ３から出力されるアドレス信号ＳＤＡＤＲ０〜ＳＤＡＤＲ１０、クロック信号ＳＤＣＫ、行アドレスストローブ信号ＳＤＲＡＳ、およびデータ信号ＳＤＤＴ０〜ＳＤＤＴ３１がテスター３０によりモニタされて、単体動作が正常か異常かのテストが行われる。
【００５６】
メモリチップ４の単体の動作テストを行う際には、図９に示すようにスイッチ回路３３の全てのスイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態とする。これにより、双方向に伝送されるデータ以外の演算回路チップ３からのメモリチップ４への信号は断線される。
【００５７】
また、演算回路チップ３とメモリチップ４とで双方向のデータ信号が衝突することを避ける必要がある。このため、データ信号ＳＤＤＴ０〜ＳＤＤＴ３１の入出力線に対する演算回路チップ３側の入出力端子をハイインピーダンス状態（Ｈｉｚ）とし、入出力線とは電気的に切り離された状態とし、メモリチップの単体の動作テストに影響を与えないようにする。ハイインピーダンス状態とするために、例えばリセット信号ＸＲＳＴとして０を入力する。
【００５８】
これにより、テスター３０から出力されたテスト信号としてのクロック信号ＣＬＫ、行アドレスストローブ信号ＲＡＳおよびアドレス信号Ａ０〜Ａ１０が演算回路チップ３を介さずにメモリチップ４へ直接入力され、メモリチップ４から出力されたデータ信号ＤＱ０〜ＤＱ３１がテスターによりモニタされて、単体動作が正常か異常かのテストが行われる。
【００５９】
上記の本実施形態に係る電子回路装置によれば、双方向信号以外の演算回路チップ３からメモリチップ４への信号の伝送は切断されている状態にあり、また、双方向に信号を入出力する入出力線を介して演算回路チップ３とメモリチップ４との接続を行っている部分は入出力線に対してハイインピーダンス状態とすることにより、互いに電気的に切り離された状態とすることが可能となっている。
従って、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、メモリチップ４の単体動作テストおよび演算回路チップ３の単体動作テストを容易に行うことができる。その結果、パッケージングの際の組み立てに起因する不良をも排除することができることから、電子回路装置の信頼性を向上させることができる。
【００６０】
また、インターポーザ２上に演算回路チップ３とメモリチップ４とを積層することにより、実装面積を削減することができ、小型化を図ることができる。さらに、演算回路チップ３とメモリチップ４との最終的な電気的な接続は、電子回路装置の外部端子間をマザーボードの配線で接続させればよく、基板配線を極力短くすることができることから、信号の伝播遅延を抑制して、高速アクセスに対応することができる。
【００６１】
また、上記構成の電子回路装置のテスト方法によれば、１パッケージ化した後にも、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、メモリチップ４の単体動作テストおよび演算回路チップ３の単体動作テストを容易に行うことができる。このため、パッケージングの際の組み立てに起因する不良を排除することができ、電子回路装置の信頼性を向上させることができる。
【００６２】
また、上記構成の電子回路装置のテスト装置によれば、電子回路装置の特定の端子間の接続をオンオフするスイッチ回路を有するテスト用ボードを使用することにより、電子回路装置の全体の動作テスト、メモリチップ４の単体動作テスト、演算回路チップ３の単体動作テストを容易に行うことができる。そして、各チップの単体テストにおいて、各チップからの出力信号を直接モニタし、かつ各チップへ直接テスト信号を入力することができることから、パッケージング前の単体テストに用いたテストプログラムをそのまま単体テストプログラムとして使用することができ、テスト時間を削減することができる。
【００６３】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、１つのメモリチップを搭載した例について説明したが、２つ以上のメモリチップを搭載した電子回路装置についても適用可能である。また、演算回路チップの例として、ＡＳＩＣを挙げて説明したがこれに限られるものでなく、例えばＣＰＵ等の他の演算回路チップであってもよい。また、メモリチップとしてＤＲＡＭを例に説明したが、ＳＲＡＭ等の他のメモリチップであってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６４】
【発明の効果】
本発明の電子回路装置のテスト方法によれば、電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができ、組み立て不良の電子回路装置を排除することができ、信頼性のある電子回路装置を提供することができる。
【００６５】
本発明のテスト装置によれば、電子回路装置の特定の端子間の接続をオンオフするスイッチ手段により、電子回路装置の全体の動作テスト、メモリチップの単体動作テスト、演算回路チップの単体動作テストを一つの装置で容易に行うことができる。
【００６６】
本発明の電子回路装置によれば、内蔵した演算回路チップとメモリチップの単体試験と電子回路装置全体のテストを容易に行うことができる。また、演算回路チップとメモリチップとが積み重ねられていることにより、小型化を図ることができる。
【図面の簡単な説明】
【図１】本実施形態に係るテスト方法の対象となる電子回路装置の構成の一例を示す断面図である。
【図２】図１のＡ部の詳細を示す拡大断面図である。
【図３】本実施形態に係る電子回路装置のインターポーザの下面図である。
【図４】電子回路装置の内部における演算回路チップと、メモリチップとの電気的接続関係を説明するための構成図である。
【図５】本実施形態に係る電子回路装置のテスト方法を実現するためのテスト装置の概略構成図である。
【図６】本実施形態に係るテスト装置のスイッチ回路による、電子回路装置を構成する演算回路チップとメモリチップとの電気的接続関係を説明するための図である。
【図７】電子回路装置の全体の動作テストを行う方法を説明するための図である。
【図８】演算回路チップの単体の動作テストを行う方法を説明するための図である。
【図９】メモリチップの単体の動作テストを行う方法を説明するための図である。
【符号の説明】
１…電子回路装置、２…インターポーザ、３…演算回路チップ、４…メモリチップ、５…バンプ、６…異方性導電膜、６ａ…樹脂バインダ、６ｂ…導電性ボール、７…ダイボンド材、８…パッド、９…ワイヤ、１０…封止樹脂、２１…配線、２２…端子、２２ａ−０，２２ａ−１，２２ａ−２，２２ａ−３…第１の端子、２２ｂ−１，２２ｂ−２，２２ｂ−３…第２の端子、２２ｃ…第３の端子、３０…テスター、３１…テスト用ボード、３２…配線、３３…スイッチ回路、ＳＷ１，ＳＷ２，ＳＷ３…スイッチ。
Claims (6)
- 演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置のテスト方法であって、
前記第１の端子あるいは前記第２の端子を介して前記演算回路チップあるいは前記メモリチップへの前記入出力線にのみ電気的接続を行った状態で、前記演算回路チップあるいは前記メモリチップの単体の動作テストを行う単体テスト工程と、
前記第１の端子と前記第２の端子を介して前記演算回路チップと前記メモリチップの前記入出力線間の電気的接続を行った状態で、前記電子回路装置の全体の動作テストを行う全体テスト工程と
を有する電子回路装置のテスト方法。 - 前記電子回路装置は、前記演算回路チップと前記メモリチップとの間が双方向に信号を授受する第３の入出力線により接続されており、
前記単体テスト工程において、前記第３の入出力線に対し前記演算回路チップあるいは前記メモリチップのいずれかをハイインピーダンス状態とし、前記第３の入出力線による前記演算回路チップと前記メモリチップの電気的接続を切り離して前記単体の動作テストを行う
請求項１記載の電子回路装置のテスト方法。 - 前記演算回路チップには、ユーザの要求に基づく信号処理回路が内蔵されている
請求項１記載の電子回路装置のテスト方法。 - 演算回路チップと、メモリチップと、前記演算回路チップへの第１の入出力線が接続される第１の端子と、前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる電子回路装置をテストするテスト装置であって、
前記電子回路装置の前記第１の端子と前記第２の端子間を接続あるいは非接続状態にして、前記演算回路チップと前記メモリチップとの前記入出力線間の電気的接続を制御するスイッチ手段と、
前記スイッチ手段により前記第１の端子と前記第２の端子間が非接続にされた状態で前記演算回路チップあるいは前記メモリチップの単体での動作テストを行い、前記スイッチ手段により前記第１の端子と前記第２の端子間が接続された状態で前記電子回路装置の全体の動作テストを行うテスト手段と
を有するテスト装置。 - ユーザの要求に基づく信号処理回路が内蔵された演算回路チップと、
前記演算回路チップに重ねて搭載されたメモリチップと、
前記演算回路チップへの第１の入出力線が接続される第１の端子と、
前記メモリチップへの第２の入出力線が接続される第２の端子とを有し、
前記演算回路チップと前記メモリチップとの間の接続が前記第１の端子および前記第２の端子を介して外部で行われる
電子回路装置。 - 前記演算回路チップと前記メモリチップとの間で双方向にデータを伝送する第３の入出力線が接続される第３の端子をさらに有する
請求項５記載の電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003083416A JP2004295229A (ja) | 2003-03-25 | 2003-03-25 | 電子回路装置およびそのテスト方法、並びにテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003083416A JP2004295229A (ja) | 2003-03-25 | 2003-03-25 | 電子回路装置およびそのテスト方法、並びにテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004295229A true JP2004295229A (ja) | 2004-10-21 |
Family
ID=33398896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003083416A Pending JP2004295229A (ja) | 2003-03-25 | 2003-03-25 | 電子回路装置およびそのテスト方法、並びにテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004295229A (ja) |
-
2003
- 2003-03-25 JP JP2003083416A patent/JP2004295229A/ja active Pending
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