KR20090131684A - 적층된 집적 회로 다이들을 상호접속하기 위한 회로 및 방법 - Google Patents

적층된 집적 회로 다이들을 상호접속하기 위한 회로 및 방법 Download PDF

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Abstract

동일한 적층된 집적 회로 다이들의 각각 상의 제1 및 제2 본딩 패드들을 다이들 상에 제조된 각각의 회로들에 각각의 트랜지스터들을 통해 선택적으로 결합함으로써 다이들로 그리고 다이들로부터 신호들이 라우팅된다. 상부 다이의 제1 본딩 패드들에 접속된 트랜지스터들은 도통 상태가 되는 반면, 상부 다이의 제2 본딩 패드들에 접속된 트랜지스터들은 비도통 상태가 된다. 하부 다이의 제2 본딩 패드들에 접속된 트랜지스터들은 도통 상태가 되는 반면, 하부 다이의 제1 본딩 패드들에 접속된 트랜지스터들은 비도통 상태가 된다. 상부 다이의 제2 본딩 패드들은 상부 다이를 통해 연장하는 웨이퍼 상호접속부들을 통해 하부 다이의 제2 본딩 패드들에 접속된다. 제1 및 제2 본딩 패드들 각각을 통해 제1 및 제2 다이들 상의 회로들로 그리고 회로들로부터 신호들이 라우팅된다.
집적 회로, 적층 다이, 본딩 패드, 상호접속부, 트랜지스터, 퓨즈

Description

적층된 집적 회로 다이들을 상호접속하기 위한 회로 및 방법{CIRCUIT AND METHOD FOR INTERCONNECTING STACKED INTEGRATED CIRCUIT DIES}
본 발명은 일반적으로 집적 회로에 관한 것으로서, 구체적으로는 적층된 구조의 복수의 집적 회로 다이로 그리고 다이로부터 신호들을 라우팅하기 위한 회로 및 방법에 관한 것이다.
집적 회로들은 반도체 기판의 웨이퍼들 상에 제조된다. 웨이퍼 상에 집적 회로들이 제조된 후, 이들은 "단독화", 즉 서로 분리되어, 복수의 반도체 다이를 제공한다. 통상적으로, 각각의 반도체 다이는 다이 상에 제조된 각각의 본딩 패드들에 본딩 와이어들에 의해 접속되는 외부에서 액세스 가능한 단자들을 구비하는 패키지 내에 배치된다.
각각의 집적 회로 패키지는 매우 일반적으로 단일 집적 회로 다이를 포함한다. 그러나, 때로는 단일 패키지 내에 2개 이상의 집적 회로 다이를 배치하는 것이 바람직하다. 예를 들어, 집적 회로가 플래시 메모리 장치와 같은 메모리 장치인 경우, 원하는 메모리 장치의 용량은 현재 이용 가능한 메모리 장치 다이들의 용량을 초과할 수 있다. 예를 들어, 사용자가 16 GB의 플래시 메모리 장치를 원하고, 플래시 메모리 장치의 최대 이용 가능 용량이 단지 8 GB인 경우, 2개의 메모리 장치 다이를 패키지 내에 배치함으로써 16 GB의 플래시 메모리 장치가 제공될 수 있다.
다수의 메모리 장치 다이들은 다양한 기술을 이용하여 함께 패키지될 수 있다. 하나의 일반적인 기술은 다이들 중 하나 이상을 다른 다이 위에 적층하는 것인데, 이는 "적층 다이" 구조로서 알려져 있다. 그러나, 적층 다이 구조에서는, 일반적으로 다이로 그리고 다이로부터 전력 신호들을 라우팅하기 위해 상부 다이만이 액세스 가능하다. 일반적으로, 신호들은 하부 다이 상의 본딩 패드들로 직접 라우팅될 수 없는데, 이는 상부 다이가 하부 다이 상의 본딩 패드들을 커버하기 때문이다. 하부 다이를, 상부 다이의 구조를 공간적으로 반사하는 구조로 제조하고, 하부 다이를 뒤집어 그의 본딩 패드들이 아래로 향하게 함으로써 하부 다이 상에서 본딩 패드들이 액세스 가능하게 될 수 있다. 그러나, 이러한 기술은 2개의 상이한 다이 버전, 즉 상부 다이 구조 및 하부 다이 구조가 제조되어야 하는 것을 필요로 할 것이다. 하지만, 경제적인 고려는 이러한 접근법을 바람직하지 못하게 한다. 또한, 이러한 접근법은 2개보다 많은 다이들이 적층되는 것을 허가하지 않는데, 이는 중간 다이(들) 상의 본딩 패드들이 액세스될 수 없기 때문이다.
위의 문제들을 해결하는 방식으로 다이들을 적층하는 가장 일반적은 접근법은 다이들 상에 여분의 본딩 패드들을 제조하는 것이다. 상부 다이 상의 여분의 본딩 패드들은 다이들을 통해 다이들의 하부면 상에 형성된 패드들로 연장하는 상호접속부들에 접속된다. 상부 다이의 하부면 상의 본딩 패드들은 하부 다이의 상부면 상의 각각의 본딩 패드들에 접속되어, 신호들이 상부 다이 상에 제조된 여분 의 본딩 패드들을 통해 하부 다이로 그리고 하부 다이로부터 결합되는 것을 허가한다. 예를 들어, 데이터 비트 0에 대한 데이터 신호 D0와 같은 데이터 신호가 상부 다이 상에 제조된 본딩 패드에 인가되고, 상부 다이 상의 본딩 패드 바로 아래에 위치하는 하부 다이 상에 제조된 대응 본딩 패드에도 상호접속부를 통해 인가된다. 데이터 신호들은 이러한 방식으로 양 다이들에 인가될 수 있는데, 이는 메모리 장치들과 같은 소정의 장치들에서는 신호들이 양 다이들에 공통이기 때문이다. 다수의 적층된 메모리 장치 다이들에 공통일 수 있는 다른 신호들은 어드레스 신호들 및 클럭 신호들이다. 일반적으로, 접지 및 전력도 양 다이들에 공통일 것이다. 그러나, 소정의 다른 신호들은 양 다이들에 공통이 아니고, 대신에 각각의 다이에 개별적으로 인가되어야 한다. 예를 들어, 메모리 장치들과 관련하여, 개별 칩 선택(CS), 클럭 인에이블(CKE) 및 온 다이 터미네이션(ODT) 신호들은 각각의 다이에 개별적으로 인가되어야 한다. 또한, 각각의 다이 상에 제조된 임피던스 ZR 패드는 개별적으로 액세스 가능해야 한다.
통상적으로, 신호들은 도 1에 도시된 종래 기술의 접근법을 이용하여 적층 다이에 개별적으로 인가되는데, 도 1은 적층된 메모리 장치 다이들에 통상적으로 인가되는 신호들 중 일부만을 도시하고 있음을 이해한다. 도 1에 도시된 바와 같이, 상부 다이(10)는 동일한 하부 다이(12) 상에 적층된다. 각각의 다이(10, 12)의 상부면들(16) 위에는 양 다이들(10, 12)에 공통인 신호들을 위한 본딩 패드들(20, 22)의 각각의 쌍들이 형성되어 있다. 예를 들어, D0 신호는 본딩 패드(20)에 의해 수신되고, 그로부터 전송될 수 있으며, 어드레스 신호 A0의 1비트가 본딩 패드(22)에 의해 수신될 수 있다. 본딩 패드들(20, 22)은 각각의 다이(10, 12)의 상부면들(16) 상에 또한 제조된 각각의 회로(24)에 접속된다. 또한, 도 2를 참조하면, 본딩 패드들(20, 22)은 다이들(10, 12)을 통해 연장하는 각각의 상호접속부들(26, 28)을 통해 접속되며, 각각의 다이(10, 12)의 하부면(36) 상에 제조된 각각의 패드들(30, 32)에 접속된다. 패드들(30, 32)이 각각 본딩 패드들(20, 22)의 바로 아래에 있는 한, 상부 다이(10)의 본딩 패드들(30, 32)은 각각 하부 다이(12)의 상부면(16) 상의 본딩 패드들(20, 22)의 바로 위에 배치될 수 있다. 결과적으로, 상부 다이(10) 상의 본딩 패드들(20, 22)에 인가되고 그리고/또는 그들로부터 수신되는 신호들은 하부 다이(12) 상의 본딩 패드들(20, 22)에 인가되고 그리고/또는 그들로부터 수신될 수 있다.
전술한 바와 같이, 일부 신호들은 다이(10, 12)의 각각에 개별적으로 인가되어야 한다. 도 1을 더 참조하면, 상부 다이(10)에 대한 칩 선택(CS) 신호가 본딩 패드(40a)에 인가되고, 상부 다이(10)에 대한 클럭 인에이블(CKE) 신호가 본딩 패드(42a)에 인가되고, 상부 다이(10)에 대한 온 다이 터미네이션(ODT) 신호가 본딩 패드(44a)에 인가되고, 상부 다이(10)에 대한 임피던스 테스트 노드(ZR)가 본딩 패드(46a)를 통해 이용 가능하며, 이들 모두는 각각의 다이들(10, 12)의 상부면(16) 상에 제조된 회로(24)에 접속된다. 그러나, 본딩 패드들(40a, 42a, 44a, 46a)에 각각 대응하는 여분의 본딩 패드들(40b, 42b, 44b, 46b)은 각각의 다이(10, 12)의 상부면 상에도 제조된다. 이러한 본딩 패드들(40b, 42b, 44b, 46b)은 하부 다이(12)에 대한 CS, CKE 및 ODT 신호들 및 ZR 테스트 노드를 위한 것이다. 도 2를 더 참조하면, 본딩 패드들(40b, 42b, 44b, 46b)은 다이들(10, 12)을 통해 각각의 다이(10, 12)의 하부면(36) 상에 제조된 각각의 패드들(50, 52, 54, 56)로 연장하는 각각의 상호접속부들(46, 47, 48, 49)에 접속된다. 이러한 구조는 상부 다이(10)의 본딩 패드들(40b, 42b, 44b)에 각각 인가되는 CS, CKE 및 ODT 신호들이 하부 다이(12)의 본딩 패드들(40b, 42b, 44b)에 인가되고, 상부 다이(10)의 본딩 패드(46b)를 통해 액세스 가능한 ZR 테스트 노드가 하부 다이(12)의 본딩 패드(46b)에 인가되는 것을 가능하게 한다. 그러나, 본딩 패드들(40b, 42b, 44b, 46b)은 다이들(10, 12) 상에 제조된 회로들(24)에 접속될 수 없거나, 상부 다이(10)의 본딩 패드들(40b, 42b, 44b) 및 상부 다이(10)의 ZR 테스트 포인트에 인가되는 CS, CKE 및 ODT 신호들이 양 다이들(10, 12) 상에 제조된 회로들(24)에 결합될 것이다. 이러한 문제는 상부 다이(10)와 다른 구조를 갖는 하부 다이(12)를 제조함으로써, 예를 들어 하부 다이(12)의 회로(24)를 본딩 패드들(40a, 42a)이 아니라 본딩 패드들(40b, 42b)에 결합함으로써 해결될 수 있다. 그러나, 전술한 바와 같이, 경제적인 이유로, 양 다이들(10, 12)을 서로 동일하게 하는 것이 일반적으로 바람직하다.
전술한 문제는 일반적으로, 상부 다이(10)의 하부면(36)과 하부 다이(12)의 상부면(16) 사이에 절연 재분배 층(60)을 배치함으로써 해결된다. 재분배 층(60)은 상부 다이(10)의 하부면(36) 상에 제조된 패드들(50, 52, 54, 56) 각각과 정렬되고 접촉되는, 재분배 층(60)의 상부면(69) 상에 제조된 패드들(62, 64, 66, 68)을 구비한다. 패드들(62, 64, 66, 68)은 각각의 도전체들(70, 72, 74, 76)을 통 해, 재분배 층(60)의 하부면(80) 상에 제조된 패드들(80, 82, 84, 86)에 각각 결합된다. 패드들(80, 82, 84, 86)은 하부 다이(12)의 상부면(16) 상에 제조된 본딩 패드들(40a, 42b, 44b, 46b) 각각과 정렬되고 접촉된다. 결과적으로, 상부 다이(10)의 CS, CKE, ODT 및 ZR 본딩 패드들(40b, 42b, 44b, 46b)은 하부 다이(12) 상에 제조된 회로(24)에 결합되는 하부 다이(12)의 본딩 패드들(40a, 42a, 44b, 46b)에 결합된다.
재분배 층(60)의 사용은 필요한 반면에 일부 바람직하지 못한 결과들을 생성한다. 재분배 층(60)을 제조하는 비용 및 이를 다이들(10, 12)과 조립하는 비용이 들 뿐만 아니라, 하부 다이(12)에 인가되는 신호들에 대한 신호 경로들보다 상당히 길 수 있는, 상부 다이(10)에 인가되는 신호들에 대한 신호 경로들을 생성한다. 예를 들어, 하부 다이(12)에 인가되는 CS, CKE 및 ODT 신호들의 경로 길이들은 상부 다이(10) 상의 패드들(40b, 42b, 44b)과 하부 다이(12) 상의 패드들(40b, 42b, 44b) 사이의 거리들만큼 증가한다. 결과적으로, 상부 다이(10)는 하부 다이(12)가 신호들에 응답할 수 있는 횟수와 다른 횟수로 신호들에 응답할 수 있으며, 이는 바람직하지 못한 결과들을 생성할 수 있다.
따라서, 적층된 집적 회로 다이들로 그리고 그들로부터 신호들을 개별적으로 라우팅하기 위한 개량된 기술이 필요하다.
도 1은 적층된 집적 회로 다이들로 그리고/또는 그들로부터 신호들을 라우팅하기 위한 종래 기술을 나타내는 개략도.
도 2는 도 1의 라인 2-2를 따라 취한, 도 1에 도시된 적층된 집적 회로 다이들의 단면도.
도 3은 적층된 집적 회로 다이들로 그리고/또는 그들로부터 신호들을 라우팅하기 위한 본 발명의 일 실시예에 따른 기술을 나타내는 개략도.
도 4는 도 3의 라인 4-4를 따라 취한, 도 3에 도시된 적층된 집적 회로 다이들의 단면도.
도 5는 적층된 집적 회로 다이들로 그리고/또는 그들로부터 신호들을 라우팅하기 위한 본 발명의 다른 실시예에 따른 기술을 나타내는 개략도.
도 6은 도 5의 라인 6-6을 따라 취한, 도 5에 도시된 적층된 집적 회로 다이들의 단면도.
도 7은 적층된 집적 회로 다이들로 그리고/또는 그들로부터 신호들을 라우팅하기 위한 본 발명의 또 다른 실시예에 따른 기술을 나타내는 개략도.
도 8은 도 3-7에 도시된 바와 같은 또는 본 발명의 소정의 다른 실시예에 따른 한 쌍의 적층된 다이들을 이용하는 시스템의 일 실시예의 블록도.
적층된 집적 회로 다이들로 그리고/또는 그들로부터 신호들을 개별적으로 라우팅하기 위한 본 발명의 일 실시예에 따른 개량된 기술이 도 3에 도시되어 있다. 간명화를 위해, 도 3은 2개의 적층된 집적 회로 다이(100, 102)만을 도시하지만, 추가적인 다이들이 서로의 위에 적층될 수 있다는 것을 이해한다. 다이들(100, 102)은 서로 동일하다. 또한, 도 3은 다이들(100, 102)로 그리고/또는 그들로부터 결합되는, 양 다이들(100, 102)에 공통인, 하나의 데이터 신호(D0) 및 하나의 어드레스 신호(A0)만을 도시한다. 그러나, 양 다이들(100, 102)에 공통인 훨씬 더 많은 수의 신호들이 동일 기술을 이용하여 다이들(100, 102)로 그리고/또는 그들로부터 결합될 수 있다는 것을 이해할 것이다. 도 3은 또한 다이들(100, 102)에 개별적으로 결합되는 3개의 신호(CS, CKE, ODT) 및 다이들(100, 102)에서 개별적으로 액세스되는 하나의 테스트 포인트(ZR)만을 도시한다. 다시, 동일 기술을 이용하여, 훨씬 더 많은 수의 신호들이 각각의 다이(100, 102)로 그리고/또는 그들로부터 개별적으로 결합될 수 있으며, 추가적인, 개별적으로 액세스되는 테스트 포인트들이 액세스될 수 있다는 것을 이해할 것이다.
도 3을 참조하면, 다이들(100, 102)의 각각은 다이들(100, 102)에 개별적으로 결합되는 신호들의 각각 및 다이들(100, 102)에서 개별적으로 액세스되는 각각의 테스트 포인트에 대한 한 쌍의 본딩 패드들을 포함한다. 특히, CS 신호들을 상부 및 하부 다이들(100, 102)에 각각 인가하기 위한 한 쌍의 본딩 패드들(110a, 110b)이 제공되고, CKE 신호들을 상부 및 하부 다이들(100, 102)에 각각 제공하기 위한 한 쌍의 본딩 패드들(112a, 112b)이 제공되며, ODT 신호들을 상부 및 하부 다이들(100, 102)에 각각 인가하기 위한 다른 한 쌍의 본딩 패드들(114a, 114b)이 제공된다. 마지막으로, 상부 및 하부 다이들(100, 102)에서 ZR 테스트 신호들에 각각 액세스하기 위한 한 쌍의 본딩 패드들(116a, 116b)이 제공된다. 양 다이들(100, 102)로 그리고 그들로부터 DO 신호들을 라우팅하기 위한 단일 본딩 패드(120)가 제공되며, A0 신호를 양 다이들(100, 102)로 라우팅하기 위한 단일 본딩 패드(122)가 제공된다. 이러한 신호들(D0, A0)은 양 다이들(100, 102)에 공통이라는 것을 상기한다.
다이들(100, 102) 상에 제조된 각 쌍의 본딩 패드들은 각각의 제어 가능한 임피던스 장치들을 통해 공통 노드에 결합된다. 특히, 본딩 패드들(100a, 100b)은 각각의 제어 가능한 임피던스 장치들(130a, 130b)을 통해 노드(140)에 결합되고, 본딩 패드들(112a, 112b)은 각각의 제어 가능한 임피던스 장치들(132a, 132b)을 통해 노드(142)에 결합되고, 본딩 패드들(114a, 114b)은 각각의 제어 가능한 임피던스 장치들(134a, 134b)을 통해 노드(144)에 결합되며, 본딩 패드들(116a, 116b)은 각각의 제어 가능한 임피던스 장치들(136a, 136b)을 통해 노드(146)에 결합된다. 노드들(140-146)은 다이들(100, 102) 상에 제조된 각각의 회로들(150)에 접속된다.
도 4를 또한 참고하면, 본딩 패드들(110b, 112b, 114b, 116b)은 각각의 웨이퍼 상호접속부들(160, 162, 164, 166)을 통해, 각각의 다이들(100, 102)의 하부면 상에 제조된 각각의 패드들(170, 172, 174, 176)에 접속된다. 패드들(170, 172, 174, 176)은 본딩 패드들(110b, 112b, 114b, 116b)과 정렬된다. 결과적으로, 상부 다이(100)가 하부 다이(102)의 상부에 배치될 때, 상부 다이(100)의 패드들(170, 172, 174, 176)은 하부 다이(102)의 본딩 패드들(110b, 112b, 114b, 116b)과 직접 접촉할 수 있다. 따라서, 상부 다이(100)의 본딩 패드들(110b, 112b, 114b, 116b)은 하부 다이(102)의 본딩 패드들(110b, 112b, 114b, 116b)에 결합된다.
D0 신호에 대한 본딩 패드(120) 및 A0 신호에 대한 본딩 패드들(122)도 각각의 웨이퍼 상호접속들(190, 192)을 통해, 각각의 다이들(100, 102)의 하부면 상에 제조된 각각의 패드들(196, 198)에 접속된다. 패드들(196, 198)은 본딩 패드들(120, 122)과 정렬된다. 결과적으로, 상부 다이(100)가 하부 다이(102)의 위에 배치될 때, 상부 다이(100)의 패드들(196, 198)은 하부 다이(102)의 본딩 패드들(120, 122)과 직접 접촉할 수 있다. 따라서, 상부 다이(100)의 본딩 패드들(120, 122)은 도 1 및 2에 도시된 종래 기술의 적층된 다이들(10, 12)과 본질적으로 동일한 방식으로 하부 다이(102)의 본딩 패드들(120, 122)에 결합된다.
동작에 있어서, 제어 가능한 임피던스 장치들(130-136)은 각각의 다이를 상부 다이(100) 또는 하부 다이(102)가 되게 하기 위해 제조 동안에 그리고 패키징 전에 선택적으로 폐쇄된다. 구체적으로, 상부 다이(100)에 대해, 제어 가능한 임피던스 장치들(130a, 132a, 134a, 136a)은 폐쇄되고(즉, 낮은 임피던스를 가짐), 제어 가능한 임피던스 장치들(130b, 132b, 134b, 136b)은 개방된다(즉, 높은 임피던스를 가짐). 이와 달리, 하부 다이(102)에 대해서는, 제어 가능한 임피던스 장치들(130b, 132b, 134b, 136b)이 폐쇄되고, 제어 가능한 임피던스 장치들(130a, 132a, 134a, 136a)이 개방된다. 결과적으로, 본딩 패드들(110a, 112a, 114a, 116a)은 상부 다이(100) 상에 제조된 회로(150)에 접속되며, 상부 다이(100) 상의 본딩 패드들(110b, 112b, 114b, 116b)은 상부 다이(100) 상에 제조된 회로(150)와 분리된다. 상부 다이(100) 상의 본딩 패드들(110b, 112b, 114b, 116b)은 대신에 하부 다이(102) 상에 제조된 회로(150)에 접속되며, 하부 다이(102) 상에 제조된 본딩 패드들(110a, 112a, 114a, 116a)은 상부 다이(100) 상에 제조된 회로(150)와 분리된다. 결과적으로, 신호들을 본딩 패드들(110a, 112a, 114a, 116a)에 인가함으로써 신호들이 상부 다이(100)의 회로(150)에 인가될 수 있으며, 신호들을 본딩 패드들(110b, 112b, 114b, 116b)에 인가함으로써 신호들이 하부 다이(102)의 회로(150)에 인가될 수 있다.
제어 가능한 임피던스 장치들(130-136)은 다양한 장치들일 수 있다. 일부 실시예들에서, 제어 가능한 임피던스 장치들(130-136)은 제조 동안 전술한 바와 같이 선택적으로 절단될 수 있는 레이저 퓨즈들일 수 있다. 다른 실시예들에서, 제어 가능한 임피던스 장치들(130-136)은 제조 동안 전술한 바와 같이 절단될 수 있는 안티퓨즈들일 수 있다. 제어 가능한 임피던스 장치들(130-136)로서 사용될 수 있는 기타 장치들은 이 분야의 기술자에게 명확할 것이다. 도 5와 관련하여 후술하는 바와 같이, 제어 가능한 임피던스 장치들(130-136)은 트랜지스터들과 같은 반도체 장치들일 수도 있다.
다른 실시예에 따른 한 쌍의 적층된 다이들(200, 202)이 도 5 및 6에 도시되어 있다. 이 실시예는 도 3 및 4에 도시된 적층된 다이들(100, 102)에서 사용된 많은 동일 컴포넌트들 및 구조들을 이용한다. 따라서, 간명화를 위해, 이러한 공통 컴포넌트들 및 구조들에 대해서는 동일한 참조 번호들이 사용되며, 이들의 기능 및 동작에 대한 설명은 반복되지 않을 것이다. 다이들(200, 202)은 상부 다이(200) 상에 형성된 본딩 패드들(110a, 112a, 114a, 116a)을 하부 다이(202) 상에 형성된 본딩 패드들(110a, 112a, 114a, 116a)과 접속하기 위해 여분의 웨이퍼 상호접속부들을 사용한다는 점에서 도 3 및 4에 도시된 다이들(100, 102)과 다르다. 상부 다이(200)의 본딩 패드들(110a, 112a, 114a, 116a)은 상부 다이(200)의 본딩 패드들(110b, 112b, 114b, 116b)이 하부 다이(202)의 본딩 패드들(110b, 112b, 114b, 116b)에 각각 접속되는 것과 본질적으로 동일한 방식으로 하부 다이(202)의 본딩 패드들(110a, 112a, 114a, 116a)에 각각 접속된다. 특히, 본딩 패드들(110a, 112a, 114a, 116a)은 각각의 웨이퍼 상호접속부들(210, 212, 214, 216)을 통해, 각각의 다이들(200, 202)의 하부면 상에 제조된 각각의 패드들(220, 222, 224, 226)에 접속된다. 상부 다이(200)가 하부 다이(202)의 위에 배치될 때, 상부 다이(200)의 패드들(220, 222, 224, 226)은 하부 다이(202)의 본딩 패드들(110a, 112a, 114a, 116a)과 직접 접촉한다. 따라서, 상부 다이(200)의 본딩 패드들(110a, 112a, 114a, 116a)은 하부 다이(202)의 본딩 패드들(110b, 112b, 114b, 116b)에 결합된다.
전술한 바와 같이, 하부 다이(202) 상에 제조된 제어 가능한 임피던스 장치들(130a-136a)은 통상적으로 개방되어 있다. 따라서, 상부 및 하부 다이들(200, 202)의 본딩 패드들(110a, 112a, 114a, 116a)에 각각 인가되는 신호들은 통상적으로 하부 다이(202) 상의 회로(150)에는 인가되지 않는다. 그러나, 상호접속부들(210, 212, 214, 216) 및 각각의 패드들(220, 222, 224, 226)은 본딩 패드들(110a, 112a, 114a, 116a)에 용량을 추가하며, 따라서 본딩 패드들(110a, 112a, 114a, 116a)에서의 용량은 본딩 패드들(110b, 112b, 114b, 116b)에서의 용량과 매칭된다. 결과적으로, 상부 다이(200)에 인가되는 신호들은 하부 다이(202)에 인가되는 신호들과 실질적으로 동일한 타이밍 특성을 가질 수 있다.
도 3-6에는 적층된 다이들의 쌍들(100, 102 및 200, 202)만이 도시되지만, 도 3-6에 도시된 것과 유사한 방식으로 추가 수의 다이들이 적층될 수 있다. 일반적으로, 각각의 다이 상에 N*M개의 본딩 패드들 및 패스 트랜지스터들을 포함시킴으로써 M개의 신호 패드들을 갖는 N개의 다이가 적층될 수 있으며, 여기서 N은 1보다 큰 양의 정수이고, M은 1 이상의 양의 정수이다. 예를 들어, 각각의 다이 상에 16개의 본딩 패드들 및 패스 트랜지스터들을 제조함으로써 8개의 적층 다이(도시되지 않음)에 2개의 신호가 인가될 수 있다.
전술한 바와 같이, 제어 가능한 임피던스 장치들(130-136)은 트랜지스터들과 같은 반도체 장치들일 수 있다. 도 7을 참조하면, 본 발명의 다른 실시예에서, 본딩 패드들(110a, 110b)은 각각의 트랜지스터들(240a, 240b)을 통해 노드(140)에 결합되고, 본딩 패드들(112a, 112b)은 각각의 트랜지스터들(242a, 242b)을 통해 노드(142)에 결합되고, 본딩 패드들(114a, 114b)은 각각의 트랜지스터들(244a, 244b)을 통해 노드(144)에 결합되며, 본딩 패드들(116a, 116b)은 각각의 트랜지스터들(246a, 246b)을 통해 노드(146)에 결합된다. 전술한 바와 같이, 노드들(140-146)은 다이들(100, 102) 상에 제조된 각각의 회로들(150)에 접속된다. 트랜지스터 쌍들의 각각 내의 제1 트랜지스터(240a, 242a, 244a, 246a)의 게이트는 제1 노드(250)에 접속되고, 트랜지스터 쌍들의 각각 내의 제2 트랜지스터(240b, 242b, 244b, 246b)의 게이트는 제2 노드(252)에 접속된다. 일부 실시예들에서, 다이들(100, 120)의 각각 상에 제조된 회로들(150)은 다이가 상부 다이(100)인지 또는 하부 다이(102)인지를 결정하도록 프로그래밍되는 퓨즈, 안티퓨즈 또는 다른 비휘발성 회로 요소를 포함한다. 그러한 퓨즈들 또는 안티퓨즈들은 예를 들어 통상의 수단에 의한 패키징 동안에 전기적으로 또는 레이저에 의해 프로그래밍될 수 있다. 예컨대, 회로(150) 내의 퓨즈, 안티퓨즈 또는 다른 비휘발성 회로 요소는 하이 인에이블링 신호를 제1 노드(250)에, 그리고 로우 인에이블링 신호를 제2 노드(252)에 인가하여, 다이가 상부 다이(100)가 되게 할 수 있다. 한편, 회로(150) 내의 퓨즈, 안티퓨즈 또는 다른 비휘발성 회로 요소는 로우 인에이블링 신호를 제1 노드(250)에, 그리고 하이 인에이블링 신호를 제2 노드(252)에 인가하여, 다이가 하부 다이(102)가 되게 할 수 있다. 바람직하게는, 인에이블링 전압은 트랜지스터들(240-246)에 인가되는 임의의 신호보다 충분히 큰 크기를 가지며, 따라서 트랜지스터들은 충분한 크기의 신호들을 전달할 수 있다. 결과적으로, 신호들을 본딩 패드들(110a, 112a, 114a, 116a)에 인가함으로써 신호들이 상부 다이(100)의 회로(150)에 인가될 수 있으며, 신호들을 본딩 패드들(110b, 112b, 114b, 116b)에 인가함으로써 신호들이 하부 다이(102)의 회로(150)에 인가될 수 있다.
한 쌍의 적층된 다이들을 갖는 집적 회로를 이용하는 시스템(260)의 일 실시예가 도 8에 도시되어 있다. 시스템(260)은 프로세서 회로(262)의 일부인 프로세서와 같은 프로세서(도시되지 않음)를 포함한다. 프로세서 회로(262)는 비휘발성 메모리 장치(270)를 포함할 수 있다. 메모리 장치(270)는, 하우징(276) 내에 패키징되고, 도 3-7을 참조하여 전술한 바와 같이 또는 본 발명의 소정의 다른 실시예에 따라 상호접속되는 한 쌍의 적층된 다이들(272, 274)을 포함한다. 프로세서 회로(262)는 어드레스, 데이터 및 제어 버스들을 통해 비휘발성 메모리 장치(270)에 결합되어, 비휘발성 메모리 장치(270)에 데이터를 기입하고 그로부터 데이터를 판독하는 것을 제공한다. 프로세서 및/또는 프로세서 회로(262)는 특정 소프트웨어를 실행하여 특정 계산들 또는 작업들을 수행하는 것과 같은 다양한 처리 기능을 수행하기 위한 회로를 포함한다. 시스템(260)은 또한 운영자가 시스템(260)과 인터페이스하는 것을 허가하기 위해 프로세서 회로(262)에 결합되는 하나 이상의 입력 장치(264)를 포함한다. 입력 장치들(264)의 예는 키패드, 터치 스크린 및 스크롤 휠을 포함한다. 시스템(260)은 또한 운영자에게 출력 정보를 제공하기 위해 프로세서 회로(262)에 결합되는 하나 이상의 출력 장치(266)를 포함한다. 일례에서, 출력 장치는 운영자에게 비주얼 정보를 제공하는 비주얼 디스플레이이다. 데이터 저장 장치(268)도 프로세서 회로(262)에 결합되는데, 이 데이터 저장 장치는 전력이 시스템(260)에 또는 데이터 저장 장치(268)에 공급되지 않을 때에도 유지되어야 하는 데이터를 저장한다.
위의 설명으로부터, 본 발명의 특정 실시예들이 예시의 목적으로 본 명세서에 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고서 다양한 변경들이 이루어질 수 있음을 알 것이다. 따라서, 본 발명은 첨부된 청구항들에 의한 것 외에는 한정되지 않는다.

Claims (21)

  1. 집적 회로 다이로서,
    상기 다이의 표면 상에 제조된 적어도 한 세트의 본딩 패드들 - 각각의 세트는 적어도 2개의 본딩 패드를 포함함 -;
    상기 다이 상에 제조된 회로;
    각각의 세트 내의 본딩 패드들의 각각을 상기 회로에 접속하는 각각의 제어 가능한 임피던스 장치; 및
    각각의 세트 내의 본딩 패드들 중 적어도 하나에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면으로 연장하는 각각의 스루 웨이퍼 상호접속부(through wafer interconnect)
    를 포함하는 집적 회로 다이.
  2. 제1항에 있어서, 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면 상에 제조되고, 각각의 스루 웨이퍼 상호접속부와 접촉하는 적어도 하나의 패드를 더 포함하는 집적 회로 다이.
  3. 제1항에 있어서, 각각의 스루 웨이퍼 상호접속부가 각각의 세트 내의 상기 본딩 패드들 모두에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면으로 연장하는 집적 회로 다이.
  4. 제1항에 있어서, 상기 본딩 패드들은 상기 제어 가능한 임피던스 장치들의 각각의 제어 가능한 임피던스 장치들에 의해 공통 노드를 통해 상기 회로에 접속되는 집적 회로 다이.
  5. 제1항에 있어서, 상기 제어 가능한 임피던스 장치들의 각각은 각각의 트랜지스터를 포함하는 집적 회로 다이.
  6. 제1항에 있어서, 상기 제어 가능한 임피던스 장치들의 각각은 퓨즈를 포함하는 집적 회로 다이.
  7. 집적 회로 다이로서,
    상기 다이의 표면 상에 제조된 복수 세트의 본딩 패드들 - 상기 세트들의 각각은 적어도 2개의 본딩 패드를 포함함 -;
    상기 본딩 패드들의 각각을 회로에 접속하는 각각의 패스 트랜지스터 - 상기 트랜지스터들은 각각의 세트 내의 대응하는 본딩 패드들에 접속되고, 상기 트랜지스터들의 게이트들은 서로 그리고 각각의 제어 노드에 접속됨 -;
    상기 다이 상에 제조된 회로 - 상기 회로는 상기 제어 노드들 중 하나에 인에이블링 전압을 선택적으로 인가하여 각각의 세트 내의 대응하는 본딩 패드들에 접속된 트랜지스터들이 도통 상태가 되게 하도록 프로그래밍될 수 있는 장치를 제 어함 -; 및
    상기 세트들의 각각 내의 본딩 패드들 중 적어도 하나에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면으로 연장하는 각각의 스루 웨이퍼 상호접속부
    를 포함하는 집적 회로 다이.
  8. 제7항에 있어서, 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면 상에 제조되고, 상기 스루 웨이퍼 상호접속부들의 각각의 스루 웨이퍼 상호접속부들과 접촉하는 패드를 더 포함하는 집적 회로 다이.
  9. 제7항에 있어서, 각각의 스루 웨이퍼 상호접속부가 상기 세트들의 각각 내의 본딩 패드들 모두에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 다이의 표면으로 연장하는 집적 회로 다이.
  10. 제7항에 있어서, 상기 세트들의 각각 내의 본딩 패드들은 상기 패스 트랜지스터들의 각각의 패스 트랜지스터들에 의해 각각의 노드를 통해 상기 회로에 접속되는 집적 회로 다이.
  11. 집적 회로로서,
    내부에 제조된 회로와 표면 상에 제조된 적어도 한 쌍의 본딩 패드들을 구비 하는 제1 집적 회로 다이 - 상기 제1 집적 회로 다이는 각각의 쌍 내의 본딩 패드들의 각각을 상기 회로에 접속하는 각각의 제어 가능한 임피던스 장치를 더 구비하고, 상기 제1 집적 회로 다이는 각각의 쌍 내의 본딩 패드들 중 적어도 하나에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 집적 회로 다이의 표면으로 연장하는 각각의 스루 웨이퍼 상호접속부를 더 구비함 -;
    상기 제1 집적 회로 다이와 실질적으로 동일한 제2 집적 회로 다이 - 상기 제2 집적 회로 다이는 내부에 제조된 회로와 표면 상에 제조된 적어도 한 쌍의 본딩 패드들을 구비하고, 상기 제2 집적 회로 다이는 각각의 쌍 내의 본딩 패드들의 각각을 상기 회로에 접속하는 각각의 제어 가능한 임피던스 장치를 더 구비하고, 상기 제2 집적 회로 다이는 각각의 쌍 내의 본딩 패드들 중 적어도 하나에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 집적 회로 다이의 표면으로 연장하는 각각의 스루 웨이퍼 상호접속부를 더 구비하고, 상기 제2 집적 회로 다이는 상기 제1 집적 회로 다이의 각각의 쌍 내의 본딩 패드들이 상기 제2 집적 회로 다이의 각각의 쌍 내의 대응하는 본딩 패드들 상에 중첩되도록 배치되고, 상기 제2 집적 회로 다이의 상기 쌍들의 각각 내의 적어도 하나의 본딩 패드는 상기 제1 집적 회로 다이를 통해 연장하는 각각의 스루 웨이퍼 상호접속부와 접촉함 -;
    상기 제1 및 제2 집적 회로 다이들을 둘러싸는 패키지; 및
    상기 패키지 상에서 외부적으로 액세스 가능한 단자들의 세트 - 상기 단자들 중 적어도 일부는 상기 제1 집적 회로 다이 상의 본딩 패드들의 각각의 본딩 패드들에 접속됨 -
    를 포함하는 집적 회로.
  12. 제11항에 있어서, 상기 본딩 패드들이 제조된 표면에 대향하는 상기 제1 및 제2 집적 회로 다이들의 표면 상에 제조된 패드들을 더 포함하고, 상기 패드들의 각각은 각각의 스루 웨이퍼 상호접속부와 접촉하는 집적 회로.
  13. 제11항에 있어서, 각각의 스루 웨이퍼 상호접속부가 상기 제1 및 제2 집적 회로 다이들의 각각의 세트 내의 본딩 패드들 모두에서 상기 본딩 패드들이 제조된 표면에 대향하는 상기 제1 및 제2 집적 회로 다이들 각각의 표면으로 연장하는 집적 회로.
  14. 제11항에 있어서, 상기 제1 및 제2 집적 회로 다이들의 각각 상의 본딩 패드들은 상기 제어 가능한 임피던스 장치들의 각각의 제어 가능한 임피던스 장치들에 의해 공통 노드를 통해 상기 회로에 접속되는 집적 회로.
  15. 제11항에 있어서, 상기 제어 가능한 임피던스 장치들의 각각은 각각의 트랜지스터를 포함하는 집적 회로.
  16. 제11항에 있어서, 상기 제어 가능한 임피던스 장치들의 각각은 퓨즈를 포함하는 집적 회로.
  17. 제11항에 있어서, 상기 제1 및 제2 집적 회로 다이들의 각각 상에 제조된 회로는 메모리 장치를 포함하는 집적 회로.
  18. 실질적으로 동일한 제1 및 제2 집적 회로 다이들을 적층하고, 상기 집적 회로 다이들 상에 제조된 각각의 회로로 그리고/또는 그 각각의 회로로부터 신호들을 라우팅하는 방법으로서,
    상기 집적 회로 다이들의 각각은 상기 각각의 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들을 구비하고,
    상기 방법은,
    상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제1 본딩 패드를 상기 제1 집적 회로 다이 상에 제조된 회로에 접속하는 단계;
    상기 제2 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제2 본딩 패드를 상기 제2 집적 회로 다이 상에 제조된 회로에 접속하는 단계;
    상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제1 본딩 패드로 그리고/또는 그 제1 본딩 패드로부터 신호들을 라우팅함으로써 상기 제1 집적 회로 다이 상에 제조된 회로로 그리고/또는 그 회로로부터 신호들을 라우팅하는 단계; 및
    상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제2 본딩 패드로 그리고/또는 그 제2 본딩 패드로부터 신호들을 라우팅함으로써 상 기 제2 집적 회로 다이 상에 제조된 회로로 그리고/또는 그 회로로부터 신호들을 라우팅하고, 상기 제1 집적 회로 다이를 통해, 상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제2 본딩 패드를 상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 대응하는 제2 본딩 패드에 접속하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 상기 제1 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제1 본딩 패드를 상기 제1 집적 회로 다이 상에 제조된 회로에 접속하는 단계, 및 상기 제2 집적 회로 다이 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제2 본딩 패드를 상기 제2 집적 회로 다이 상에 제조된 회로에 접속하는 단계는,
    상기 제1 및 제2 집적 회로 다이들 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제1 본딩 패드를, 각각의 제어 가능한 임피던스 장치들을 통해, 상기 제1 및 제2 집적 회로 다이들 상에 제조된 회로들에 각각 접속하는 단계;
    상기 제1 및 제2 집적 회로 다이들 상에 제조된 복수 쌍의 본딩 패드들의 각각 내의 제2 본딩 패드를, 각각의 제어 가능한 임피던스 장치들을 통해, 상기 제1 및 제2 집적 회로 다이들 상에 제조된 회로들에 각각 접속하는 단계;
    상기 제1 집적 회로 다이 상에 제조된 제1 본딩 패드들에 접속된 제어 가능한 임피던스 장치들을 이들이 로우 임피던스를 갖도록 제어하고, 상기 제1 집적 회 로 다이 상에 제조된 제2 본딩 패드들에 접속된 제어 가능한 임피던스 장치들을 이들이 하이 임피던스를 갖도록 제어하는 단계; 및
    상기 제2 집적 회로 다이 상에 제조된 제1 본딩 패드들에 접속된 제어 가능한 임피던스 장치들을 이들이 하이 임피던스를 갖도록 제어하고, 상기 제2 집적 회로 다이 상에 제조된 제2 본딩 패드들에 접속된 제어 가능한 임피던스 장치들을 이들이 로우 임피던스를 갖도록 제어하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 제어 가능한 임피던스 장치들은 각각의 퓨즈들을 포함하고, 상기 제어 가능한 임피던스 장치들을 이들이 하이 임피던스를 갖도록 제어하는 단계는 상기 퓨즈들을 개방하는 단계를 포함하고, 상기 제어 가능한 임피던스 장치들을 이들이 로우 임피던스를 갖도록 제어하는 단계는 상기 퓨즈들을 본래 상태로 유지하는 단계를 포함하는 방법.
  21. 제19항에 있어서, 상기 제어 가능한 임피던스 장치들은 각각의 트랜지스터들을 포함하고, 상기 제어 가능한 임피던스 장치들을 이들이 로우 임피던스를 갖도록 제어하는 단계는 상기 트랜지스터들의 게이트들에 인에이블링 전압을 인가하는 단계를 포함하는 방법.
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