WO2000044041A1

WO2000044041A1 - Semiconductor integrated circuit and manufacture thereof

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Publication number: WO2000044041A1
Application number: PCT/JP1999/000232
Authority: WO
Inventors: Asao Nishimura; Syouji Syukuri; Gorou Kitsukawa; Toshio Miyamoto
Original assignee: Hitachi, Ltd.
Priority date: 1999-01-22
Filing date: 1999-01-22
Publication date: 2000-07-27
Also published as: EP1176637A1; US7247879B2; KR20010108118A; US20070241330A1; US20090230448A1; US7910960B2; KR100570241B1; US7910922B2; US20110140185A1; EP1176637A4; US20100301334A1; US20040232446A1; US6831294B1; US8629481B2; US7550763B2; JP3908908B2

Description

明細書半導体集積回路装置及びその製造方法技術分野

本発明は、半導体集積回路装置（以下、半導体集積回路装置を単に半導体集積回路とも称する）、詳しくは、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成された半導体集積回路（以下単にフリップチップ型半導体集積回路とも称する）に係り、特にプローブテストに着目したフリップチップ型半導体集積回路の構造並びにその製造方法に関し、例えば、メモリ及び論理回路等を混載したシステム L S I等、並びにその製造方法に適用して有効な技術に関する。

また、本発明は、半導体基板に回路基板実装用の半田バンプ等の突起状電極（以下単にバンプ電極とも称する）が形成され、更に、半導体集積回路の所定部分の機能を恒久的に若しくは不可逆的に変更するプログラム素子を搭載した半導体集積回路に関する。背景技術

回路基板実装用のバンプ電極を有する半導体集積回路について記載された文献の例として以下の文献がある。

( a ) 特開平 5 - 2 1 8 0 4 2号、（b ) 特開平 8— 2 5 0 4 9 8号、及び（ c ) 米国特許第 5 5 4 7 7 4 0号の各公報には、本明細書で言うところのフリップチップ型半導体集積回路の基本形態の一つが示されている。すなわち、フリップチップ型半導体集積回路は、例えばそのチップのボンディングパッドから再配置配線を引き回し、再配置配線に接続するバンプ電極をチップの表面にアレイ状に配置し（ェリアアレイ状に配置し）、エリアアレイ状に配置されたバンプ電極を表面保護膜から露出させる。これによつてバンプ電極の間隔を拡大し、実装基板の配線にバンプ電極を接続するという基板実装を容易にすると共に、配線間隔の広い低コスト実装基板の利用を可能にするものである。

フリップチップ型半導体集積回路において、バンプ電極は直接回路基板に実装可能にされる端子であって、パヅケージのリードビン等の外部接続端子に相当されンブ電極を形成してゥエーハプロセスを全て完了した後は、バンプ電極のみ露出され、最早ボンディングパッドは絶縁膜若しくは保護膜に覆われてしまう。

本発明者は、半導体チップのボンディングパッドの数をパッケージのリードビンに代表されるような外部端子（バンプ電極）の数と比.ベた。これによれば、プローブ検査のみに用いられるボンディングパッド、ボンディングオプションの手法で電源端子等に接続されるボンディングパッドにはそれ専用の外部端子は割り当てられない。したがって、フリップチップ型半導体集積回路に置き換えて考えた場合、再配置配線及びバンプ電極形成前であれば全てのボンディングパッドを利用してゥェ —ハプローブテストを行うことができる。しかしながら、直接プローブを接触させるとボンディングパッドが損傷して再配置配線との接続不良などを引き起こす虞のあることが本発明者によって見出された。前記（a ) 〜（ c ) の文献にはプローブ検査の手法について全く記載はない。プローブ検査との関連が記載された文献として、例えば、（d ) Michael J. varnau: "Impact of Wafer Probe Damage on iiTip Chip Yields and Reliability", International Electronics and Manufacturing Technology Symposium (October 23-24, 1996) には、プロ一ブ検査後のボンディングパッド上にバンプ電極下地金属を形成する技術が記載されている。しかしながら、前記（d ) に記載の文献に関しては、再配置配線工程前のボンディングパッドにプローブを当てると、本発明者による前述の検討の通り、ボンディングパッド表面が損傷して再配置配線層との接続信頼性が低下する可能性があり、再配置配線用材料の選択に制約が生じる。

更に、フリップチップ型半導体集積回路におけるプローブテストに関して以下の文献が有る。

( e )米国特許第 5 5 9 7 7 3 7号公報には、バンプ電極形成前のバンプ電極下地金属（UBM： Under Bump Metallurgy) にプローブを当ててプローブ検査を行う技術が記載されている。

( f ) 特開平 8— 6 4 6 3 3号公報にはバンプ電極下地金属に隣接し且つ連結して検査パッドを設けた構成が示されている。検査パッドはバンプ電極の側部に配置されてレ \る。

( g) 特開平 8— 3 4 0 0 2 9号公報には再配置配線層を形成したボンデイングパヅドの直上部を露出させ、この露出部分にプローブ検査用の検査パッドを形成する発明に関する記載がある。

( h) 特開平 8— 2 9 4 5 1号公報にはボンディングパヅド近傍に、再配置配線層でプローブ検査用のパッドを形成する発明に関する記載がある。本発明者は上記文献に記載の技術を更に検討して以下の結果を得ることができた。

前記（e ) に記載の技術も、前記（d ) の技術と同様に、プローブ先端で半田バンプ電極下地金属を傷付ける可能性があり、半田に対する濡れ性低下や、半田拡散防止のためのバリア金属の損傷による、半田バンブ電極との接合信頼性を低下される原因になることが本発明者によつて明らかにされた。

更に、前記（ e ) に記載の技術においてバンプ電極下地金属はバンプ電極と同様にエリアアレイ状に配置され、また、（f ) に記載の技術において、検査パッドもバンプ電極と一緒にェリァアレイ状に配置されている。そのため、文献（ e ) 、 ( f ) 記載の技術では、通常用いられているカンチレバ一方式のプローブを、多列配置されたバンプ電極下地金属あるいは検査パッドに適用することは困難であり、エリアアレイ状に配置された端子専用の高価なプローブが別途必要になると言う新たな問題点を生ずる事が本発明者によって明らかにされた。

前記（g ) の文献では、半導体装置の高集積化に伴ってボンディングパッドの寸法及び間隔'が狭くなると、検査パッドの寸法、間隔も狭くなり、プローブの位置決め及び確実な接触が困難になるという問題点のあることが本発明者によって見出された。

前記（h ) に記載の技術では、再配置配線層に検査パッドの面積が付加されるため、配線のキャパシ夕ンスが増大し、半導体集積回路の電気的特性が低下する虞の有る事が本発明者によって明らかにされた。前記（f ) 〜（h ) の文献において、検査パッドを無機絶縁層上または金属配線層上に形成しているため、検査パッドにクロムやニッケル等の硬い金属膜を用いた場合、検査パッド表面が変形しにくい。このためプロ一ブ先端との接触性が悪く、先端に金めつきを施したり、広い接触面積の得られる構造を採用した高価なプローブが必要になるという問題点のあることが本発明者によって明らかにされた。

更に、前記（ e ) 〜（h ) に従来技術として記載されているように、形成済みの半田バンプにプローブを当てると、厚い酸化膜で覆われた曲面に強い荷重でプローブを当てるため、バンプの変形やプローブ自体に損傷を生じ易いという問題点が明らかにされた。

このように、前述の文献には、フリップチップ型半導体集積回路、そしてバンプ電極と対を成す検査パッドについて記載されているが、本発明者が最初に検討したように、プローブ検査のみに用いられるボンディングパヅドゃボンディングオプションの手法で電源端子等に接続されるボンディングパッド等にはそれ専用のリードビンのような外部端子は割り当てられていないという点を考慮した記載若しくは示唆は全く無い。すなわち、従来技術は、プローブ検査にのみ用いられ最終製品段階では不要となる検査専用の検査パッドに着目した発明思想を提供するに至っておらず、検査パッドは常にバンプ電極と対を成して存在されている。換言すれば、検査に必要な信号は少なくともバンプ電極として取り出し可能になっていることを前提としている。したがって、検査にのみ必要な信号端子に対しても半田バンプ電極が設けられるとすれば、バンプ電極の数が増大し、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置が困難になることが本発明者によって明らかにされた。

本発明の目的は、再配置配線工程前のパッドを損傷することなく、またバンプの数を増加させることなくプローブ検査を実施することができる半導体集積回路及びその製造方法を提供することにある。

本発明の別の目的は、検査パッドの付加によって生じる配線のキヤパシ夕ンス増大を軽減することができる半導体集積回路及びその製造方法を提供することにある。

本発明の更に別の目的は、検査パッドとプローブの接触性を向上させる事が出来る半導体集積回路及びその製造方法を提供することにある。本発明の更に別の目的は、実装基板との接続信頼性が向上すると共に、バンプ間隔を広く取ることができるため基板実装コストが低減できる半導体集積回路及びその製造方法を提供することにある。

本発明の更に別の目的は、突起状電極をアレイ状に配置する為の金属配線による容量性負荷を小さくすることが可能な半導体集積回路を提供することにある。また、本発明者は、前記フリップチップ型半導体集積回路と共に、プログラム素子についても検討した。プログラム素子は、半導体集積回路において、その不良回路部分を冗長回路に置き換える救済等に用いられている。前記プログラム素子として、例えば金属膜ゃポリシリコン膜から成るヒューズが多用され、レーザ光の照射で熔断することによってプログラムされる。ヒューズに対するプログラムは、プローブテス卜の後に実施される。この段階でゥェ一ハの表面のパヅシべ一シヨン膜にはボンディングパッドゃヒューズを露出する開口が形成されており、例えばボンディングパッドを用いてプローブテストが行なわれる。プローブテストでは不良の所在が判明し、不良部分を救済回路で置き換え可能なように選択的なレーザ光の照射によって前記ヒューズに対するプログラムが行なわれる。

別のプログラム素子として電気ヒューズがある。例えば米国特許第 5 1 1 0 7 5 3号公報には、電気ヒューズの一種であるアンチヒューズを、 D R A Mの欠陥救済等に用いる技術が記載されている。アンチヒューズは、絶縁状態の酸化膜の絶縁破壊によってプログラム可能な構成を有する。更に、米国特許第 5 7 4 2 5 5 5号公報には、アンチヒューズの例として、 p型ゥエル領域に酸化膜を用いてキャパシ夕を構成し、キャパシ夕のゥエル電極に負電圧を、酸化膜上のプレート電極に正電圧を印加してゲート酸化膜を絶縁破壊する例が示されている。電気ヒューズを用いた半導体集積回路について記載されたその他の文献として、米国特許第 5 3 2 4 6 8 1号公報等がある。

その他のプログラム素子として電気的に書き込み可能であって消去可能な E E P R 0 Mやフラッシュメモリなどの、プログラム状態を可逆的に変更可能な不揮発性記憶素子がある。米国特許第 5 7 4 2 5 5 5号公報にはそのようなプログラム素子を有する D R A Mについて記載が ¾ 。

本発明者は、前記フリップチップ型半導体集積回路に、欠陥救済、モ ―ド設定、そしてトリミング用にプログラム素子を搭載する事について検討した。

最初に検討したプログラム素子はレ一ザで熔断可能なヒュ一ズである。ポリシリコン膜から成るヒューズ（ポリシリコンヒューズ）は、例えば、半導体基板上のゥエル領域に設けられた素子分離領域の上部に長方形状に形成され、その一端が、複数層の金属配線を介して選択トランジス夕のソース領域に接続され、他端が金属配線を介して接地電位に接続されている。前記ポリシリコンヒューズの上部には、前記複数層の金属配線間の層間絶縁膜及びパッシベ一シヨン膜が積層された後、レーザ —光を照射するための照射窓を開口するために、上記積層膜をェッチングして最終的に膜厚 0 . 5〜 1 mの絶縁膜が残されている。このように構成されたポリシリコンヒューズを熔断する際には、前記絶縁膜を通じてレーザ一光が照射される。例えば、ポリシリコン膜の幅が 2 m、配置の間隔が 5〃m、レーザー光を照射するための照射窓が幅 1 0 m に設計されている。このとき、強度 1 . 5 J、スポット径 6〃mの H e— N eレ一ザ一を照射することにより、ポリシリコンヒューズを熔断することができる。

しかしながら、従来のポリシリコンヒューズをレーザー光照射によつて熔断する方式には以下の問題点のあることが本発明者によって明らかにされた。

第 1の問題点は、上記レーザー光を照射するために照射窓を開口する処理が非常に困難になりつつあることである。特に近年、急速に市場が拡大しつつある高速のロジック回路やアナログ回路を大容量 D R A M 等と混載する、いわゆるシステム L S I製品においては、ロジック回路が 5層以上の金属配線層を必要とすることから、ポリシリコンヒューズから最上部のパッシぺ一シヨン膜までの絶縁膜の厚さが 5 m以上に厚くなるため、ヒューズ上部に厚さ 0 . 5〃m程度に絶縁膜を残すエツチングをゥエーハ全面にわたって均一に行うことが技術的に困難となつている。ヒューズ上部の絶縁膜厚さが 1 m以上残った場合は、レーザ一光の入射強度が弱まり熔断が不十分となる。また、ヒューズ上部の絶縁膜厚さが 0 . 5〃m以下に薄くなつた場合は、その後のプロセス処理のバラツキによってはヒューズ表面が露出する危険性があり、熔断されていないヒューズが断線する不良発生の確率が著しく高くなる。第 2の問題点は、前記フリップチップ型半導体集積回路では、製造ェ程の方式上、従来のレーザー光照射によってヒューズを熔断することが不可能となることである。従来の製造工程では、金属配線層上部に水分の侵入を防止するためのパッシベーション膜の形成が完了した段階で、ゥェ一ハ状態でクリンルーム内で行う製造工程が終了する。その後、プローブテストと救済を行った後、パッケージへの組み立てが行われ、最終の選別が実施されている。一方、フリップチップ型半導体集積回路においては、製造コストをさらに削減するため、パッシベ一シヨン膜形成の後に、リードフレームに類似する金属配線（再配置配線）の形成と半田バンプ電極の堆積までをゥェ一ハ状態でクリンルーム内で行うものである。このフリップチップ型半導体集積回路において、従来のレーザ一光照射によってヒューズを熔断する方式を適用すると、熔断されたヒュ一ズ上部にリ一ドフレームに類似する再配置配線を構成するための金属配線の堆積と加工が行われることになり、ポリシリコンヒューズの腐食と腐食部分からの水の侵入による信頼性低下を免れない。これにより、本発明者は、フリップチップ型半導体集積回路ではレーザ一光照射によってヒューズを熔断する方式に代る、何らかの電気的にプログラムが行える方式の必要性を見出した。

第 3の問題点は、ポリシリコンヒュ一ズが比較的に大きなレイアウト面積を必要とする点である。 1本のヒューズには少なくとも 5 X 1 0 m ²のレイァゥト面積が必要であり、ヒューズ本数の上限を決める大きな要因となっている。

次に、プログラム素子として、電気的に書き込み可能であって消去可能な不揮発性記憶素子を採用する事についても検討した。これによれば、プログラム素子の数が少なくて済むような場合には電気的書き込み等の為の周辺回路によるチップ占有面積が相対的に大きくなり、面積効率の点で不利な場合のあることが明らかにされた。

上記検討結果により、本発明者は、フリップチップ型半導体集積回路のプログラム素子としてアンチヒューズなどの電気ヒューズを採用する事に優位性を見出した。このとき更に、アンチヒューズにおいて絶縁破壊のための電圧印加は半導体集積回路の製造段階でのみ必要な処理であるから、半導体集積回路の大規模化によって多数のバンプ電極を形成しなければならないというような事情の下では、絶縁破壊の為に専用バンプ電極を設ける余裕のない場合のある事が本発明者によって明らかにされた。また、フリップチップ型半導体集積回路においてバンプ電極は回路基板実装用の端子であるから、その応力，歪状態は直接的にチップに伝達されるので、それを緩和させる手段の必要性が本発明者によつて認識された。

本発明者は更に観点を変えて、フリップチップ型半導体集積回路のボンディングオプションについて検討した。ボンディングオプションは、例えば半導体集積回路の動作モ一ド設定用電極に割り当てられたボンディングパヅドをフ口一ティングにするか電源端子に接続するか等に応じて動作モ一ドを決定するようにした手法である。ボンディングォプシヨンでは、半導体チップの所定のボンディングパヅドをパヅケ" ^ジのどのリードビンにボンディングするかを、組み立て時に選択すればよい。しかしながら、フリップチップ型半導体集積回路においてバンプ電極は直接回路基板に実装される端子であって、パッケージのリードピンに相当され、ゥェ一ハプロセスを全て完了した後は、最早ボンディングォプシヨンのような処置を施す事は物理的に不可能である。特定のボンディングパッドのような電極パッドに接続すべきバンプ電極を変更するには、ゥェ一ハプロセスの段階で、前記所定のボンディングパヅドのような電極パッドからバンプ電極に至る配線パターンを個別に変更しなければならない。これに対して、本発明者は、ボンディングオプションと同等の融通性若しくは使い勝手を得るには、一旦そのような配線パターンを完成したフリップチップ型半導体集積回路を後から機能設定できるようにする事が必要であるという認識に立った。

本発明の目的は、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性低下を引き起こさないフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。

本発明の別の目的は、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない半導体集積回路を提供することにある。本発明の更に別の目的は、フリップチップ型半導体集積回路において突起状電極を介して半導体基板に与えられる応力'歪状態を緩和させることができる半導体集積回路を提供することにある。

本発明の更に別の目的は、機能設定などに関してボンディングォプシヨンと同等の融通性を容易に得る事が出来るフリップチップ型半導体集積回路、そしてその製造方法を提供することにある。本発明のその他の目的は、検査並びにプログラム素子の状態変更を伴う必要な機能選択及び救済を能率的に行ってフリップチップ型半導体集積回路を製造することができる製造方法を提供する事にある。

本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。発明の開示

本願において開示される発明のうち、代表的なものの概要を説明すれば以下の通りである。

《プローブテス卜とフリップチップ型半導体集積回路》

1〕プローブテス卜に着目したフリップチップ型半導体集積回路に関する発明では、バンプ電極（ 2 0 8 ) を設けないプローブ検査にのみ用いられるボンディングパッドのような端子（ 2 0 2 b )の直上もしくは近傍に、再配置配線層（ 2 0 5 ) もしくはバンプ電極下地金属層（ 2 0 7 ) 等の導電層を用いた検査パッド（ 2 0 9 b ) を設ける。バンプ電極を設けるボンディングパッドのような端子（ 2 0 2 a ) についても同様の検査パヅド（ 2 0 9 a ) を設けても良い。プローブ検査はこれらの検査パッドを用いて、若しくは、前記検査パッドと共に、バンプ電極形成前のバンプ電極下地金属を併用して実施する。上記により、検査パッドを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッドを使用することにより、再配置配線工程後にプロ一ブ検査を実施することができる o

更に、ポリイミドなどの有機絶縁層（ 2 0 4 ) 上に再配置配線（ 2 D 5 ) のような導電層及び検査パッド（ 2 0 9 a , 2 0 9 b ) を形成する _c 比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。そして、再配置配線上に絶縁層（ 206 ) を形成し、その上にバンプ電極下地金属及び検査パッドを形成する。よって、再配置配線の上下 2 層の絶縁層を積層した上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。

〔2〕上記について更に詳述する。前記検査パッド（ 209 b) を突起状電極（ 208 ) と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化する。すなわち、半導体集積回路は、半導体基板と、前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子（202 a, 202 b) と、前記複数の端子の内の一部の端子である第 1の端子（ 202 a) に夫々接続され前記素子形成層の上に延在する複数の導電層（ 205 ) と、前記導電層に夫々接続された突起状電極（ 208 ) と、前記複数の端子の内の残りの端子である第 2の端子（ 202 b)の全部又は一部に夫々接続された検査パッド（ 209 b) と、前記突起状電極及び検査パッドを露出させて表面を覆う絶縁膜（ 2 06 ) と、を有して成る。

前記において、突起状電極（ 208 ) を有する端子（ 202 a) に対しても検査パヅド（ 209 a) を追加することができる。ゥェ一ハプロ —ブテストを検査パヅド（ 2◦ 9 a, 209 b) だけを用いて容易に行う事ができる。

前記導電層を前記端子の配列に対する突起状電極の再配置用配線（ 2 05) として用いる場合、前記導電層の上下に前記絶縁膜（ 204, 2 0 6 ) が配置される。絶縁膜は、フリップチップ型半導体集積回路において突起状電極や検査パッドを介して半導体基板に与えられる応力 '歪状態を緩和させる。特に、ポリイミド膜、フッ素樹脂膜、又はシリコン若しくはァクリル系ゴム材料を含むエラストマ膜などの有機物質を含む膜を前記絶縁膜として採用すれば、その膜は、酸化シリコン膜などの絶縁膜に比べて弾性係数が比較的小さいから、応力 '歪状態の緩和に適している。

前記検査パッドは対応する前記端子の直上に配置することができる。また、半導体基板の中央部に前記検査パッドを規則的に配置し、前記検査パッドの外側に前記突起状電極を規則的に配置することができる。また、前記絶縁膜の上に前記検査パッドを延在させることも可能である。〔3〕前記検査パッドを突起状電極と排他的に設けた構造の半導体集積回路の製造方法は、半導体ゥェ一ハ上の素子形成層に所要の回路を構成すると共に、前記素子形成層の表面に前記所定の回路素子に接続された複数の端子（2 0 2 a , 2 0 2 b ) を形成し前記複数の端子の内の一部の端子である第 1の端子（ 2 0 2 a ) に夫々接続され前記素子形成層の上に複数の導電層（ 2 0 5 ) を延在させる第 1の工程（第 3 7図〜第 4 0図）と、前記延在された導電層に接続する突起状電極（ 2 0 8 ) を形成する第 2の工程（第 4 3図）と、前記複数の端子の内の残りの端子である第 2の端子（ 2 0 2 b )の全部又は一部に夫々接続させて検査パッド（ 2 0 9 b ) を形成する第 3の工程（第 4 1図）と、前記素子形成層に形成された前記所要の回路を検査する第 4の工程（第 4 2図）と、パーンィンを行う第 5の工程（第 5 8図の S 9 ) と、前記ゥエーハをダイシングする第 6の工程（第 5 8図の S 8 ) とを含む。

突起状電極（ 2 0 8 ) を有する端子（ 2 0 2 a ) に対しても検査パヅド（ 2 0 9 a ) を追加する場合には、前記第 3の工程は、第 2の端子の全部又は一部と前記第 1の端子の全部又は一部とに夫々接続させて検査パッドを形成する処理になる。

バーンインは、突起状電極形成後ダイシングしてから行い、或いは、その逆に、バーンィン後突起状電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がェリァアレイ状にマツビングされた B G A (ボールグリヅドアレイ）型の半導体チップの為に用意されているバーンィン用ソケットを流用でき、或いは突起状電極のェリァアレイ状の配列を既存のバーンィン用ソケッ卜の端子配列に合せることにより、特別な仕様のバーンィン用ソケットを新規に用意しなくても済み、チップ単位でのバーンィンを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バ一ンィンも、検査パッド、或いは検査パッドと突起状電極下地金属を用いて行う事が出来る。したがって、高温下でソケッ卜に接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る。

《プログラム素子とフリッブチップ型半導体集積回路》

〔4〕本発明ではフリッブチップ型半導体集積回路に電気ヒューズのようなプログラム素子（ 1 > を採用する。すなわち、半導体集積回路は、半導体基板（ 1 0) と、前記半導体基板上の素子形成層（半導体領域、配線層及び絶縁層を含む回路素子形成領域）に形成された複数の回路素子（ 1， 2 ) と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子（ 86 , 87， 88 , 89 ) と、所定の前記端子（86 , 87 , 88， 8 9) に接続され前記素子形成層の上に延在する導電層（ 90) と、前記導電層に接続された突起状電極（93) とを有する。このとき、前記回路素子の少なくとも一つとして、電流経路に所定の電位差が形成されることによつて当該電流経路の高抵抗状態又は低抵抗状態を不可逆的に変化させるプログラム素子（1)を有し、前記端子の少なくとも一つは、前記電位差を形成する為の電圧の入力端子

(86， 87) とする。

上記により、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。前記導電層を前記端子の配列に対する突起状電極の再配置用配線（ 2 05) として用いる場合、前記導電層の上下には、少なくとも前記突起状電極を露出させて表面を覆う絶縁膜（ 204 , 206 ) を配置することができる。そのような絶縁膜により、フリップチップ型半導体集積回路において突起状電極（ 2 0 9 ) を介して半導体基板に与えられる応力 ·歪状態を緩和させることができる。特に、有機物質を含むポリィミド膜又はエラストマ等の膜を前記絶縁膜として採用すれば、その膜は、酸化シリコンなどの絶縁膜に対して弾性係数が比較的小さいから、応力 ·歪状態の緩和に優れている。

半導体集積回路は、前記端子に接続して前記絶縁膜から露出するパッド電極（ 90， 90 a) を更に備えることができる。このパッド電極はプローブテス卜のための検査パッドなどに用いることができる。

前記プログラム素子に所定の電位差を形成する為の電圧印加には前記パヅド電極の内の一部のパッド電極（ 90 a)を用いる事ができる。プログラム素子をプログラムした後、当該パッド電極（ 90 a) をフロ —ティングにしておけば良い回路構成の場合には、当該パッド電極（ 9 0 a) には突起状電極を割当てなくても良い。したがって、フリツプチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、当該パッド電極（ 90 a) を接地電位（Vs s) 又は電源電圧（Vc c) に強制しなければないらない回路構成の場合には、当該パッド電極（90 a) には突起状電極（93 a) を割当て、基板実装に際して当該突起状電極（93 a) を配線基板上の接地電位（Vs s)又は電源電圧（Vc c)の電源配線に接続しておけば良い。

前記プログラム素子に所定の電位差を形成する為の電圧がプログラム素子以外の回路の動作電源電圧と相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すればよい。

前記プログラム素子には、電気的な絶縁破壊によって高抵抗状態から低抵抗状態に変化される電気ヒューズを採用することができる。例えば、プログラム素子の前記電流経路は、前記高抵抗状態において絶縁膜が充填され、前記低抵抗状態において絶縁膜が破壊されている。

前記絶縁膜の破壊は、前記電流経路の一端への正電圧（VDD)印加と、他端への負電圧（Vbb' ) 印加によって行うことができる。これにより、プログラム素子には所定の電位差として高圧を得る事ができ、回路の接地電圧（Vs s)を基準とした絶対値的な電圧はほぼ通常動作の電圧に抑える事が可能になる。この場合に、前記負電圧は、前記電位差を形成する為の所定の電圧の印加に利用される前記突起状電極又はパッド電極から各プログラム素子へ共通に供給すればよい。或いは、チップ外部から供給される正電圧（VDD)及びグランド電圧（GND) に基づいてチップ内部で形成される内部電圧をプログラム素子に与えてもよい。例えば、前記内部電圧としては、前記 VDDよりも大きな高圧電圧（VCH)又は負電圧（Vbb， ) がある。プログラム素子に対するプログラムの有無は、プログラム素子の反対側の印加電圧を、アドレス信号などを用いて制御すればよい。

前記プログラム素子は不良の救済に用いることができる。すなわち、前記回路素子で構成された正規回路と、不良の前記正規回路を代替するものであって前記回路素子で構成され救済回路を有し、前記プログラム素子を、救済回路で置き換えられるべき正規回路を特定するための救済情報の記憶手段（ 1 6 0 ) に採用することができる。例えば、前記正規回路はメモリセルであり、前記救済回路は冗長メモリセルであり、前記プログラム素子によって記憶された救済情報と前記メモリセルのァクセスァドレス信号とを比較するものであって前記回路素子で構成された比較回路（ 1 6 1 ) と、前記比較回路の一致に応答して前記メモリセルの選択に代えて前記冗長メモリセルを選択可能とし、前記比較回路の不一致に応答して前記メモリセルを選択可能とするものであって前記回路素子で構成された選択回路（ 1 0 6 X D ) と、を有する。

前記プログラム素子は半導体集積回路の機能選択に用いることができる。すなわち、前記プログラム素子を、前記半導体集積回路の動作モ —ドを決める為の動作モード指定情報の記憶手段（A F 0〜A F 2 ) として採用することができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等以上の融通性を簡単に得ることができる。

前記プログラム素子は半導体集積回路に内蔵された所定の回路の特性を選択する為のトリミング情報の記憶手段（A F 1 0〜A F 1 2 ) として採用することができる。例えば、半導体集積回路は抵抗分圧回路（ 1 8 3 ) を有し、前記プログラム素子に記憶された卜リミング情報は、前記抵抗分圧回路で生成される分圧電圧を選択する。

〔5〕フリップチップ型半導体集積回路に電気ヒューズのようなプログラム素子を採用した半導体集積回路の製造方法は、半導体ゥェ一ハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによつて当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第 1の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第 2の工程（S 7 ) と、前記回路を検査する第 3の工程（S 5 ) と、前記第 3の工程による検査結果に従って欠陥部分を救済回路に置き換える第 4の工程（S 6 ) と、バーンインを行う第 5のェ程（ S 9 ) と、前記ゥエーハをダイシングする第 6の工程（ S 8 ) とを含む。そして、前記プログラム素子の状態を不可逆的に変化させて前記回路の機能を選択する第 7工程（S 4 ) を含む。前記プログラム素子には、前記絶縁破壊型の電気ヒューズ（ 1 ) を用いることができる。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。

前記プログラム素子による機能選択を前記突起状電極の形成前に行うことができる。即ち、前記第 7工程（ S 4 )の後に前記第 2の工程（ S 7 ) を行う。突起状電極を形成した後はゥエーハ上に少なからず凹凸ができる。突起状電極形成前に機能選択を行えば、そのためのプログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。

上記とは逆に、前記プログラム素子による機能選択（S 4 ) を前記突起状電極の形成（S 7 ) 後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてゥエーハエ程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。

前記欠陥部分を救済回路に置き換える前記第 4工程（S 6 )において、前記置き換えは、前記プログラム素子の状態を不可逆的に変化させて行うことができる。このとき、機能選択（S 4 ) 、検査（ S 5 ) 、及び救済（ S 6 ) の各工程は、 1回路のプロ一ビング処理で済ませる事ができる。すなわち、前記第 3工程、前記第 4工程及び前記第 7工程を連続的に行い、各工程には必要に応じて前記端子又は突起状電極に対するプロ一ビング処理を含む。機能選択（ S 4 ) 、検査（ S 5 ) 、及び救済（S 6 ) の各工程の後に突起状電極を形成（S 7 ) すれば、プログラム素子への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。

前記バーンィンを行う第 5工程（ S 9 )の後に第 2工程により突起状電極を形成（S 7 ) すれば、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンィンを容易に行うことができる。

〔6〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、半導体ゥエーハ上の素子形成層に所要の回路を構成すると共に、前記回路には電流経路に所定の電位差が形成されることによつて当該電流経路の高抵抗状態又は低抵抗状態が不可逆的に変化されるプログラム素子を少なくとも含め、前記回路に接続する複数の端子を前記素子形成層の表面に形成する第 1の工程と、前記複数の端子の一部に対応する実装接続用の複数個の突起状電極を形成する第 2の工程（S 7 ) と、前記回路を検査する第 3の工程（S 5 ) と、前記第 3の工程による検査結果に従って欠陥部分を救済回路に置き換える第 4の工程（S 6 ) と、バーンィンを行う第 5の工程（S 9 ) と、前記ゥェ一ハをダイシングする第 6の工程 ( S 8 ) とを含み、前記第 4工程（S 6 ) は、前記プログラム素子の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第 4 工程では、例えば、前記複数の端子のうち前記プログラム素子に接続されている所定の端子に、前記電流経路に所定の電位差を形成する為の電圧を印加する。プログラム素子は例えば前記絶緣破壊型の電気ヒューズとされる。

上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。図面の簡単な説明

第 1図は本発明に係る半導体集積回路に用いられているアンチヒュ —ズ回路の一例を示す回路図である。

第 2図は第 1図のアンチヒューズ回路を構成する回路素子のデバイス構造の一例を示す縦断面図である。

第 3図は基板ゲ一ト容量を用いたアンチヒューズのレイァゥ卜の一例を示す平面図である。

第 4図は第 2図の選択トランジス夕及びアンチヒューズを構成する為の最初の製造工程における状態を示す縦断面図である。

第 5図は第 4図に続く次の製造工程を示す縦断面図である。

第 6図は第 5図に続く次の製造工程を示す縦断面図である。

第 7図は第 6図に続く次の製造工程を示す縦断面図である。

第 8図はアンチヒューズの絶縁破壊動作時における電圧印加条件の一例を示す説明図である。第 9図はアンチヒューズの絶縁破壊時における電圧電流特性の一例を示す特性図である。

第 1 0図は第 1図の構成に対して選択トランジスタの保護抵抗とラツチアツプ防止抵抗を追加したアンチヒューズ回路の回路図である。第 1 1図は第 1 0図の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造を例示する縦断面図である。

第 1 2図は本発明に係る半導体集積回路の別の例であるフリップチヅプ型 D H A Mの D R A Mチップを示す平面図である。

第 1 3図は第 1 2図の D R A Mチップを用いてフリップチップ型 D

R A Mを得るときに最初の製造工程におけるチップ平面図である。第 1 4図は第 1 3図に続く次の製造工程におけるチップ平面図である。

第 1 5図は第 1 4図に続く次の製造工程におけるチップ平面図である。

第 1 6図は第 1 5図に続く次の製造工程におけるチップ平面図である o

第 1 7図は第 1 2図のフリツプチヅプ型 D R A Mにおけるアンチヒユーズ回路の主要部の縦断面図である。

第 1 8図は本発明の半導体集積回路の第 3の例に係るフリップチップ型システム L S Iの機能プロック図である。

第 1 9図は第 1 8図におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縱断面図である。

第 2 0図は第 1 8図のフリップチップ型システム L S Iに内蔵された D R A M 1 0 6の一例ブロック図である。

第 2 1図は救済ァドレス記憶回路に用いられる 1 ビット分のアンチヒューズ回路の一例を示す回路図である。

第 2 2図は第 2 1図のアンチヒューズ回路を用いた救済アドレス記憶回路の一例を示す回路図である。

第 2 3図はアンチヒューズを絶縁破壊するときの動作の一例を示すタイミングチャートである。

第 2 4図は検出信号を読み出す動作の一例を示す夕ィミングチヤ一トである。

第 2 5図は第 2 2図におけるトランジスタ、アンチヒューズのデバイス断面の一例を示す縦断面図である。

第 2 6図はァドレス比較回路の一例を示す論理回路図である。

第 2 7図はボンディングオプションの一例を示す説明図である。第 2 8図は入力保護回路及び初段入力回路の一例を示す回路図である。

第 2 9図はボンディングォプション判定回路の一例を示す論理回路図である。

第 3 0図はボンディングォプションで設定可能な動作モードを整理して示した説明図である。

第 3 1図はアンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成を示すプロック図である。

第 3 2図は第 3 1図のアンチヒューズによって設定可能な動作モードを整理して示す説明図である。

第 3 3図はアンチヒューズを採用したトリミング設定回路の一例を示す回路図である。

第 3 4図はトリミングデコーダの論理構成の一例を示す論理回路図である。

第 3 5図はフリップチップ型 D R A Mの一例平面図である。第 3 6図は第 3 5図の一部分を拡大し表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。

第 3 7図は第 3 5図のフリップチップ型 D R A Mの製造工程における最初の状態を示す縦断面図である。

第 3 8図は第 3 7図に続く製造工程における縦断面図である。

第 3 9図は第 3 8図に続く製造工程における縦断面図である。

第 4 0図は第 3 9図に続く製造工程における縦断面図である。

第 4 1図は第 4 0図に続く製造工程における縦断面図である。

第 4 2図は第 4 1図に続く製造工程における縦断面図である。

第 4 3図は第 4 2図に続く製造工程における縦断面図である。

第 4 4図は 6 4メガビットシンクロナス D R A Mチヅプにおけるボンディングパッド数とパッケージにおける外部端子数との比較を示す説明図である。

第 4 5図はフリップチップ型 D R A Mにおける再配置配線部分の他の構造を示す断面図である。

第 4 6図は検査パッドのレイァゥト構成の別の例を示す平面図である。

第 4 7図は第 4 6図のレイァゥト構成における断面構造の一例を示す縦断面図である。

第 4 8図は検査パッドの断面構造の更に別の例を示す縦断面図である

第 4 9図は検査パッドのレイァゥト構成の更に別の例を示す平面図である。

第 5 0図は第 4 9図のレイァゥト構成における断面構造の一例を示す縦断面図である。

第 5 1図はプローブ検査専用ボンディングパッドのみに検査パッドを設けたレイァゥト構成の平面図である。

第 5 2図は検査パッドの更に別の構造を示す縦断面図である。

第 5 3図は従来のワイヤボンディング接続用ゥェ一ハの完成段階を示す斜視図である。

第 5 4図は第 5 3図に続くバンプ電極下地金属形成状態を示す斜視図である。

第 5 5図は第 5 4図に続くプローブ検査工程を示す斜視図である。第 5 6図は第 5 5図に続く半田バンプ電極形成工程を示す斜視図である。

第 5 7図は第 5 6図に続く個片切断工程を示す斜視図である。

第 5 8図は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを（a ) , ( b ) , ( c ) , ( d ) の 4 通りで示すフローチャートである。

第 5 9図は第 5 8図の各製造工程フローにおけるプローブ検査、バ一ンイン、最終検査の各検査工程でのプローブ、ソケットなどのチップ接触箇所を示した説明図である。発明を実施するための最良の形態

《アンチヒューズ回路》

第 1図には本発明に係る半導体集積回路に用いられているアンチヒュ一ズ回路の一例が示される。第 1図において 1で示される回路素子はプログラム素子の一例である絶縁破壊型電気ヒューズとしてのアンチヒューズである。このアンチヒューズ 1は、他の周辺トランジスタとは電気的に分離された基板電圧 V b b，が印加される半導体領域に形成された所謂基板ゲート容量によって構成される。このアンチヒューズ 1のゲート容量電極がソース端子へ接続され、ドレイン端子に破壊用電圧 V D Dが印加され、ゲート電極へ破壊制御信号 V gが印加される選択トランジス夕 2が設けられている。基板ゲート容量としてのアンチヒューズ (以下基板ゲート容量とも称する） 1は、例えばハイレベルの破壊制御信号 V gによってオン状態にされた選択トランジスタ 2を介してアンチヒューズ 1のゲート容量電極へ破壊電圧 V D Dが印加され、基板側から基板電圧 V b b ' が印加される。アンチヒューズ 1の両端に印加された電位差によって、アンチヒューズ 1のゲート絶縁膜のような絶縁膜が破壊され、アンチヒューズ 1は高抵抗状態から低抵抗状態に変化される。第 1図の構成がメモリ等の不良ビットの救済に適用される場合、特に制限されないが、前記選択トランジスタ 2のソースはセレクタ 3の選択端子に結合される。このセレクタ 3には、メモリアクセス時におけるァドレス信号の対応ビット A iとその反転信号 A i Bが入力される。例えば前記破壊信号 V gの論理値はァドレスビット A iの反転信号 A i B と同じ論理値を有する。セレクタ 3は、選択端子の入力が口一レベル（論理値 " 0 " ) のとき反転信号 A i Bを選択して出力し、選択端子の入力がハイレベル（論理値 " 1 " ) のときアドレスビット A iを選択して出力する。したがって、論理値 " 1 " の破壊信号 V g ( = A i B ) によつてアンチヒューズ 1が破壊されているとき、セレクタ 3の選択端子は論理値 " 0 " にされ、此れによってセレクタ 3は対応ァドレスビット A i の反転信号 A i Bを出力する。破壊信号 V g ( = A i B )が論理値" 0 " の場合にはアンチヒューズ 1は破壊されず、セレクタ 3の選択端子は論理値 " 1 "にされ、此れによってセレクタ 3は対応アドレスビット A i を出力する。換言すれば、アドレスビット A iの論理値が、破壊信号 V g ( = A i B ) の論理値の反転論理値に一致すれば、セレクタ 3の出力は論理値 " 1 " にされる。

上記第 1図の 1ビッ卜の構成を複数ビット分用いることにより、複数ビッ卜のアンチヒューズ 1に、救済すべき不良ァドレスをプログラムすることができる。即ち、救済すべき不良ァドレスの各ビットの反転信号を各ビットの破壊信号 V gとしてアンチヒューズ 1のプログラムを行う。前記アンチヒューズのプログラム処理を終えたメモリのアクセスァドレスが前記救済すべき不良ァドレスに等しいとき、各ビットのセレク夕 3の出力は全て論理値 " 1 " にされる。プログラムされたメモリのァクセスァドレスが前記救済すべき不良ァドレスに対して 1 ビットでも相異すれば、少なくとも一つのセレクタ 3の出力は論理値 " 0 "にされる。この状態を図示を省略する負論理積ゲ一ト（ナンドゲー卜： N A N D )で検出する事により、救済すべきァドレスに対するアクセスを検出できる。これによつて、不良ビッ卜に代えて救済用の冗長ビットを選択したりする。

第 2図には図 1 のアンチヒューズ回路を構成する回路素子の断面構造の一例が示される。第 1導電型（例えば p型）の半導体基板 1 0の表面領域に、第 2導電型（例えば n型）の深いゥエル領域 1 1が形成され、該第 2導電型の深いゥエル領域 1 1の内部に第 1導電型の浅いゥエル領域 1 3が形成されている。前記第 2導電型の深いゥエル領域 1 1の外部には第 1導電型の浅いゥエル領域 1 2が形成され、該第 1導電型の浅ぃゥエル領域 1 2の表面領域に、素子分離領域 1 4により分離された、第 2導電型のドレイン領域 1 8、第 2導電型のソース領域 1 9、ゲート酸化膜 1 5、及びゲート電極 1 7から成る選択トランジスタ 2が構成されている。前記第 1導電型の浅いゥエル領域 1 3の表面領域には、素子分離領域 1 4により分離されて、ゲート容量酸化膜 1 6、ゲート容量電極 1 7、及び第 1導電型の基板接続拡散層 2 0から成るアンチヒューズ 1を備える。前記ゲート容量電極 1 7は前記選択トランジスタ 2の第 2 導電型のソース領域 1 9へ接続され、また、前記選択トランジスタ 2の第 2導電型のドレイン領域 1 8には破壊用電圧 VDDが印加され前記第 1導電型の基板接続拡散層 20には前記基板電圧 Vb b 'が印加され ο

本発明の半導体装置においては、該基板ゲート容量のゲ一卜破壊耐圧を BVg、該選択トランジスタのしきい電圧を V t h sとすると、破壊信号 Vg〉VDD + V t h s

の条件付きで、

VDD + Vb b⁵ >B V g

に、あるいは、望ましくは

| VDD ト | Vbb， I >BVg/2

に設定される。

上記アンチヒューズ 1によれば、従来のヒューズを熔断するためのレ —ザ一光の照射に係わる上述した問題点が解消できる。すなわち、金属配線層が 5層以上の場合においても照射窓の開口が不要となる。更に、ヒューズの状態変更は電気的なプログラムで行う為、その詳細は後述するフリップチップ型半導体集積回路のようなプロセス方式においても、信頼性を低下される問題は何ら発生しない。さらに、 0.5 111プロセス技術を用いても、基板ゲート容量は 3 x3 zm²以下にレイァゥ卜できることから、レーザ熔断形式に比べてレイァゥ卜面積を 1/5以下にでき、ヒューズ本数の増加にも対応可能となる。

第 3図には基板ゲート容量を用いた前記アンチヒューズの平面レイアウトとして、 2本分の前記アンチヒューズ 1のレイァゥ卜が示されている。 p型半導体基板上に、深い n型ゥエル領域を形成するためのパ夕 —ン 2 1、浅い p型ゥエル領域を形成するためのパターン 22が形成されている。パターン 23はその矩形の外側に素子分離領域を定義する。パターン 24は選択トランジスタ 2のゲート電極 1 7及びアンチヒュ —ズ 1のゲート容量電極 1 Ίを定義するための例えばポリシリコン層から成る。 2 5はコンタクト穴を形成するためのパターン、 2 6、 27 は第 1金属配線層を形成するためのパターンである。 3 1は選択トランジス夕 2の n型ドレイン領域 1 8、 3 2は n型ソース領域 1 9、 33は p型拡散層、 34は p型基板接続拡散層である。

第 4図から第 7図には、第 2図の選択トランジスタ 2及びァンチヒューズ 1 (基板ゲート容量）の構成を得る為の各製造工程毎の断面図を示しめる。

先ず、第 4図に示されるように、抵抗率 1 0 Ω cmの p型シリコン基板上 1 0上に、深さ 0.3 mの溝型素子分離領域 1 4を形成した後、イオン注入法により、加速エネルギ l O O O k e Vの燐（P+) イオンをドーズ量 1 X 10¹³/ cm²注入して深い n型ゥエル 1 1を形成する。そして、加速エネルギ 350 ke Vの B+イオンをドーズ量 1 x 10¹²/cm ²と加速エネルギ 150 ke Vのボロン（B+) イオンをドーズ量 2 x 10¹ ²/cm²、および加速エネルギ 50 k e Vの B F₂+イオンをドーズ量 5 x 10¹²/cm²注入して浅い p型ゥエル 12、 13を形成する。その後、温度 850° Cの熱酸化法により莫厚 7 nmの高耐圧系ゲート酸化膜 41を成長させ、基板ゲート容量が形成される領域のみを開口した厚さ l zmのレジスト膜 42を通常のリソグラフィ法により形成した後、ゥエツトエッチング法により基板ゲート容量が形成される領域の前記高耐圧系ゲート酸化膜 4 1 を除去する。

次に、第 5図に示すように、前記レジスト膜 4 2をアツシング法により除去し、洗浄を行なった後、温度 8 5 0° Cの熱酸化法により膜厚 4. 5 nmの低耐圧系ゲート酸化膜 1 6を成長させ、同時に洗浄と酸化が追加されて膜厚 8 nmに増加した高耐圧系ゲート酸化膜 1 5を形成する。その後、温度 6 0 0° C の C VD法（化学気相成長法： ChemicalVapar Deposition)により堆積し、イオン注入法により、加速エネルギ 2 Ok eVの P+イオンをドーズ量 4 10^1S/ cm²注入した膜厚 20 Onm のポリシリコン膜からなり、通常のリソグラフィ法により加工したゲート電極 17を形成し、加速エネルギ 20 k e Vの砒素（As+) イオンをドーズ量 2 X 10¹⁵/ cm²を注入して n型ドレイン領域 18と n型ソース領域 1 9を形成し、更に、加速エネルギ 10 ke Vの B+イオンをドーズ量 2 X 1 0¹⁵/cm²を注入して p型基板接続拡散層 20を形成する。

さらに、第 6図に示されるように、温度 700° C の CVD法により堆積し、エッチバック法により加工した膜厚 100 nmの酸化膜からなるサイドスぺーサ 43を形成し、基板上及びゲート電極上に膜厚 40 nmの C 0シリサイド膜 44を成長させた後、温度 400 ° C の CV D法により厚さ 100 nmのシリコン窒化膜 45を堆積する。

最後に、第 7図に示すように、 CVD法により堆積し、 CMP法（化学的機械的研磨法： Chemical Mechanical Polishing) により平坦化した膜厚 1 mのシリコン酸化膜 46を形成し、所望の位置にコンタクト穴を形成し、 CVD法とエッチバック法により埋め込んだタングステン（W) プラグ 47を形成し、膜厚 500 nmのアルミニウム膜をスパッ夕法により堆積し、通常のリソグラフィ法により加工した第 1金属配線 48を形成して主要部の製造を完了する。

第 8図には、アンチヒューズ 1の絶縁破壊動作時における電圧印加条件が例示されている。 p型シリコン基板 10、選択トランジス夕のある浅い p型ゥエル領域 12には接地電位 0 Vを印加し、深い n型ゥエル領域 1 1には電源電圧 3.3 Vを印加する。更に、基板ゲート容量の基板電圧 Vbb， =—5Vとし、選択トランジスタの n型ドレイン領域 18 へ破壊電圧 VDD= 5 Vを印加した後、所望の選択トランジスタ 2のゲ —ト電極へ破壊信号 Vg = 6 Vの電圧パルスを、時間 1 ms印加して、アンチヒューズ 1の低耐圧系ゲート酸化膜 16へ実効的に 10 Vの電圧を印加する。これによつてゲート絶縁膜 16が破壊され、アンチヒュ —ズ 1が絶縁破壊される。

第 9図は基板ゲ一ト容量である前記アンチヒューズ 1の絶縁破壊時における電圧電流特性を示している。基板ゲート容量の平面寸法は素子分離間隔 0. 25 zm、ゲート幅 0. 25 m であり、 Vbb， = 0 Vの場合、ゲート破壊耐圧 BVgは 9 Vである。本実施の形態では Vb b⁵ =—5Vであるから、ゲート容量電極側に必要な破壊電圧は 3.8 Vまで低下しており、選択トランジスタから 5 Vを印加すれば問題なく破壊可能である。また、破壊直後に低耐圧系ゲート酸化膜 16へ流れる電流値を 1 mAに制限したが、破壊後のヒューズの抵抗値は約 10 と、破壊前に比較して 10桁低下している。これにより、前記選択トランジス夕 2の電流駆動能力は 1 mA以上に、また救済判定回路との間に接続される比較トランジスタ 3の電流駆動能力は、破壊後のヒューズの抵抗値が約 10 になることを目安として設計すればよい。

第 10図には第 1図の構成に対して選択トランジスタの保護抵抗とラツチアツプ防止抵抗を追加したアンチヒューズ回路の例が示される。第 10図において前記選択トランジスタ 2は pチャネル型トランジス夕とされ、選択トランジスタ 2の保護抵抗 50とラッチアツプ防止抵抗 5 1が追加されている。第 10図の回路においてその動作電源は、 Vb b^J と VDDが明示されているが、当該明示された電源は他の回路の電源端子と別々にされている。電源が明示されていない回路の動作電源は Vc c, Vs sである。破壊信号 Vgを形成する回路として、モード判定回路 52、救済ァドレスラッチ回路 53、ナンドゲート 54、レベル変換回路 55が設けられている。アンチヒューズ 1のプログラムモードがモ一ド信号 56 (又はモード信号 56とァドレス信号の一部）によつてモード判定回路 5 2に設定されると、モード判定回路 5 2は不良ビットのァドレスデ一夕を救済ァドレスラヅチ回路 5 3にラッチさせ、その後、外部から供給される絶縁破壊すべきヒューズのァドレスを取込んで、ビット対応でナンドゲート 5 4に出力する。アドレスデ一夕は A O ~ A iとして図示されている。モ一ド判定回路 5 2の出力ァドレスと救済ァドレスラッチ回路の出力ァドレスが共にハイレベルで一致するとき、対応するナンドゲート 5 4の出力がローレペルにされる。ナンドゲート 5 4の出力はレベル変換回路 5 5で電源電圧 V D Dの振幅に変換され、変換された信号は前記破壊信号 V gとして選択トランジス夕 2のゲ一ト電極に供給される。前記破壊信号 V gは前記ナンドゲ一ト 5 4のローレペル（論理値 " 0 " ) 出力に応答してローレベルにされ、これによつて、破壊電圧 V D Dが基板ゲート容量であるアンチヒューズ 1へ印加されて、そのヒューズ 1が絶縁破壊される。

特に制限されないが、アンチヒューズ 1のプログラム後は、電源電圧 V D Dを V c cに、基板バイアス電圧 V b b，を接地電圧 V s sにしておく。

上記より、ヒューズ 1が絶縁破壊されるときの対応ァドレスビット A iはハイレベル（論理値 " 1 " ) である。この関係は第 1図の場合と同じである。第 1 0図において選択トランジスタ 2のドレインには第 1図と同様にセレクタ 3が設けられている。アンチヒューズ 1のプログラム後における通常動作時の救済判定動作は第 1図で説明した内容と同じである。すなわち、前記アンチヒューズ 1のプログラム処理を終えたメモリのアクセスァドレスが前記救済すべき不良ァドレス A 0〜A iに等しいとき、各ビッ卜のセレクタ 3の出力は全て論理値 " 1 "にされ、これによつて、救済すべきアドレスに対するアクセスを検出する。

第 1 1図には第 1 0図の回路でアンチヒューズを絶縁破壊する時の電圧印加条件とアンチヒューズ周りのデバイス断面構造が例示ざれている。第 1 1図において、 p型シリコン基板 60上に、深い n型ゥエル領域 6 1と、浅い n型ゥエル領域 6 2が形成され、深い n型ゥエル領域 6 1には浅い p型ゥエル領域 6 3及び 7 1が配置されている。前記浅い n型ゥエル領域 62内には素子分離領域 64で分離され、 p型ドレイン領域 68、 p型ソース領域 6 9、ゲート酸化膜 65、及びゲート電極 6 7から成る選択トランジス夕 2が形成されている.。前記浅い p型ゥエル領域 63内には基板ゲート容量酸化膜 6 6が形成され、 p型基板接続拡散層 70、及びゲート電極 67によって基板ゲート容量すなわちアンチヒューズ 1が構成されている。前記基板ゲート容量のゲート電極 67と選択トランジスタ 2の p型ソース領域 69の間に、前記浅い p型ゥエル領域 7 1を用いて、 p型抵抗拡散層 70で接続した保護抵抗 50を形成している。

第 1 1図において、 p型シリコン基板 6 0は接地電位 V s s (= 0 V)へ固定され、深い n型ゥエル領域 6 1及び浅い n型ゥエル領域 6 2 には Vnw = VDD = 5 Vが印加される。アンチヒューズ 1の p型基板接続拡散層 70へ Vb b， =一 5 Vを、選択トランジスタ 2の p型ドレィン領域 68へ破壊電圧 VDD = 5 Vを印加した後、第 1 0図に示したレベル変換回路 5 5からの破壊信号 Vg= 5 Vがゲート電極 67へ入力される。これにより、アンチヒューズ 1の一方の容量電極には Vb b' =— 5V、他方の容量電極には VDD = 5 Vが印加され、基板ゲ一ト容量酸化膜 6 6が絶縁破壊される。

上記第 1 1図の例では、アンチヒューズ 1の酸化膜 46の膜厚は 4. 5 nmとし、ゲート酸化膜 6 5よりも薄く形成し、その絶縁破壊を容易に行えるようにした。通常の DRAMプロセスで使用されているゲ一ト酸化膜厚の 7 nmの場合においても、そのゲ一卜破壊耐圧が 1 1 V程度であることから、ゲート酸化膜 65と同様に、前記アンチヒューズ 1の酸化膜 6 6の厚さを 7 nmとした場合にも、該アンチヒューズ 1の p型基板接続拡散層 50へ Vbb' =— 7 Vを印加すれば、同様の絶縁破壊動作が可能である。

《フリッブチップ型 DRAM》

第 1 2図には本発明に係る半導体集積回路の別の例であるフリップチップ型の DRAM (以下単にフリップチップ型 DRAMとも称する）の DRAMチップが示される。同図に示される DRAMチップ 80においてアンチヒューズ回路は不良ビッ卜の救済に用いられている。

DRAMチップ 80は、特に制限されないが、半導体基板に 64Mビットのメモリアレー 82を 4ブロック有し、一対のメモリアレイ 82毎に Xデコーダ（ロウデコーダ） 83、夫々のメモリプロヅク 82毎に Y デコーダ（カラムデコーダ）及びメインアンプ 84などの周辺回路を有する。各々のメモリアレー 82に対応して、基板ゲート容量としてのァンチヒューズ 1から成るアンチヒューズ回路 85が設けられ、半導体基板の中央部にアンチヒューズ回路 8 5の電源パッド 86 , 87を配置した。その外側には、 80 x 80 im²のプローブテスト用の金属パッド 88 を設け、更に、バンプ電極への再配置配線（リード配線）を取り出すための 40 x 40 ²の金属パッド 89を設けてある。アンチヒューズ回路 85には、第 1図、第 10図に示されるアンチヒューズ回路を採用することができる。プログラムモードは前述と同様に、モード信号等によって設定する。例えば、 DRAMにおける WCBR (ライトイネーブル信号 WE及びカラム - アドレス 'スト口一部信号 C ASをロウ 'アドレス 'ストローブ信号 R AS のイネ一ブルに先立ってイネ一ブルにする）テストモードとァドレス信号の —部を用いて、前記プログラムモードに入ればよい。

前記電源パッド 86は、アンチヒューズ 1の破壊時には破壊電圧 VDD( = 5 V) が印加され、通常動作時には電源電圧 Vc c (=3. 3V) が印加される電源パッドである。他方の電源パッド 87は、アンチヒューズ（基板ゲート容量） 1の破壊時にはその基板電圧 Vbb，（ =— 5V) が供給され、通常動作時には接地電位 Vs s (=0 V) に固定される。

第 13図から第 16図は前記 DRAMチップ 80を用いてフリップチヅプ型 D R A Mを得るまでの所要の工程におけるチップ平面図を示す。

先ず、ゥェ一ハ状の第 12図の DRAMチップ上に、第 13図に例示される再配置配線（リード配線） 90をパターンニングする。すなわち、第 12 図の DRAMチップ 80上には、第 3層アルミニウム配線が形成し、その上部に膜厚 0. 5 の酸化膜と膜厚 1 mのプラズマ窒化膜からなるパヅシぺーシヨン膜を堆積する。その上部に B莫厚 10 zmの感光性高分子膜を塗布し、 86、 87、 88、 89で示されるボンディングパッド部の位置に対応させて開口を形成し、第 3層アルミニウム配線までを露出させる。その後、月莫厚 l〃mの銅をスパッ夕法により堆積して、第 13図に示されるように、 DRAMチヅブ上に再配置配線 90をパターンニングする。

次に、第 14図に示すように、上記再配置配線 90上に膜厚 3 mの樹脂を塗布し、半田バンプ電極が配置される領域と、プローブ検査用のプローブを接触する領域のみにパッド開口穴 91を形成する。

更に、膜厚 0. 3 mの Cr膜をスパヅ夕法により堆積し、パターンニングして、第 15図に示すように、半田バンプ電極のバリア層（下地金属層） 92を形成する。このバリア層 92は、半田バンプ電極に含まれる錫（Sn) が銅（Cu) と反応して金属間化合物を生成するのを阻止するバリア層として機能する。 90, 90 aはパッド開口穴 91から露出された再配置配線であり、前述の通りプローブ検査用の検査パッドとして利用される。特に 90 aは、アンチヒューズ 1をプログラムするための電圧 VDD, Vbb' の供給に用いられることになる。最後に、第 1 6図に示すように、前記バリア層 9 2の上に、例えば直径 2 0 0 mの半田バンプ電極 9 3 , 9 3 aを形成して、フリップチップ型 D H AMのゥェ一ハエ程を完了する。半田バンプ電極 9 3 aは、アンチヒューズ 1のプログラム用電圧 VD D , V b b ' の印加端子を、電源電圧 V c c、接地電圧 V s sに強制するための電極である。この後、プローブテストと基板ゲート容量（アンチヒューズ） 1の破壊による救済及び選別テストが実施され、最後に、ゥエーハからチップの切り出しが行われる。切り出されたフリヅプチップ型 D R AMは、実装配線基板上にフェースダウンボンディングされ、充填剤の注入と硬化が行われて、製品が完成する。基板実装されるとき、前記一対の半田バンプ電極は 9 3 aは電源電圧 V c c、接地電圧 V s sの電源配線に接続される。

第 1 7図には前記フリヅプチップ型 D R AMにおけるアンチヒューズ回路 8 5の主要部の縦断面が示されている。 p型シリコン基板 1 0上に、深い n 型ゥエル領域 1 1が形成され、この深い n型ゥヱル領域 1 1の内部に浅い p 型ゥエル領域 1 3が形成されている。また、前記深い n型ゥエル領域 1 1の隣には、浅い p型ゥエル領域 1 2が形成され、該浅い p型ゥエル領域 1 2の表面領域には、素子分離領域 1 4により分離され、 D R AMメモリセルのセルトランジスタに使用されている n型低濃度ソース · ドレイン領域 9 5、 n 型ドレイン領域 1 8、 n型ソース領域 1 9、ゲート酸化膜 1 5、及びゲート電極 1 7から成る選択トランジスタ 2を備える。前記該浅い p型ゥエル領域 1 3の表面領域には素子分離領域 4により分離され、ゲート容量酸化莫 1 6、ゲート容量電極 1 7、及び p型基板接続拡散層 2 0から成るアンチヒューズ 1を備え、該ゲート容量電極 1 7は該選択トランジスタ 2の n型ソース領域 1 9へ接続されている。選択トランジスタ 2へ n型低濃度ソース · ドレイン領域 9 5を設けたことにより、ソース · ドレイン耐圧を 7 Vから 1 0 Vへ改善することができ、トランジスタの信頼度を向上できる。《フリップチヅプ型システム L S I》

第 18図には本発明の半導体集積回路の第 3の例に係るフリップチップ型システム LS Iの機能ブロック図が示される。同図に示されるシステム L S I 101は、特に制限されないが、半導体基板 100の周縁にはプローブテスト用の金属パッドゃ、バンプ電極への再配置配線（リード配線）を取り出すための金属パッドなどのパヅド 102が多数配置されている。前記パッド 102の領域の内側に、外部入出力回路 103、アナログ入出力回路 104 が設けられている。外部入出力回路 103及びアナログ入出力回路 104は 3. 3 Vのような相対的にレベルの高い外部電源を動作電源とする。レベルシフ夕 105は前記外部電源を 1. 8 Vのような内部電源電圧に降圧する。レベルシフ夕 105の内側には、ダイナミック .ランダム ·アクセス ·メモリ（DRAM) 106、中央処理装置（CPU) 107、キャッシュメモリ (CACH) 108、ロジック回路（LOG) 109、フェーズ 'ロックド · ル一ブ回路（PLL) 110、アナログ 'ディジタル変換回路（ADC) 11 1、及びディジタル 'アナログ変換回路（D AC) 112を有する。 113 はアンチヒューズ回路であり、 DRAM 106の欠陥救済に利用される。前記 DRAM106、 CPU 107_N LOG 109, CACH108はレベルシフ夕 105から供給される 1. 8 Vのような内部電源電圧を動作電源として動作される。但し、 DRAM106は内部電源電圧を昇圧してワード線選択レペルを形成し、ワードドライバなどの動作電源に用いる。

第 18図において、参照符号 114, 115で示されるものは前記アンチヒューズ回路 113に専用化された電源パッドである。電源パッド 114は、アンチヒューズ 1の破壊時には破壊電圧 VDD (=5 V) が、通常動作時には電源電圧 Vcc (=3. 3 V) が印加される電源パッドである。他方の電源パッド 115は、アンチヒューズ（基板ゲート容量） 1の破壊時には基板電圧 Vbb， ( = -5 V) が供給され、通常動作時には接地電位 Vs s (= 0V) に固定される。

第 19図には第 18図におけるアンチヒューズ回路とロジック回路及び外部入出力回路のデバイス構造の縦断面が例示されている。

抵抗率 10 Ω cmの p型シリコン基板 120上に、深さ 2 mの深い n型ゥヱル領域 121、深さ l〃mの浅い n型ゥエル領域 124、深さ 0. 8 mの浅い p型ゥエル領域 122及び 123が配置されている。前記浅い p型ゥエル領域 123内には、膜厚 4 nmの薄いゲート酸化膜.127、 p型基板接続拡散層 130、及び膜厚 0. 2〃 mの n型ポリシリコン膜からなるゲート長 0. 3 mのゲート電極 128から基板ゲート容量（アンチヒューズ） 1が構成されている。前記浅い n型ゥヱル領域 124内には膜厚 0. 3 m の素子分離領域 125で分離され、 p型ドレイン領域 135、 p型ソース領域 134、膜厚 8 nmの厚いゲート酸化膜 126、及び膜厚 0. の p 型ポリシリコン膜からなるゲート長 1 mのゲート電極 129によって選択トランジスタ 2が形成されている。前記基板ゲート容量 1のゲート電極 12 8と選択トランジスタ 2の p型ソース領域 134はタングステン（W)を埋め込んだコンタクトプラグ 142と第 1層金属配線 143で接続されている。前記浅い P型ゥエル領域 122内には、素子分離領域 125で分離され、 n型ドレイン領域 137、 n型ソース領域 136、膜厚 4 nmの薄いゲート酸化膜 127、及び膜厚 0. の n型ポリシリコン膜からなるゲート長 0. 2〃mのゲート電極 130によって、電源電圧 1. 8V動作の nチヤネル型トランジスタ 4が形成されている。

また、前記浅い p型ゥエル領域 122内には、素子分離領域 125で分離され、 n型ドレイン領域 139、 n型ソース領域 138、膜厚 8 nmの厚いゲート酸化膜 126、及び膜厚 0. 2 mの n型ポリシリコン膜からなるゲート長 0. 4^mのゲート電極 131によって、電源電圧 3. 3V動作の n チャネル型トランジスタ 5が形成されている。 W 0

38 前記トランジスタ 4, 5の上部に自己整合コンタクト形成のため、 CVD 法により堆積した膜厚 100 n mのシリコン窒化膜 140を配置し、 C M P 法により平坦化された膜厚 1 mのコンタク卜層間膜 141の所望の位置に設けられたコンタクトプラグ 142と膜厚 0. 5 mのアルミニウム膜から 5 なる第 1金属配線 143、 CMP法により平坦化された膜厚 l/ mの第 1層間膜 144の所望の位置に設けられた第 1層間ブラグ 145と膜厚 0. 5 mのアルミニウム膜からなる第 2層金属配線 146、 CMP法により平坦化された膜厚 1/zmの第 2層間膜 147の所望の位置に設けられた第 2層間プラグ 148と膜厚 0. 5〃mのアルミニウム膜からなる第 3層金属配線 140 9、膜厚 0. 8 /mの第 3層間膜 150の所望の位置に設けられた第 3層間プラグ 151と膜厚 l〃mのアルミニウム膜からなる第 4層金属配線 152、膜厚 0. 8 mの第 4層間膜 153、そして、膜厚 1 mのアルミニウム膜からなる第 5層金属配線 154が配置されている。

前記システム LS I 101は、前述のように、 MISトランジスタのゲ一5 ト酸化膜厚は 2種類に分類される。 MISトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必要がある回路、例えば、外部入出力回路 103、アナログ入出力回路 104、 DRA Ml 06、 ADC 111及び DAC 112は、特に制限されないが、 0. 2 〃mプロセス技術を用いた場合、ゲート長 0. 4 mでゲート酸化膜厚 8 n0 mの MI Sトランジスタを有する。これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路 109、キャッシュメモリ 108、 CPU107は、ゲート長 0. 2 mでゲート酸化膜厚 4nmの MI Sトランジスタで構成される。レベルシフト回路 105は、特に制限されないが、双方のゲート酸化莫厚の MI Sトランジスタを有している。前記5 アンチヒューズ 1は 4 nmのゲート酸化膜が利用され、絶縁破壊のために過渡にレベルの高い電圧を利用しなくても済むように考慮されている。《D RAMの救済回路》

前記第 18図のシステム LS Iにおける DRAMの不良ビット救済の為の具体的な回路構成の一例を説明する。

第 20図には前記 DHAM106の一例が示される。前記 DRAM 10 6は CPU 107のワークメモリ又はメインメモリとして利用されるところの比較的大容量のリードライト可能なメモリである。前記 DRAM 106は、システムの大規模化に応じて例えば数ギガ ·ビッ卜のような大容量を有する。 DRAM 106のメモリセルアレイ 106MAは、正規のワード線 WLd— 0~WL d— Ndの他に冗長ヮ一ド線 WL dRを有する。正規のヮ一ド線 W Ld_0〜WLd_Ndには正規のダイナミヅク型メモリセルの選択端子が結合され、冗長ヮ一ド線 WLdRには冗長用のダイナミック型メモリセルの選択端子が結合されている。メモリセルのデータ入出力端子はビット線 BL d— 0~B Ld_Mdに結合されている。特に図示はしないが、ビット線 B Ld— 0〜： BLd— Mdはセンスアンプを中心に折り返された折り返しビット線構造を有している。前記ビット線 BLd_0〜： BLd— Mdは Yセレク夕 YSd— 0〜YSd— Mdを介してコモンデ一夕線 106 CDに共通接続される。

前記ヮ一ド線 WL d— 0〜WL d_N dと冗長ヮ一ド線 WL dRは Xデコーダ 106 XDによって一本が選択される。 Yセレクタ YSd— 0〜YS d — Mdは Yデコーダ 106 YDのデコード出力によって一つがオン状態にされる。第 20図において、メモリセルアレイ 106MA及び Yセレクタ YS d— 0〜YSd— Mdは紙面の表裏方向に N組設けられていると理解されたい。したがって、 Xデコーダ 106XD及び Yデコーダ 106 YDによる選択動作が行われると、コモンデータ線 106 CDには Nビヅト単位でデ一夕の入出力が行なわれることになる。書き込みデータはデータパス DBUSからデータバッファ 106DBに供給され、入力デ一夕に従ってメインアンプ 106 MAがコモンデータ線 106 CDを介してビヅト線をドライブする。データ読み出し動作ではビット線からコモンデータ線 106 CDに伝達された読み出しデ一夕をメインアンプ 106MAで増幅し、これをデ一夕バッファ 106DBからデータバス DBUSに出力する。

正規のヮ一ド線 WLd— 0〜WLd— Ndの内のどのヮード線を冗長ヮ一ド線 WLdRの選択に置き換えるかは、救済アドレス記憶回路 160に格納されている救済情報によって決定される。詳細は後述するが救済ァドレス記憶回路 160は救済アドレスの記憶に必要なビット数分の前記アンチヒュ一ズ回路 113を有する。

前記救済アドレス記憶回路 160に格納されている救済情報は、アドレス比較回路 161に供給される。前記救済アドレス記憶回路 160から出力される救済倩報が有効であるとき、その救済情報はァドレス比較回路 161によって前記ァドレスバッファ 106 ABからのロウァドレス信号と比較される。比較結果が一致のとき、検出信号 HIT Bが論理値 " 0" (ローレベル）にされ、それ以外は論理値 "1" (ハイレベル）にされる。前記 Xデコーダ 106XD及び Yデコーダ 106 YDは、ァドレスバス ABUSのァドレス信号がアドレスバッファ 1◦ 6 ABを介して供給され、供給されたアドレス信号をデコードする。特に Xデコーダ 106XDは、アドレス比較回路 16 1から供給される検出信号 HI TBが不一致を意味する論理値 "1"のときはアドレスバッファ 106 ABからのロウアドレス信号をデコードするが、検出信号 HI TBがー致を意味する論理値 "0"のときにはアドレスバヅファ 106 ABからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線 WLdRを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線 WLd Rに係る冗長用のメモリセルの選択動作に代えられる。

DRAM 106の内部タイミング制御はタイミングコントローラ 106 T Cが行う。タイミングコントローラ 106 TCにはコントロールパス CBU Sを介して CPU 107からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバス AB USからメモリ選択信号とみなされる複数ビットのァドレス信号が供給される。タイミングコントローラ 106 CTによって DRAM 106の動作選択が検出されると、 Xデコーダ 106 XD等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ 106 M Aで選択されたメモリセルの記憶情報がメインアンプ 106 M Aゃデ一夕バッファ 106 DBを介してデ一夕バス DBUSに出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ 106MAで選択されたメモリセルに、デ一夕バッファ 106DB及びメインアンプ 106MAを介して入力されたデ一夕が書き込まれる。

第 21図には救済ァドレス記憶回路 160に用いられる 1ビット分の前記アンチヒューズ回路 113の一例が示される。アンチヒューズ回路 113は検出部 113 Aとアンチヒューズ設定部 113 Bとを有する。前記基板ゲ一ト容量のようなアンチヒューズ 1の一方の容量電極は前記電源パッド 115 に接続する端子 C G N Dに、他方の容量電極は pチャネル型トランジスタ T 5を介してノード VSENに結合される。端子 CGNDには、アンチヒュ一ズ 1の絶縁破壊時に一 5 V、通常動作時は 0Vが印加される。前記トランジス夕 T5のゲートは接地電圧 VSSに結合され、アンチヒューズ 1の絶縁破壊動作時に端子 C G N Dに印加される負電圧がノード V S E N側に伝達されるのを阻止する。

前記ノード VSENには、 pチャネル型トランジスタ T 6を介して前記電圧 VDDが印加され、また、 pチャネル型トランジスタ T7、 Τ8の直列回路を介して前記電圧 VDDが印加される。トランジスタ Τ 6はリセット信号 RSTBのローレベル（リセット指示レベル）によってオン動作され、トランジス夕 T 7はアンチヒューズ 1の選択信号 A iBのローレペル（選択レべル）によってオン動作される。前記トランジスタ T 8は検出部 113 Aの検出信号 F A iが帰還されてスィツチ制御される。

前記検出部 113 Aは、前記ノード VSENに pチャネル型トランジスタ T4, T 3が直列接続され、前記トランジスタ T 3は、並列形態に接続された一対の Pチャネル型トランジスタ T 1， T 2を介して端子 VD Cに接続されている。この端子 V DCは前記電源パッド 114に接続されている。前記トランジスタ T 1のゲ一ト電極には DRAMのアクセス動作時にハイレベルにされる内部制御信号が供給され、前記トランジス夕 T 2のゲ一ト電極はィンバ一夕 I NV 1を介して前記トランジスタ T 3のドレインに帰還結合されている。

前記トランジスタ T 4は nチャネル型トランジスタであってもいが、その駆動能力（W/Lg) をトランジスタ T3より大とし、前記インパ一夕 IN VIの入力レベルを調節する。

第 21図のアンチヒューズ 1を絶縁破壊する場合、前記端子 VDCは 5V のような破壊電圧 VDD、端子 CGNDは一 5 Vのような負の基板バイアス電圧 Vbb' にされる。動作の最初にリセット信号 RSTBが一旦ローレべルにされ、ノード VSENが電圧 VDDに初期化される。そして、前記信号 TRASはハイレベル、前記信号 A i Bはローレペルにされ、これによつて、最初、インバー夕 I NV 1の出力は口一レベルにされる。この状態で、ノード VSENには、トランジスタ T7， Τ 8を介して破壊電圧 VDDが供給さて、アンチヒューズ 1の一つの容量電極には大凡 10Vの電位差が形成され、絶縁破壊される。絶縁破壊されたアンチヒューズ 1は高抵抗状態から低抵抗状態に変化され、ノード VSENの電圧は低くされる。これをインバー夕 I NV1が検出し、トランジスタ T 8をカットオフして、アンチヒューズ 1に対する高圧印加状態が自動停止される。 DRAMのアクセス動作では、端子 VDCは 3. 3V、端子 CGNDは 0 Vにされ、前記信号 RSTB， A iBは共にハイレベルを保ち、これに代えて、前記信号 TRASが口一レベルにされる。アンチヒューズ 1が絶縁破壊されていれば検出信号 F A iはハイレベルにされ、アンチヒューズ 1が絶縁破壊されていなければ検出信号 F A iは口一レベルにされる。

第 22図には前記アンチヒューズ回路 113を用いた救済アドレス言己憶回路 160の一例として、一つの救済アドレスを記憶する回路構成が例示されている。アンチヒューズ回路 113の構成は図示を簡略化している。例えば n+ 1個のアンチヒューズ回路 113が設けられ、夫々のアンチヒューズ回路 113には、前記信号 TRAS、リセット信号 RSTBが共通に供給さて、各アンチヒューズ 1の一方の容量電極は前記端子 C GNDに共通に接続されている。また、夫々のアンチヒューズ回路 113には、 n+1ビットのプログラムアドレス信号 A0B〜AnBがビット対応で個別に供給され、 n+1 ビッ卜の信号 F AO〜F Anをビット対応で出力する。プログラムァドレス信号 A0B〜AnBの各ビットは前記選択信号 AiBに対応される。このブログラムアドレス信号 A0B〜AnBは、救済すべきアドレス（不良ァドレス）を示すアドレス信号 A 0〜Anの各ビッ卜のレベル反転信号になっている。プログラムアドレス信号は、アンチヒューズ回路 113のプログラムモードにおいて外部ァドレス入力端子から供給される。

第 22図において nチャネル型トランジスタ T 9 , T 10及び pチャネル型トランジスタ T 11から成る回路は、多数のアンチヒューズ回路 113に共通な端子 CGNDにヒューズプログラム時は外部より負電圧（例えば— 5 V) を印加可能とし、通常動作時は端子 CGNDの接続ラインに自ら接地電圧 VSSを印加する回路である。すなわち、トランジスタ T11は、トランジス夕 T 9を通常オン状態にしておくための電圧 VDDレベルをトランジス夕 T 9のゲート電極に印加するための MI Sトランジスタである。トランジス夕 Ti lは、 Lg (ゲート長）が大きく、内部抵抗の大きな MI Sトランジス夕である。端子 CGNDが負に下がるとトランジスタ T 10がオン状態にされ、トランジスタ T 9のゲート電圧を端子 CGNDの負電圧に近い負の電圧とし、トランジスタ T9をオフ状態にする。これにより、通常動作時はトランジスタ T 9のオン状態によって端子 CGNDの電源ラインに接地電圧 VS Sを供給し、アンチヒューズ 1のプログラム時は接地電圧 VS Sから端子 C G N Dの負電圧への電流の逆流を防ぐ。

第 21図及び第 22図の回路に従えば、アンチヒューズ 1のプログラム動作において、プログラムアドレス信号 AO B~AnBのうち、ローレベルのビットに対応するアンチヒューズ回路 113のアンチヒューズ 1が絶縁破壊される。このプログラム状態に応答して出力される信号 FA0〜FAnは、目的とする救済すべきアドレス信号になる。

第 23図はアンチヒューズ 1を絶縁破壊するときのタイミングチャート、第 24図は検出信号 F A iを読み出す動作のタイミングチャートである。第 23図において、アンチヒューズ 1の絶縁破壊は、アドレス指定信号 A iBのローレベルによって選択され、ノ一ド VSENに電圧 VDDが印加され、端子 CGNDに負電圧が印加されて、行なわれる。トランジスタ T 5は pチャネル型の MI Sトランジスタなので、ノード VSENの電圧 VDDのレベルをレベル損失なしにアンチヒューズ 1の上側端子（ノード V S E N ) に印加することができる。プログラムアドレス信号 A i Bがハイレベルにされるプログラム非選択アンチヒューズ 1では、 VDDから VSENを介して CGNDに至る電流パスがないため、アンチヒューズ 1は破壊されない。ァンチヒューズ 1が破壊されると、ショート状態などの低抵抗状態となり、ァンチヒューズ 1の上側端子まで負となるが、トランジスタ T 5によりノード VSENは、 VSS (接地電圧） +Vt hp (pチャネル型 M I Sトランジス夕の閾値電圧）以下には下がらない。トランジスタ T4は pチャネル型 M I Sトランジスタであっても、 nチャネル型 MI Sトランジスタでもよいが、ノード VS ENのレベル低下をィンパ一夕 I NV 1の入力に伝えて検出信号 FAiをローレペルからハイレベルに変化させることができればよい。したがって VDDから V SENを介して CGNDに至る電流パスがなくなり、まだ破壊されていない別のアンチヒューズ 1の破壊に向かう。ここでトランジス夕 T 5には端子 CGNDの負電圧がゲート ·ソース間やソース . NWEL L (n型ゥヱル領域）間にかかるが、接地電圧 VS Sを基準とした絶対値電圧は、正側高電圧だけを用いる場合に比べて、小さくて済むから、トランジス夕 T 5の p n接合が破壊されることはない。

アンチヒューズ 1の読み出しは、信号 A iBがハイレベル、信号 TRAS がローレペルにされることにより行なわれる。アンチヒューズ 1が破壊されているときの読み出しでは、電圧 VDDからトランジスタ Tl, T3， Τ4， Τ 5とアンチヒューズ 1を経て端子 CGND (=0V) に電流が流れ、ノ一ド VSENが口一レベルになり、ィンバ一夕 INV 1から出力される信号 F Aiがハイレベルとなる。一方、非破壊状態のアンチヒューズ 1に対する読み出しでは、ノード VSENは電圧 VDDより下がらず、検出信号 FAiはハイレベルを維持する。トランジスタ T 4は pチャネル型 MI Sトランジス夕であっても nチャネル型 M I Sトランジスタであってもよいが、その駆動能力をトランジスタ T 3よりも大きくし、ノード VSENのレベルによりィンバ一夕' I NV 1の入力を確実に決定できるようにする。トランジスタ T 4 は検出部 113 Aとヒューズ設定部 113 Bの動作分離用に設けられており、検出信号 F A iを用いる後段の回路構成によっては削除することも可能である。

第 25図には第 22図におけるトランジスタ T5, アンチヒューズ 1及びトランジスタ T 9のデバイス断面が例示されている。

第 25図において、 170は p型半導体基板（P— Sub (VSS) )、 171は深い n型ゥエル領域（DW (VDD) ) 、 172, 173は浅ぃ11 型ゥエル領域（NW (VS S) )、 174、 175は浅い p型ゥエル領域（P W) である。

第 25図の構造では深い n型ゥエル領域 171によるトリプルゥエル構造を用いてアンチヒューズ 1の p型ゥヱル領域 174を負電位に引き下げることができる。 nチャネル型 MI Sトランジスタ T 9も同じ p型ゥエル領域 1 7 1に形成されている。トリプルゥエル構造は、本来メモリアレーと周辺回路の nチャネル型 MI Sトランジスタのゥエル電圧とを夫々独立に最適な電圧に設定できるようにすると共に、メモリアレーの耐ノイズ性を高めるために、 DRAMで多用される構造である。通常の周辺回路用の nチャネル型 M I Sトランジスタは半導体基板 1 Ί 0上の p型ゥエル領域 175に設け、そのゥエル電位を接地電圧 VS Sとしている。

第 25図においてアンチヒューズ 1の絶縁膜は薄くしてあるが、アンチヒユーズ 1を破壊しやすくするため米国特許第 532468 1号公報の記載と同様の DRAMメモリセル構造を採用してもよい。特にタンタルオキサイド (Ta ₂0₅) を用いた場合は耐圧が非対称であり、端子 CGNDに負電圧を. 加えた方が耐圧が低く、第 2 1図の構成には好都合である。またアンチヒュ —ズ 1にはメモリセルを用いる以外に、 2種類の膜厚（例えば t OX = 4n mあるいは 8 nm) のゲートプロセスで薄い方のゲ一ト酸化膜をゲート酸化膜として用いることができる。

第 26図には前記アドレス比較回路 16 1の一例が示される。アドレス比較回路 16 1は、アクセスアドレス信号 A0〜A9の各ビットを、前記検出信号 F A 0〜 F A 9の対応ビットの論理値に応じて反転又は非反転で伝達するセレクタュニット 1 62を有する。 AO, FAOを入力するセレクタュニット 162は、検出信号 F AOがハイレベル（アンチヒューズ 1の絶縁破壊状態）のときアドレスビット AOの反転レベルを出力し、検出信号 FA0が口一レベル（アンチヒューズ 1の非絶縁破壊状態）のときアドレスビット A 0の非反転レベルを出力する。その他のセレクタュニット 162も同様に構成されている。アンチヒューズ 1の破壊は対応するプログラムァドレス A i Bがローレベルのとき行なわれる。この状態において検出信号 F Aはハイレベルであるから、プログラムアドレス A0B~A9Bの各ビットの反転信号に等しいアクセスァドレス信号 A0〜A9が入力されると、全てのセレクタュニヅト 162の出力は全ビットローレベル（論理値 "0" ) にされる。プログラムァドレス AO B〜A9 Bの各ビッ卜の反転信号とアクセスァドレス信号 A0~A9とが 1ビヅトでも違えば、何れかのセレクタュニット 162 の出力はハイレベル（論理値 "1" ) にされる。この状態を検出する為にノァゲート 163及びナンドゲート 164が設けられている。 1つのノアゲート 163には救済イネ一ブル信号 FEBも供給さる。この救済イネ一ブル信号 FEBは、不良ビッ卜の救済が施されている場合に口一レベルにされる信号であり、その信号源には、第 21図に例示されたような一つのアンチヒューズ回路が割り当てられる。前記ナンドゲート 164から出力される検出信号 H I TBは、アクセスァドレスが不良ァドレスに一致するとき口一レベル、不一致のときハイレベルにされる。救済の為のアンチヒューズ 1のプログラムは、システム LS Iにプログラムモードを設定して、テスト工程の一環として行う。前記プログラムモードの設定は、例えばモード端子を介して行う事が出来る。

第 20図の説明ではワード線救済を一例としたが、ビット救済、或いは双方の救済を行うようにしても良い。ここでは不良ァドレスをプログラムする為のアンチヒューズセットを 1組設けた場合を説明したが、複数のアンチヒユーズセットを持てば複数の不良ァドレスに対応できることは言うまでもない。

《アンチヒューズによるモード設定》前記アンチヒューズ回路を機能設定に用いる例とし、ボンディングォプションに代えてモード設定を可能にする構成について説明する。

最初にボンディングオプションの例として、第 12図に示すような DR A Mにおけるバンク数とデータの並列入出力ビット数の選択について説明する。第 27図に示されるボンディングオプションの説明図では、 3個のォブションパッド BOP IN0B、 B0P IN1B、 B 0 P I N 2 Bをフローテイングにするか接地電圧 VS Sに接続するかに応じて、 DRAMの動作モードが決定される。オプションパッド BOP I NOBの状態は入力保護回路及び初段入力回路 170を経て 2バンクイネーブル信号 BANK2Bにされる。信号 BANK 2 Bはハイレベルによって 2バンク（2Bank) を意味し、口 —レベルによって 4バンク（4 Bank) を意味する。入力保護回路及び初段入力回路 170は第 28図に例示される通りであり、入力 BOP IN i B が口一レベル（接地電圧）であれば出力 BO iBもローレペル、入力 BOP INiBがフローティングであれば出力 BO iBはハイレベルにされる。オプションパッド BOP IN 1 B、 BOP I N2Bの状態は入力保護回路及び初段入力回路 171， 172を経てボンディングオプション判定回路 1 73に供給され、入力の状態に応じて、データの並列入出力ビット数を示す信号 BPX4、 BPX8, BPX 16の状態が決定される。入力保護回路及び初段入力回路 171， 172は第 28図に例示された論路を有する。ボンデイングオプション判定回路 173は第 29図の論理構成を有する。この論理に依れば、入力 BO 1 Bがハイレベルであれば入力 BO 2 Bとは無関係に信号 BPX 8がハイレベルにされ、入力 BO 1 Bが口一レベルであれば入力 B〇 1 Bとは無関係に信号 B PX8及び B PX 16がハイレベルにされる。上記ボンディングオプションで設定可能な動作モードを整理すると、第 3 0図の通りである。このように、 DRAMで 3つのオプションパッドの状態に従って、 6つのケース、すなわちバンク数 2又は 4、並列入出力ビット数 4ビット、 8ビット又は 16ビッ卜の組合せが選択可能にされる。このボンデイングオプションはゥェ一ハエ程完了後の組み立て工程におけるボンディング工程で実施される。このようにして得られた内部信号 BANK2B、 B PX4、 BPX8、 BPX 16は図示を省略する後段回路に送られ、ァドレスバッファやプリデコーダの制御、メインアンプの制御、出力バッファの制御などに用いられる。

第 31図には前記アンチヒューズ回路を用いてボンディングオプションと同等の機能選択を可能にする構成が例示されている。前記フリップチップ型半導体集積回路では、チップの組み立て時にボンデング工程がないので、上記ボンディングオプション方式で機能選択を行う事はできない。従来のレーザヒューズも使えない。第 31図の構成は、それらの点を考慮したものであり、アンチヒューズ回路 AF 0〜AF 2を適用し、ゥエーハプロセスが完了してバンプ電極が形成された後でも、電気的にアンチヒューズ回路 AF 0〜 AF 2のプログラム設定で機能選択を行えるようにしたものである。第 31 図に示されるアンチヒューズ回路 AF 0〜AF 2には例えば前記第 21図のアンチヒューズ回路を利用できる。前記アンチヒューズ回路 AF 0〜AF 2 のプログラムはテストモードで行う。即ち、最初に、アンチヒューズ設定モ —ドに入る。例えば DRAMにおける WCBR (ライトイネーブル信号 WE 及びカラム 'アドレス 'ストロ一部信号 C ASをロウ 'アドレス 'ストローブ信号 R ASのイネ一ブルに先立ってイネ一ブルにする）テストモードとァドレス信号の一部を用いて、テストモードの 1つとしてこの動作モードに入ればよい。前記端子 VDCに破壊電圧 VDDを印加し、端子 CGNDに負電圧 Vbb' を印加する。絶縁破壊対象ヒューズを指定するためのプログラムアドレスは外部アドレス入力端子から通常のアドレス信号として供給する。前記アンチヒューズ AF0~AF 2によって設定可能な動作モードは第 32 図に示される通りであり、設定可能な機能は第 30図に対応する。尚、ここで説明した機能選択は、 DRAMにおける並列デ一夕入出力ビット数の構成、バンク数の切り換えの例であった。その他に、標準の DRAM においても、ファストページ、 EDOモード（Extended Data Out Page Mode)、ス夕ティヅクカラムなどの動作モード切り換えがボンディングオプションを用いて行われているが、これらの切り換えも前述と同様に、アンチヒューズプログラミングにより容易に実施することができる。

《アンチヒューズによるトリミング》

次に、アンチヒューズを内部電圧のトリミング修正に利用する場合について説明する。 DRAMのチップ内で電圧 VPERIを生成する場合、そのレベルはプロセスばらつきの影響を受けて変動する。プロ一ブ検査でその電圧 VPERIを測定し、許容範囲外ならば、それを修正する為にトリミング回路が利用される。そのトリミング設定に、前記アンチヒューズ回路を用いることができる。

第 33図にはトリミング設定回路の一例が示される。 3個のアンチヒユーズ回路 AF 10〜AF 12を有し、各回路から出力される信号は 3ビットの相補信号 FT 1, FTB 1〜FT3， F T B 3としてトリミングデコーダ 1 80に供給される。前記アンチヒューズ回路 A F 10〜AF 12には第 21 図のアンチヒューズ回路などを利用することができる。 AiB〜AkBは 3 ビッ卜のプログラムアドレス信号を意味する。前記トリミングデコーダ 18 ◦はその 3ビットの相補信号をデコードして、 8本の選択信号 TRM0〜R TM 7の内の 1本を選択レベルにする。デコーダ 180の論理は第 34図に例示されている。前記選択信号丁1 ^10〜丁11 7は抵抗分圧回路183の分圧電圧の選択信号とされる。即ち、基準電圧発生回路 181で生成された基準電圧を複数個の抵抗 R 1の直列回路によって抵抗分圧し、その分圧電圧を nチャンネル型の選択 MI Sトランジスタ Ml〜M 7で選択するようになつている。前記選択信号 TRM0〜TRM7は前記選択 MI Sトランジスタ M0~M 7のゲート制御信号とされる。選択 MI Sトランジスタ MO〜M 7 で選択された電圧は参照電圧 VREFとしてオペアンプ 182の反転入力端子に供給される。オペアンプ 182の出力は電源端子 Vc cに接続された p チャネル型出カトランジス夕 M 8のゲート電極に結合される。前記出力トランジス夕 M8のドレイン電位が電圧 VPER Iとされ、その分圧電圧がオペアンプ 182の非反転入力端子への帰還電圧とされる。前記電圧 VPERI は、帰還電圧の抵抗分圧状態に応じて、前記参照電圧 VREFの 2倍〜数倍のレベルを発生する。前記選択 M I Sトランジスタ M 1〜M7の内、第 33 図の上側の MI Sトランジスタがオン状態にされると、相対的にレベルの高い参照電圧 VREFが得られ、逆に第 33図の下側の MI Sトランジスタがオン状態にされると、相対的にレペルの低い参照電圧 V R E Fが得られる。通常は、アンチヒューズ回路 A F 10〜AF 11のヒューズをまったくプログラムしない状態では選択 MI Sトランジスタ M4を介して中央のレベルが得られるようにしている。

上記のような電圧レギユレ一夕のトリミング回路は ADCなどの回路にも適用することができる。また、トリミング回路は、電圧レギユレ一夕に限定されず、抵抗素子や容量素子を用いた遅延時間修正のための回路等にも利用することができる。

《フリップチップ型半導体集積回路の検査パッド》

次に、フリップチップ型半導体集積回路の検査パッドについて説明する。ここで、フリップチップ型とは、半導体チップの素子形成面（回路形成面）側を実装すべき実装基板と対向させて配置し、素子形成面に形成された電極と実装基板の電極とを互いに接続する実装技術の形態である。

先ず、ここで一例として挙げるフリップチップ型 DRAMの平面図を第 3 5図に示す。同図に示されるように、フリップチップ型 DRAM210のチップの中央部には長手方向に沿って多数の検査パッド 209が配列され、その外側には多数のバンプ電極 2 0 8がエリアアレイ状に配置されている。第 3 6図は第 3 5図の一部分を拡大し、表面の絶縁層を除去して再配置配線の引き回しが見えるように示した平面図である。即ち、検査パッドとバンプ電極との接続状態が示されている。前記検査パッド 2 0 9は、再配置配線 2 0 5を介してバンプ電極 2 0 8に接続されているもの 2 0 9 aと、バンプ電極には接続されていないもの 2 0 9 bとに大別される。一方の検査パヅド 2 0 9 aは、第 3 6図には図示されていないボンディングパッド（2 0 2 ) のうちの電源供給または信号入出力用ボンディングパッド（2 0 2 a ) に接され、更に当該ボンディングパッド（ 2 0 2 a ) から再配置配線 2 0 5が引き出されてバンプ電極 2 0 8に接続されている。他方の検査パヅド 2 0 9 bは、フリップチップ型 D R AM 2 1 0の最終使用段階では使用されず且つプローブ検査段階等で使用する図示されていないボンディングパッド（2 0 2 b ) に接続され、当該ボンディングパッド（ 2 0 2 b )はバンプ電極 2 0 8 には接続されていない。

第 3 7図〜第 4 3図は第 3 5図のフリップチップ型 D R AMの製造方法を示す断面図であり、電源または信号入出力用ボンディングパッド 2 0 2 aからバンプ電極 2 0 8までの再配置配線 2 0 5に沿った断面構造と、プローブ検査専用ボンディングパッド 2 0 2 b部分の断面構造とを、各製造段階を追つて示す。

第 3 7図は半導体基板に多数の回路素子が形成された D R AMチップ 2 0 1表面にボンディングパッド 2 0 2 ( 2◦ 2 a及び 2 0 2 b ) を形成し、ボンディングパッド 2 0 2の開口部を除いて，保護層 2 0 3で覆った状態の、ゥヱ一ハ断面を示している。これに示されるものは、従来のワイヤボンディング接続用ゥエーハの完成段階に相当する。

上記ゥエーハの表面に、先ず第 3 8図のように下部絶縁層 2 0 4を形成し、そこには、ボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) の部分を開口させる。

次に第 3 9図のように、ボンディングパッド 2 0 2 aからバンプ電極を形成すべき位置まで再配置配線 2 0 5を形成すると同時に、検査専用パッド 2 0 2 bについても再配置配線層 2 9 5を形成する。

そして、第 4 0図に示すように、表面絶縁層 2 0 6を形成し、再配置配線層 2 0 5、 2 9 5のボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) 直上部及びノ ^ンプ電極の形成部位分を露出させる。

更に第 4 1図に示されるように、バンプ電極形成部にバンプ電極下地金属 2 0 7を形成すると共に、ボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) の上部にもバンプ電極下地金属層 2 9 7を同時に形成する。

上記のようにして形成したボンディングパッド 2 0 2 ( 2 0 2 a及び 2 0 2 b ) 直上部のバンプ電極下地金属層 2 9 7が，電源または信号入出力用ボンディングパッド 2 0 2 aに対応した検査パッド 2 0 9 a及び検査専用ボンディングパッド 2 0 2 bに対応した検査パッド 2 0 9 bとなる。

次に第 4 2図に示すように検査パッド 2 0 9 a , 2 0 9 bにプローブ 2 1

1の先端を接触させてプローブ検査を行い、回路の冗長性を利用した不良品の救済や機能の選択、そして良品と不良品の選別等を実施する。

次に第 4 3図に示すようにバンプ電極下地金属 2 0 7上に半田でバンプ電極 2 0 8を形成し、完成したゥエーハを個々のチップに切断分離（ダイシング）することによってフリップチップ型 D R AMが得られる。

ボンディングパッド 2 0 2若しくはその表面の材料には通常アルミニウムまたはアルミ二ゥム合金が使用されるが、半導体素子内部の配線材料の種類によっては、銅や他の金属を用いても良い。

保護層 2 0 3の材質はシリコン酸化膜ゃシリコン窒化膜などの無機膜のほか、ポリイミドのような有機膜、及びこれらの組合せが用いられる。

下部絶縁層 2 0 4の材質は、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極 2 0 8に作用する応力（応力 ·歪み状態）を緩和すると共に再配置配線 2 0 5のキャパシタンスを低減するため、ポリイミドやフッ素系樹脂、各種エラストマ材料のような低弾性率（低弾性係数）かつ低誘電率の有機材料が望ましい。ここで、エラス卜マ材料としては、シリコン系、アクリル系などのゴム材料や、これらゴム材料を配合した低弾性率の高分子材料などが挙げられる。

下部絶縁層 2 0 4はワニスのスピンコートや印刷、あるいはフィルムの貼り付けによって形成する。下部絶縁層 2 0 4の厚さは応力及びキャパシ夕ンス低減の観点から 3〃m程度以上あることが望ましい。ただし，保護層 2 0 3に有機膜が用いられている場合は，下部絶縁層 2 0 4をこれより薄くするか、または省略することもできる。

前記再配置配線 2 0 5には例えば，厚さ l〜5 m程度の銅または銅合金の上下に厚さ 0 . 1〜0 . 5 zm程度のクロム、チタン、ニッケル、ニッケル合金等を積層した 3層配線構造を使用する。またアルミニウム及びその合金を使用することもできる。

前記表面絶縁層 2 0 6の材質は、バンプ電極 2 0 8に作用する応力を緩和するため、ポリイミドゃエポキシ、フッ素樹脂、更には各種エラストマ材料のような、低弾性率の有機材料が望ましい。

また、前記再配置配線の下側絶縁膜（更なる絶縁膜）は、バンプ電極にかかる応力吸収のため柔らかいものがよく、上側絶縁膜 2 0 6は、保護の観点から下側絶縁膜 2 0 4よりも比較的硬い材料を選択してもよい。具体的には、上側絶縁膜 2 0 6及び下側絶縁膜 2 0 4は、感光性ポリイミド樹脂膜で形成され、熱処理（キュア）前の溶剤量、分子量、フィラーの含有量などを変化させることによって、最終的な膜の硬さ（弾性率）を変化させることが可能である。また、上下絶縁膜を異なる材料で形成してもよい。この場合、例えば、上側絶縁膜 2 0 6をエポキシ系樹脂で形成し、下側絶縁膜 2 0 4をポリィミド系樹脂で形成することが考えられる。

前記バンプ電極下地金属 2 0 7としては、クロム、ニッケル、ニッケル ' タングステン、ニッケル '銅等の半田バリア性の高い金属を厚さ 0 . 3〜 3 μ. m程度形成することが望ましく、さらに半田の濡れ性及びプローブとの電気的接続性を確保するため、表面に厚さ 0 . 1 / m程度の金の薄膜層を形成しておくことが望ましい。

前記半田バンプ電極 2 0 8は、半田バンプ電極下地金属 2 0 7上に半田べ一ストを印刷するか、又は予め一定寸法に成形済みの半田ボールを転写した後、リフローさせることによって形成することができる。

上記のように電源、信号入出力用ボンディングパヅド 2 0 2 a、プローブ検査用ボンディングパッド 2 0 2 bの両方の直上部に検査パッド 2 0 9を設けることによって、再配置配線工程後にプロ一ブ検査を実施することが可能となるので、再配置配線工程前のボンディングパッド 2 0 2の損傷による接続信頼性の低下を防止することができる。

また、形成済みの半田バンプ電極 2 0 8にプローブ 2 1 1を当てないで検査を行うため、半田バンプ電極 2 0 8の変形が防止できると共に、半田バンプ電極 2 0 8の曲面への偏心したプローブ当てによるプロ一ブ 2 1 1の損傷も防止することができる。

更に、半田バンプ電極 2 0 8形成前の半田バンプ下地金属 2 0 7にプロ一ブ 2 1 1を当てる必要もないため、半田バンプ下地金属 2 0 7の表面に形成した金などの半田濡れ性向上のための層や、その下の半田バリア金属層を傷付ける虞もなくなり、半田との接続信頼性低下を防止することができる。更に、この例によれば、第 3 6図のように検査パッド 2 0 9がー列に配置されているため、第 4 2図に示したようにプローブ 2 1 1に安価なカンチレバ一方式のプローブを使用できる上、再配置配線を施さない通常のワイヤボンディング用ゥエーハのボンディングパッド 2 0 2とここで説明した前記検査パッド 2 0 9とのチップ平面内での位置が同一となるため、通常のワイヤボンディング用ゥェ一ハとプローブ 2 1 1を共用化することも可能である。そして、上述のフリップチップ型 D R AMでは、ボンディングパッド 2 0 2の投影面積内に検査パッド 2 0 9が入るため、検査パヅド 2 0 9の付加によるキャパシタンスの増加がほとんどない。

《検査パッドを用いる機能選択》

第 4 4図には 6 4メガビッ卜シンクロナス D R A Mチップにおけるボンディングパッド数と、このチップを搭載した従来の T S O P (表面実装パッケージの一種である Thin Smal l Out-line Package) 型パッケ —ジにおける外部端子数の内訳例が示される。 T S 0 Ρ型パッケージの外部端子であるリードとチップのボンディングパッドとは，金の細線によるワイヤボンディングによって接続する。

信号入出力用ボンディングパッドは、一対一で全てパッケージの外部端子に接続する。電源用ボンディングパッド数はパッケージの外部端子数より多く、複数のボンディングパッドから同一の外部端子に共通にヮィャボンディングする。

機能選択用ボンディングパッドは、ワイヤボンディング時にこれらのボンディングパッドを個別に電源電圧に接続するか、あるいは非接続とするかによつて、同一チップを異なる方式で動作させるためのものであり、入出力ビット数（ 4ビット， 8ビットまたは 1 6ビット）、ノンク数（ 2バンクまたは 4バンク）などを選択する。

プローブ検査専用ボンディングパッドはプローブ検査時のみに使用して、シンクロナス D R A Mチップ内部の動作状況を観測するためのものであり、パッケージの外部端子には接続しない。

またパッケージ外部端子中には、外形を他の半導体装置と共通化するなどのため、電気的には必要ない外部端子も設けられており、チップのボンディングパッドとは接続されていない。

第 4 4図の端子構成を有するシンクロナス D R A Mのようなチップに再配置配線を施してフリッブチップとする場合，フリヅプチップの完成品に全てのボンディングパッドに対応して半田バンプ電極を設けると、バンプ電極の数が大幅に増加する。このため，限られたチップ面積内にこれら多数のバンプ電極を配置するとンプ電極の間隔が狭くなり、基板実装時の位置決めが困難になると共に、高価な基板が必要となる ο

第 3 6図で説明したように一部のボンディングパヅド 2 0 2 bに対してはバンプ電極を設けずに検査パッド 2 0 2 bのみを設けることにより、半田バンプの数を増加させることなく、再配置配線工程後にプロ —ブ検査を実施することができる。

再配置配線 2 0 5を施すフリップチップ型半導体集積回路の場合、機能選択用ボンディングパッドの接続は次の Ξつの内の何れかの方法で行うことができる。

第 1の方法は全ての機能選択用ボンディングパッドに対応した半田バンプ電極 2 0 8を設け、フリップチップ型半導体集積回路を実装する基板側の結線で機能を選択する方法である。この方法は，同一の半導体集積回路を各仕様で共通に使用できるため品種数が減り、半導体メーカ側の管理が容易になるとともに、ユーザ側で機能を選択できるという利点がある。しかし、バンプ電極数が増大しバンプ間隔の狭小化を招くとともに、特定機能しか必要としないユーザに対しても基板配線の追加を要求することになる。

第 2の方法は個別の機能毎に再配置配線 2 0 5の結線パターンを変える方法である。この方法では機能選択の品種数だけ再配置配線 2 0 5 のパターンを準備する必要がある。また、ゥエーハ配線段階で機能が固定されるため、品種間の需要変化に柔軟に対応しにくいという問題がある

第 3の方法は、前記アンチヒューズ 1のような電気ヒューズを用いる方式である。この方法では、機能選択の全ての品種を同一の再配置配線パターンで形成することができ、しかも半田バンプ電極数の増加を伴わない。機能選択すなわちアンチヒューズ 1の設定は、プローブ検査同様、バンプ電極下地金属 2 0 7形成後のゥヱ一八にプローブを当てることによって行う。アンチヒューズ 1の設定に使用する端子は、半田バンプ電極 2 0 8に接続する信号入出力用及び電源用ボンディングパッド 2 0 2 aと兼用にしても、また、半田バンプ電極 2 0 8に接続しない検査パッドのような専用パッドとしても良い。後者の場合には、第 2 2図のトランジスタ T 9〜T 1 1で構成されるような回路が必要である。即ち、第 2 2図の例に従えば、アンチヒューズのプログラム時に端子 C G N D には負電圧 V b b，を供給しなければならないが、プログラムが済んだ後は、端子 C G N Dをフローティングにしておく事ができ、接地電圧 V s sに結合しなくても自動的に接地電圧 V s sが供給される。

機能選択をアンチヒューズによって行う場合は、従来のプローブ検査と同時に機能選択を行うことも可能となるため、アンチヒュ一ズ設定専用のボンディングパッドは、広義のプローブ検査専用ボンディングパッド 2 0 2 bとみなすことができ、また、アンチヒューズ設定時にプロ一ブを当てるためのパッドは広義の検査パッド 2 0 9 a、 2 0 9 bとみなすことができる。

第 3 6図で説明したように一部のボンディングパッド 2 0 2 bに対してはバンプ電極を設けずに検査パッド 2 0 2 bのみを設け、これを機能選択に用いることにより、半田バンプの数を増加させることなく、再配置配線工程後に機能選択を実施することができる。《再配置配線及び検査パッドのその他の構造》

第 4 5図には再配置配線部分の他の構造が断面図で示される。第 4 3 図の構造では表面絶縁層 2 0 6開口後に半田バンプ電極下地金属 2 0 7を形成しているのに対し、第 4 5図の構造では再配置配線 2 0 5上に予め半田バンプ電極下地金属 2 0 7を形成した後、表面絶縁層 2 0 6を形成し、ボンディングパッド 2 0 2直上部及び半田バンプ電極 2 0 8の形成部を開口させる。

この構造によっても、第 4 3図の構造と同様の効果を得ることができる。特に、第 4 3図の構造では半田バンプ電極下地金属 2 0 7の輪郭をエッチング加工で形成するのに必要なマスクが、第 4 5図の構造では不要となるため、加工コストを低減することができる。但し、第 4 3図の構造では、半田バンプ電極 2 0 8付け根外周部の直下に下部絶縁層 2 0 4と表面絶縁層 2 0 6の両方が存在しているのに対し、第 4 5図では下部絶縁層 2 0 4のみとなっている。このため第 4 3図の構造の方が、基板実装後に半導体装置と実装基板の熱膨張差などによってバンプ電極 2 0 8に作用する応力を緩和する効果に優れており、温度変化の繰り返しゃ、外力による基板変形の繰り返しなどに対する半田バンプ電極の接続信頼性が高くされる。

第 4 6図には検査パッドのレイァゥト構成の別の例が示され、その断面構造が第 4 7図に例示される。検査パッド 2 0 9 aはボンディングパッド 2 0 2 aを挟んで半田バンプ電極 2 0 8と反対側の表面絶縁層 2 0 6上に、バンプ電極下地金属層 2 9 7によって形成されている。プローブ検査専用ボンディングパッド 2 0 2 bに対しても、表面絶縁層 2 0 6上の隣接部に、バンプ電極下地金属層 2 9 7によって検査パッド 2 0 9 bが形成されている。

検査パヅド 2 0 9 aをボンディングパッド 2 0 2 a直上からずらし、バンプ電極下地金属 2 9 7で形成してあるので、仮にプローブ検査時に検査パヅド 2 0 9 aが損傷しても、ボンディングパッド 2 0 2 aや再配置配線 2 0 5が露出することはない。したがってボンディングパッド 2 0 2 aとバンプ電極下地金属 2 0 7との間の電気的接続が水分による腐食などによって切断される虞はない。ボンディングパッド 2 0 2直上部に検査パッド 2 0 9を設ける第 4 3図や第 4 5図の構造に比べて、平坦な検査パッド 2 0 9を得ることができる。

第 4 6図のようにチップ中心線上もしくはその近傍にボンディングパッド 2 0 2を配列し、列の両側に半田バンプ電極 2 0 8を配置する構造のフリップチップ型半導体集積回路では、ボンディングパッド列の両側に交互若しくは数個置きに反対側に再配置配線 2 0 5を引き出すので、検査パヅド 2 0 9をボンディングパッド列の両側に振り分けて配置することにより、ボンディングパッド列の直上もしくは同一側に設けるよりも大きな寸法の検査パッド 2 0 9を設けることができる。

検査パッド 2 0 9は下部絶縁層 2 0 4と表面絶縁層 2 0 6が積層された上に形成されるため、下部の半導体回路素子からの距離を大きくすることができ、検査パッド 2 0 9の付加によるキャパシタンスの増加を軽減することができる。

さらに下部絶縁層 2 0 4、表面絶縁層 2 0 6の何れか片方にポリイミドなどの有機絶縁膜を使用すれば、一般の無機絶縁膜に比べて比誘電率が低いため、キャパシタンス低減効果が大きくなり、両方に使用すれば最大の効果を得ることができる。

また、検査パッド 2 0 9の下地となる表面絶縁層 2 0 4にポリイミドなどの有機絶縁膜を使用する場合、一般の無機絶縁膜に比べて弾性率が低いため、検査パヅド 2 0 9をクロム、ニッケルなど硬い半田バンプ下地金属 2 0 7で形成した場合でも、検査パッド 2 0 9の表面が変形しやすくなる。このため、プローブ 2 1 1先端との接触面積が大きくなり、電気的接続性が向上する。この効果は有機絶縁膜を下部絶縁層 2 0 4と表面絶縁層 2 0 6の両方に使用することにより一層顕著に現れる。

第 4 8図には検査パッドの断面構造の別の例が示される。第 4 7図との差異は、第 4 3図に対する第 4 5図の関係同様、バンプ電極下地金属 2 0 7形成のためのマスクを省略して、コストを低減可能にした点である。即ち、第 4 7図の場合は検査パッド 2 0 9 a表面の半田バンプ電極下地金属層 2 9 7の下に接して再配置配線層 2 0 5が存在しているため、プローブ検査時に半田バンプ電極下地金属層 2 9 7が損傷を受けると、再配置配線層 2 0 5が露出する可能性がある。そこで、第 4 7図のように、検査パッド 2 0 9 aと半田バンプ電極 2 0 8を互いにボンディングパッド 2 0 2 aの反対側に配置することによって、もし検査パッド 2 0 9 a部分の再配置配線層 2 0 5に腐食等が生じても、ボンディングパッド 2 0 2 aと半田バンプ電極 2 0 8の間の電気的接続には影響しないため、高い接続信頼性を得ることができる。

第 4 8図の構造では、検査パッド 2 0 9 aが下部絶縁層 2 0 4の上に形成されているため、第 4 7図の実施例に比べればキャパシタンス低減効果は小さい。しかし，第 4 7図よりも低コス卜で製造することができ、下部絶縁層 2 0 4を有機絶縁膜で形成することにより、無機絶縁膜上に検査パッドを形成する特開平 8— 2 9 4 5 1号公報記載の技術等に比ベて、検査パッド 2 0 9の付加によるキャパシタンス増大を軽減する効果がある。また、第 4 8図の構成においても、下部絶縁層 2 0 4を有機絶縁膜で形成することにより、その上に形成する検査パツド 2 0 9の表面が変形しやすくなるため、プローブ 2 1 1との接触性が向上する。第 4 9図には検査パッドのレイァゥト構成の別の例が示され、その断面構造が第 5 0図に例示される。電源または信号入出力用ボンディングパッド 2 0 2 aに対応した検査パッド 2 0 9 aは、ボンディングパヅド 2 0 2 aと半田バンプ電極下地金属 2 0 7を接続する再配置配線 2 0 5の途中から分岐した位置の表面絶縁層 2 0 6上に形成されている。プローブ検査専用ボンディングパッド 2 0 2 bに対しては、ボンディングパヅド直上部に検査パヅド 2 0 9 bを設けている。このような位置に検査パヅド 2 0 9 aを設けても、ボンディングパヅド 2 0 2 a直上に比べて平坦な検査パッドが得られる。キャパシタンス低減効果は第 4 7図と同様である。

検査パッド 2 0 9 aは再配置配線 2 0 5から分岐して形成されているため、プロ一ブ検査で検査パッド 2 0 9 aが損傷しても、ボンディングパッド 2 0 2 aと半田バンプ電極下地金属 2 0 7の間の電気的接続信頼性には影響しない。

プローブ検査専用ボンディングパッド 2 0 2 bについては、半田バンプ電極 2 0 8との接続信頼性が無関係なため、特に検査パッド 2 0 9 b の損傷の影響を考慮する必要はなく、第 4 9図のようにボンディングパッド 2 0 2 bの直上部や任意の位置に設けておいても問題はない。表面絶縁層 2 0 6又は表面絶縁層 2 0 6 と下部絶縁層 2 0 4の両方に有機絶縁膜を使用することによって検査パッド 2 0 2とプローブ 2 1 1 との接触性が向上することは第 4 7図の構造と同様である。

第 5 1図はプローブ検査専用ボンディングパッド 2 0 2 bのみに検査パッド 2 0 9 bを設けた例が示される。プローブ検査専用ボンディングパッド 2 0 2 bには、当該ボンディングパッド 2 0 2 bより大きく形成した検査パッド 2 0 9 bを設け、電源及び信号入出力用ボンディングパッド 2 0 2 aについては、半田バンプ電極 2 0 8形成前の半田バンプ電極下地金属 2 0 7を使用してプローブ検査を行うものとする。

検査パッド 2 0 9 bが不可欠で、且つ電気特性に無関係なプローブ検査専用ボンディングパヅド 2 0 2 bのみに検査パッド 2 0 9 bを設けることにより、他のボンディングパッド、特に信号入出力用配線のキヤパシ夕ンス増加を防止できる。また、検査パッドの数が少なくて済み、電気特性にも影響しないため、検査パッド 2 0 9 bの寸法及び間隔を十分大きくすることが可能である。

第 5 2図は検査パッド 2 0 9をボンディングパッド 2 0 2側方の再配置配線 2 0 5からボンディングパッド 2 0 2の直上部に向かって延在させた例を示す断面図である。ボンディングパッド 2 0 2の直上部を利用することによって、キャパシタンスを増加させることなく，平坦で寸法の大きな検査パッド 2 ◦ 9を形成することができ、しかも、検査パッド 2 0 9の損傷が電気的接続信頼性に影響しない。この構造の場合にも、表面絶縁層 2 0 6を有機絶縁膜で形成することにより、検査パッド 2 0 2とプローブ 2 1 1との接触性が向上する。

《フリップチップ型半導体集積回路の製造方法》

第 5 3図〜第 5 7図にはフリップチップ型半導体集積回路の製造ェ程が各段階毎に斜視図で示される。

第 5 3図は従来のワイヤボンディング接続用ゥエーハの完成段階である。すなわち、前記第 3 7図の状態でのゥエーハ 2 2 0の全体を示した図であり、各チップ 2 1 0には夫々前記ボンディングパッド 2 0 2が形成されている。

フリップチップ型半導体集積回路を製造するには、まず、第 5 4図のゥエーハ 2 2 0に第 3 8図〜第 4 1図に例示されるように、下部絶縁層 2 0 4、再配置配線 2 0 5、表面絶縁層 2 0 6、及びバンプ電極下地金属 2 0 7などを形成し、第 5 4図に示すようなバンプ電極下地金属 2 0 7の形成された状態のゥェ一ハ 2 2 0を得る。第 5 4図の状態は断面では第 4 1図の状態に相当する。次に第 5 5図に示すように、複数のプローブ 2 1 1をその先端がゥェ —ハ 2 2 0上の複数の検査パッド 2 0 9 (第 5 5図では図示を省略）に同時に接触するよう位置決めして固定したプローブカード 2 2 1を使用してプローブ検査を行う。

複数のプローブ 2 1 1を同時に複数の検査パッド 2 0 9に接触させることによって、チップ 2 1 0の 1個分または複数個分の検査パヅド 2 0 9を同時に検査し、接触位置を順次移動させて検査を行うことによりゥェ一ハ 2 2 0上の全てのチヅブ 2 1 0に対してプローブ検査を行う。この時、同一のまたは同様な別個のプローブ力一ド 2 2 1を用いて機能選択や欠陥救済を同時に又は連続して行うことができる。

次に、半田バンプ電極の形成工程を、半田ペースト印刷方式を例に採つて第 5 6図により説明する。図示のようにゥェ一ハ 2 2 0の表面のバンプ電極下地金属 2 0 7の配置に対応して開口 2 2 3を形成した半田印刷マスク 2 2 2を、ゥエーハ 2 2 0上に位置合わせして重ね、スキージ 2 2 4によって半田べ一スト 2 2 5を印刷する。印刷直後の状態では図中の断面図に示すように、半田ペースト 2 2 5がバンプ電極下地金属 2 0 7よりもやや広い領域に平坦に印刷されている。このゥエーハをリフロー加熱し、半田ペースト 2 2 5を溶融させると、半田が球状に凝集し、半田バンプ電極 2 0 8が形成される。

バンプ電極 2 0 8形成後のゥェ一ハ 2 2 0は第 5 7図に示すようにダイシングブレード 2 2 6によって個片のチップ 2 1 0に切断分離することにより、フリップチップ型半導体集積回路の完成品を得ることができる。完成品にはさらに必要に応じてバーンィン検査や性能、外観などの各種最終検査が施され、所定のマーキングゃ包装を行った後出荷される。

《再配置配線形成工程以降の製造工程》第 5 8図は本発明のフリップチップ型半導体集積回路の再配置配線形成工程以降の製造工程フローを、（a ) , ( b ) , ( c ) ，（d ) の 4通りで示している。同図に示される製造フローは、前記第 4 3図の構造を一例とすれば、絶縁層 2 0 4の上に再配置配線 2 0 5を形成する再配置配線形成 S 1、 2 0 6のような絶縁層を形成する表面絶縁層形成 S 2、 2 0 7のようなバンプ電極下地金属そして検査パッド 2 0 9の下地金属 2 9 7などを形成するバンプ電極下地金属形成 S 3、前記アンチヒユーズ 1のプログラムによるモ一ド設定のような機能選択 S 4、プロ一ブ検査 S 5、前記アンチヒューズ 1のプログラムによる不良ビット置き換えのような欠陥救済 S 6 s バンプ電極を形成するバンプ形成 S 7 s ゥエーハからチップを切り出す個片切断（ダイシング） S 8、バーンィン S 9 及び最終検査 S 1 0の各工程を含む。

第 5 8図の（a ) に示される製造のフローは、バーンイン S 9すなわち高温での連続動作試験を、個片切断 S 8の後にチップ単位で行う場合の製造フローである。フリップチップ型半導体集積回路では再配置配線によって半田バンプ電極の間隔をボンディングパッドの間隔（ 6 0 ~ 1 5 0〃 m程度）より広げている（ 0 . 5〜 1 . 0 mm程度）ため、 B G A (ボール 'グリヅド 'アレイ）型の C S P (チップ 'サイズ 'パッケージ）に使用されるバーンィン用ソケットを使用することによって、容易にチップ単位でのバ一ンィンを行うことができる。即ち、バーンィン工程に先立って、予めチップ上にバンプ電極が形成され、且つ、そのバンプ電極の配列パターンをバーンィン用ソケッ卜の電極配列パターンに対応させることによって、特別な仕様のバーンィン用ソケットを新規に準備する必要がないので、フリップチップ型半導体集積回路の組み立てコストを低減する事が可能である。また、前記バンプ電極を接続端子として利用した前記バーンイン用ソケットを用いない場合でも前記検査パッド 2 0 9を利用してバ一ンィンの為の電気的接続を行う事は可能である。この場合は、バンプ電極間に配置された検査用パッドにプロ —ビングが可能な狭ピッチの高価なバーンィン用接触子が必要になる反面、ソケットの高温での接触による半田バンプ電極 2 0 8の変形を防止することができる。

第 5 8図の（b ) 及び（ c ) の製造フローはバーンイン S 9を個片切断 S 8の前にゥェ一ハ段階で行う。特に第 5 8図の（b ) は、前記検査パヅド 2 0 9又は半田バンプ電極 2 0 8の形成前のバンプ下地金属 2 0 7を用いて、半田バンプ電極形成前にバーンィンを行う場合の製造フローである。バンプ電極を使用しないでバーンィンの電気的接続を行うため、バーンィン用ソケッ卜の高温環境下での接触による半田バンプ電極の変形を防止することができる。また、半田バンプ電極形成前の平坦な段階でバーンィンを行うため、半田バンプ電極 2 0 8が障害となることなく容易に検査パヅド 2 0 9にソケットなどのバーンィン用接触子を当てることができる。また、ゥェ一ハ段階でバ一ンィンを行うので、複数チップを一括してバ一ンィンでき、検査のスループヅトを向上させることが可能である。

第 5 8図の（ c )は半田バンプ電極形成後にバーンィンを行う場合の製造フローを示す。バーンィン用接触子は半田バンプ電極 2 0 8に接触させる。半田バンプ電極 2 0 8にパ一ンィン用接触子を接触させる場合はバーンィン時に半田バンプ電極 2 0 8に変形を生じさせ易いが、パンプ電極下地金属 2 0 7に損傷あるいは表面劣化を生じさせる危険性がなく、信頼性の高いバンプ下地金属、再配置配線の形成が可能になる。この場合にも、第 5 8図の（b ) と同様にゥエーハ段階でバーンィンを行うため、検査のスループットを向上させる事が可能である。

第 5 8図の（d ) に示される製造フローは、第 5 8図の（a ) 〜（ c ) の各フローの表面絶縁層形成 S 2の工程とバンプ電極下地金属形成 S 3の工程を入れ換えた製造フローであり、機能選択工程以降の工程は第 58図の（a) 〜（ c) の何れかの製造フローと共通である。第 58図の（a) ~ (c) と第 58図の（d) との関係は第 43図及び第 47図の構造と、第 45図及び第 48図の構造との関係に対応し、第 58図の (d)の製造フローでは再配置配線 205とバンプ下地金属 207を同 —工程で形成したので、第 5 8図の（a) ~ ( c) の製造フローに比べてバンプ電極下地金属の形成コストを低減することができる。

尚、半導体集積回路素子が充分確立されたプロセスで製造され、不良率が低い場合には、バ一ンィンが省略されることもある。この場合には、第 58図の（a) ~ (c) の各製造フローは全く同一となり、差異はなくなる。

第 5 9図には以上の各製造工程フローにおけるプローブ検査 S 5、バ —ンィン S 9 , 最終検査 S 1 0の各検査工程でのプローブ、ソケットなどのチヅプ接触箇所をまとめて示してある。第 5 9図において、ブローブ検査専用端子（パツド）は、プローブ検査（広義には機能選択、欠陥救済を含む）時のみに使用し、本発明で述べた検査パッド 209にプローブを接触させる。

電源供給及び信号入出力用端子については、プローブ検査時及びバーンィン時の接触箇所は上記第 58図の（a) ~ (c) の何れのフローを採用するかによって異なる。ただし最終検査は何れの場合も完成品としての半田バンプ電極を使用して行う。

第 5 8図の各製造工程フローでは、何れも機能選択 S 4、プロ一ブ検査 S 5、欠陥救済 S 6を連続して実施している。機能選択 S 4と欠陥救済 S 6にアンチヒューズを利用する場合、これら三つの工程は何れもプ口一ブをゥヱ一ハに接触させることによって電気的処理のみ（レーザによるヒューズ切断や再配置配線の変更を伴わない）によって行うことができるので、 1回のプロ一ビングで（即ち他のチップに対するプロ一ビングの後に再度プロ一ビングすることなく） 3工程を一括して処理することができ、工程を簡略化することが可能となる。この場合は，機能選択ゃ欠陥救済も広義のプローブ検査に含めて考えることができる。第 5 8図の各製造工程フローでは、何れも半田バンプ電極形成 S 9を第 5 6図で示した方法などで個片切断 S 8の前のゥェ一ハ段階で一括して行っており、個片のチップ毎に半田バンプ電極を形成する従来の B G Aや C S Pの製造工程に比べて能率良く半田バンプ電極を形成することができる。

さらに機能選択 S 4、プローブ検査 S 5、欠陥救済 S 6の三つの工程を半田バンプ電極形成 S 7の前に行うことにより、半田バンプの突起が障害となることなく容易にプロ一ビングを行うことができる。

機能選択 S 4はプローブ検査 S 5又は欠陥救済 S 6の後に実施することも可能である。しかし，機能選択 S 4をプローブ検査 S 5の前に実施すれば、プローブ検査 S 5の時には予め選択した機能についてのみ検査を行えば良くなるため、検査項目を削減し検査能率を向上させることが可能となる。

機能選択 S 4によって得られる各品種間の需要割合は市場の動向によって常時変化する。したがって需要の変化に柔軟に対応し、かつ品種毎の在庫量を最小限とするためには、機能選択前の状態で在庫を有していることが望ましく、しかも機能選択後の工程ができるだけ短期間に対応できるものであることが望ましい。機能選択にアンチヒューズを利用することにより、全ての品種に同一の再配置配線パターンを施し、パンプ電極形成直前の状態で在庫保管することができる。これによつて、需要変化に応じて短期間で必要な品種を製造することができ、在庫量も削減することが可能となる。

第 5 8図で説明した製造フローに対しては、上記とは逆に、前記プログラム素子による機能選択 S 4を前記バンプ電極の形成 S 7後に行うことができる。この場合には、機能選択のためにプログラム素子へ電圧を印加するための電極を突起状電極と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてゥ： !：一ハ工程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。

以上説明したフリップチップ型半導体集積回路及びその製造方法によれば以下の作用効果を得ることができる。

〔 1〕フリップチヅプ型半導体集積回路 8 0 , 1 0 0にアンチヒューズ 1のようなプログラム素子を採用するから、プログラム素子としてレーザで熔断可能なヒューズを用いることによって顕在化される信頼性の低下を全く引き起こさない。

前記再配置配線 2 0 5のような導電層を前記パッド 2 0 2 a， 2 0 2 bのような端子の配列に対する突起状電極 2 0 8の再配置用配線として用いる場合、前記導電層の上下に絶縁膜 2 0 4 , 2 0 6を配置すれば、突起状電極を介して半導体基板に与えられる応力 ·歪状態を緩和させることができる。

フリップチップ型半導体集積回路は、プローブテス卜のための検査パヅドなどに用いることができるパヅド電極 2 0 9 a , 2 0 9 bを表面に露出させておくことができる。プログラム素子に所定の電位差を形成する為の電圧印加に前記パッド電極の内の一部のパッド電極 2 0 9 bを用いる事ができる。プログラム素子をプログラムした後、パッド電極をフローティングにしておけば良い回路構成（第 2 2図のトランジスタ T 9 ~ T 1 1から成る回路）の場合には、パッド電極 2 0 9 bには突起状電極 2 0 8を割当てなくても良い。こうすれば、フリップチップ型半導体集積回路のプログラム素子の状態を電気的に変更するために必要となる電極がその他の用途の突起状電極の数を制限しない。これに対し、プログラム素子をプログラムした後、パッド電極を接地電位 V s s又は電源電圧 V c cに強制しなければないらない回路構成の場合には、パッド電極 2 0 9 bには突起状電極 2 0 8を割当て、基板実装に際して当該突起状電極を配線基板上の電源配線に接続しておけば良い。

前記アンチヒューズ 1のようなプログラム素子に所定の電位差を形成する為の電圧が V b b，や V D Dのようにプログラム素子以外の回路の通常の動作電源電圧 V s s , V c cと相異する電圧である場合には、前記プログラム用電圧の印加電極を複数のプログラム素子に共通化すれば、そのような外部端子の数を減らす事が出来る。

アンチヒューズ 1の絶縁膜を破壊するために正電圧 V D Dと負電圧 V b b，を利用するので、アンチヒューズ 1の破壊用電位差を得るとき、回路の接地電圧 V s sを基準とした絶対値的な電圧をほぼ通常動作の電圧に抑える事が可能になる。

前記アンチヒューズ 1のようなプログラム素子は不良の救済に用いることができる。また、前記プログラム素子は半導体集積回路の機能選択に用いることができる。これにより、フリップチップ型半導体集積回路において、突起状電極を形成した後でも機能選択若しくは動作モード選択と言う点でボンディングオプションと同等の融通性を簡単に得ることができる。前記アンチヒューズのようなプログラム素子は回路の特性を選択する為のトリミング情報の記憶手段として採用することもできる。

〔 2〕フリヅプチップ型半導体集積回路にアンチヒューズ 1のようなプログラム素子を採用した半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド 2 0 2を有するゥェ.一ハなどを完成させる第 1の工程の他に、前記ボンディングパッド 2 0 2の一部に対応する実装接続用の複数個のバンプ電極 2 0 8を形成する第 2の工程 S 7と、前記ゥェ一ハに形成されている回路を検査する第 3の工程 S 5と、前記第 3の工程による検査結果に従って欠陥部分を救済回路に置き換える第 4の工程 S 6と、パ一ンィンを行う第 5の工程 S 9と、前記ゥェ一ハをダイシングする第 6の工程 S 8とを含む。そして、前記アンチヒューズ 1の状態を不可逆的に変化させて前記回路の機能を選択する第 7工程 S 4を含む。上記により、レーザで熔断可能なヒューズをプログラム素子として用いることなく、半導体集積回路の機能選択が可能である。これにより、機能選択が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。

前記プログラム素子による機能選択を前記バンプ電極 2 0 8の形成前に行うことができる。即ち、前記第 7工程 S 4の後に前記第 2の工程 S 7を行う。バンプ電極 2 0 8を形成した後はゥヱ一ハ上に少なからず凹凸ができる。バンプ電極 2 0 8の形成前に機能選択を行えば、そのためのアンチヒューズ 1への電圧印加用パッド若しくは端子に対するプローブの接触が容易であり、機能選択の作業能率を向上させることができる。

上記とは逆に、前記アンチヒューズ 1による機能選択 S 4を前記パンプ電極 2 0 8の形成（S 7 ) 後に行うことができる。この場合には、機能選択のためにアンチヒューズ 1へ電圧を印加するための電極をバンプ電極 2 0 8と同様に半導体集積回路の表面に露出させおく必要がある。但し、機能選択に伴う処理を除いてゥェ一ハエ程の殆どを終えた状態で半導体集積回路を在庫できるので、在庫管理が容易である。前記欠陥部分を救済回路に置き換える前記第 4工程 S 6において、前記置き換えは、前記アンチヒューズ 1の状態を不可逆的に変化させて行うことができる。このとき、機能選択 S 4、検査 S 5、及び救済 S 6の各工程は、 1回路ブロービング処理で済ませる事ができる。すなわち、前記第 3工程、前記第 4工程及び前記第 7工程を連続的に行い、各工程には必要に応じて前記端子又はバンプ電極 2 0 8に対するプロ一ビング処理を含む。機能選択 S 4、検査 S 5、及び救済 S 6の各工程の後にバンプ電極 2 0 8を形成すれば（ S 7 ) 、アンチヒューズへの電圧印加用パッド若しくは端子に対するブローブの接触が容易であり、機能選択はもとより検査及び救済の作業能率も向上させることができる。

前記バーンィンを行う第 5工程 S 9の後に第 2工程によりバンプ電極 2 0 8を形成すれば（S 7 ) 、高温環境下での突起状電極の変形を考慮しなくてもよいから、その点においてバーンィンを容易に行うことができる。

〔3〕フリップチップ型半導体集積回路における欠陥部分を救済回路に置き換えることに着目したとき、半導体集積回路の製造方法は、例えば従来のボンディングワイヤ接続用ボンディングパッド 2 0 2を有するゥェ一ハなどを完成させる第 1の工程の他に、前記ボンディングパッド 2 0 2の一部に対応する実装接続用の複数個のバンプ電極 2 0 8を形成する第 2の工程 S 7と、前記ゥェ一ハに形成されている回路を検査する第 3の工程 S 5と、前記第 3の工程による検査結果に従って欠陥部分を救済回路に置き換える第 4の工程 S 6と、バーンインを行う第 5のェ程 S 9と、前記ゥヱーハをダイシングする第 6の工程 S 8とを含み、前記第 4工程 S 6は、前記アンチヒューズ 1の状態を不可逆的に変化させて前記置き換えを行う工程とされる。前記第 4工程では、例えば、前記複数のボンディングパッド 2 0 2のうち前記アンチヒューズ 1に接続されている所定の端子を介して前記アンチヒューズ 1に所定の電位差を形成する為の電圧を印加する。上記により、レーザで熔断可能なヒュ —ズをプログラム素子として用いることなく、半導体集積回路の欠陥救済が可能である。これにより、救済が施されて製造されたフリップチップ型半導体集積回路の歩留まり向上並びに信頼性向上に寄与することができる。

〔4〕フリップチップ型半導体集積回路のプローブテス卜に着目したとき、バンプ電極が設けられずプローブ検査にのみ用いられるボンディングパッドのような端子 2 0 2 bの直上もしくは近傍に、再配置配線層 2 0 5もしくはバンプ電極下地金属層 2 9 7等の導電層を用いた検査パッド 2 0 9 bを設ける。すなわち、前記検査パッド 2 0 9 bをバンプ電極 2 0 8と排他的に設ける。これにより、回路基板への実装と言う意味で実用的な間隔でのバンプ電極の配置を最大限に容易化することができる。

バンプ電極 2 0 8を設けるボンディングパッド 2 0 2 aのような端子についても同様の検査パッド 2 0 9 aを設けても良い。

プロ一ブ検査はこれらの検査パッド 2 0 9 a , 2 0 9 bを用いて、若しくは、前記検査パッド 2 0 9 bと共に、バンプ電極形成前のバンプ電極下地金属 2 0 7を併用して実施する。上記により、検査パッド 2 0 9 bを使用することにより、プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。バンプ電極 2 0 8を有する端子に対しても検査パッド 2 0 9 aを追加することにより、ゥェ一ハプローブテストを検査パッド 2 0 9 a， 2 0 9 bだけを用いて容易に行う事ができる。

更に、ボンディングパッドのような端子の近傍に設けられバンプ電極下地金属よりも寸法の小さな検査パッド 2 0 9 a， 2 0 9 bを使用することにより、再配置配線工程後にプロ一ブ検査を実施することができる _c また、ポリイミドなどの有機絶縁層 2 0 4の上に再配置配線 2 ひ 5のような導電層及び検査パッドを形成する。比誘電率が小さく厚膜化の容易な有機絶縁層上に検査パッドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。また、有機絶縁層の弾性係数が比較的小さいため、検査パッド表面が変形し易くなり、プローブの接触性が向上する。

そして、再配置配線上に絶縁層 2 0 6を形成し、その上にバンプ電極下地金属 2 0 7及び検査パッド 2 0 9 bを形成する。よって、再配置配線の上下 2層の絶縁層 2 0 4 , 2 0 6を積層した上に検査パヅドを設けることにより、検査パッドと下部半導体回路の間のキャパシタンスを低減することが可能となる。

〔 5〕前記検査パッドを設けた構造の半導体集積回路の製造方法において、バーンインは、バンプ電極形成後ダイシングしてから行い、或いは、その逆に、バーンィン後バンプ電極を形成してダイシングを行っても良い。前者においては、フリップチップ型半導体集積回路と同様に外部接続電極がェリアアレイ状にマッピングされた B G A (ボールグリッドァレイ）型の半導体チップの為に用意されているバーンィン用ソケットを流用でき、或いはバンプ電極のェリァアレイ状の配列を既存のバーンィン用ソケッ卜の端子配列に合せることにより、特別な仕様のバーンィン用ソケットを新規に用意しなくても済み、チップ単位でのバーンィンを容易に行う事が出来、また、テストコストの低減にも寄与する。後者は、プローブテストだけでなく、バーンィンも、検査パヅド 2 0 9 a , 2 0 9 b或いは検査パッド 2 0 9 bとバンプ状電極下地金属 2 0 7を用いて行う事が出来る。したがって、高温下でソケッ卜に接触する事により半田バンプ電極のような突起状電極が変形するのを防止する事が出来る以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、欠陥救済、機能選択、トリミングなどの手段は、 D R A Mやシンクロナス D R A M以外に、 S R A M、 E E P R O M、フラッシュメモリ、不揮発性記憶素子を用いたプログラマブルロジックアレイ等の各種メモリ、そしてマイクロコンビユー夕やマイクロプロセッサ等の種々の論理 L S Iにも適用することができる。

また、プログラム素子は電位差によって絶縁破壊されるアンチヒュ一ズに限定されず、電位差によって溶融されて高抵抗状態にされるその他の電気ヒューズであってもよい。また、欠陥救済における救済ァドレスのアクセス判定にセレクタ 3等を用いる構成は一例であり、種々の回路構成を採用することができる。同じく、アンチヒューズ回路の構成、ァドレス比較回路の構成についても種々変更可能である。また、ボンディングオプションに代わる機能選択やトリミングについてもその他の用途に適用する事が出来る。

アンチヒューズのようなプログラム素子に印加する電位差は負極性の電圧と正極性の電圧の双方を用いる事に限定されない。回路の接地電圧基準で一方の極性の電圧だけを用いるようにしてもよい。

また、 V b b，のような負電圧の入力端子はヒューズプログラムの専用端子である事に限定されない。ァドレス入力端子などの特定の外部端子を兼用してもよい。兼用端子は例えばプログラムモードで前記 C G N Dのような端子機能が選択されることになる。

また、以上の説明ではワイヤボンディング接続用ゥエーハに再配置配線や検査パッド及びバンプ電極を追加した製造工程を経てフリッブチップ型半導体集積回路を構成した。本発明は、そのような考え方に限定されず、当初より、フリップチップ型半導体集積回路を製造することを企図した工程を経る事ができる。その場合には、ボンディングパッドのようなパッド電極を設け無くてもよい。再配置配線のような導電層に接続する端子が有ればよい。

電気ヒューズは、その両端に所定電圧が与えられることにより電気ヒユーズの両端（電流経路）の抵抗値が大きくなる構成や逆に小さくなる構成（アンチヒューズ）の他に、以下のものを用いてもよい。すなわち、電気ヒューズは可逆的に情報を保持可能な素子で構成してもよい。例えば、 EEPROM、 FRAM、フラッシュメモリなどで電気ヒューズを構成してもよい。或いは、一度だけ書き込み可能な ROMや E PROM で電気ヒューズを構成してもよい。産業上の利用可能性

本発明は、半導体基板に回路基板実装用の半田バンプなどの突起状電極を備える DRAMやシステム L S Iなど種々の半導体集積回路に広く適用することができる。

Claims

請求の範囲

1 . 半導体基板と、

前記半導体基板上の素子形成層に形成された複数の回路素子と、前記素子形成層の表面に形成され所定の前記回路素子に接続される複数の端子と、

前記複数の端子の内の一部の端子である第 1の端子に夫々接続され前記素子形成層の上に延在する複数の導電層と、

前記導電層に夫々接続された突起状電極と、

前記複数の端子の内の残りの端子である第 2の端子の全部又は一部に夫々接続された検査パッドと、

前記突起状電極及び検査パッドを露出させて表面を覆う絶縁膜と、を有して成るものであることを特徴とする半導体集積回路装置。

2 . 半導体基板と、

前記複数の端子の内の一部である第 1の端子に夫々接続され前記素子形成層の上に延在する複数の導電層と、

前記導電層に夫々接続された突起状電極と、

前記複数の端子の内の残りの端子である第 2の端子の全部又は一部と前記第 1の端子の全部又は一部に夫々接続された検査パッドと、前記突起状電極及び検査パッドを露出させて表面を覆う絶縁膜と、を有して成るものであることを特徴とする半導体集積回路装置。

3 . 前記導電層は、金属配線であり、前記絶縁膜は、前記金属配線上に形成され、前記金属配線の下部には、更なる絶縁膜が形成されて成るものであることを特徴とする請求の範囲第 1項又は第 2項記載の半導体集積回路装置。

4 . 前記絶縁膜と前記更なる絶縁膜は、異なる材料で形成され、前記絶緣膜は、前記更なる絶縁膜より高弾性率の材料で形成されて成るものであることを特徴とする請求の範囲第 3項記載の半導体集積回路装

5 .前記絶縁膜は有機物質を含む膜であることを特徴とする請求の範囲第 3項記載の半導体集積回路装置。

6 . 前記有機物質を含む膜は、ポリイミド膜、フッ素樹脂膜、又はシリコン若しくはァクリル系ゴム材料を含むエラストマ膜であることを特徴とする請求の範囲第 5項記載の半導体集積回路装置。

7 .前記検査パッドは対応する前記端子の直上に配置されて成るものであることを特徴とする請求の範囲第 1項又は第 2項記載の半導体集積回路装置。

8 . 前記検査パッドは半導体基板の中央部に規則的に配置され、前記突起状電極は前記検査パッドの外側に規則的に配置されて成るものであることを特徴とする請求の範囲第 7項記載の半導体集積回路装置。 9 .前記検査パッドは前記絶縁膜の上に延在するものであることを特徴とする請求の範囲第 1項又は第 2項記載の半導体集積回路装置。 1 0 . 半導体ゥエーハ上の素子形成層に所要の回路を構成すると共に、前記素子形成層の表面に前記所定の回路素子に接続された複数の端子を形成し前記複数の端子の内の一部の端子である第 1の端子に夫々接続され前記素子形成層の上に複数の導電層を延在させる第 1 の工程と、

前記延在された導電層に接続する突起状電極を形成する第 2のェ程と、前記複数の端子の内の残りの端子である第 2の端子の全部又は一部に夫々接続させて検査パッドを形成する第 3の工程 ·と、

前記素子形成層に形成された前記所要の回路を検査する第 4のェ程と、

バーンインを行う第 5の工程と、

前記ゥェ一ハをダイシングする第 6の工程とを含むことを特徴とする半導体集積回路装置の製造方法。

1 . 半導体ゥェ一ハ上の素子形成層に所要の回路を構成すると共に、前記素子形成層の表面に前記所定の回路素子に接続された複数の端子を形成し前記複数の端子の内の一部の端子である第 1の端子に夫々接続され前記素子形成層の上に複数の導電層を延在させる第 1 の工程と、

前記延在された導電層に接続する突起状電極を形成する第 2のェ程と、

前記複数の端子の内の残りの端子である第 2の端子の全部又は一部と前記第 1の端子の全部又は一部とに夫々接続させて検査パッドを形成する第 3の工程と、

バーンインを行う第 5の工程と、

2 .前記第 4の工程による検査結果に従って欠陥部分を救済回路に置き換える第 7の工程を更に含むことを特徴とする請求の範囲第 1 0 項又は第 1 1項記載の半導体集積回路装置の製造方法。

3 .前記第 2の工程で突起状電極を形成し且つ前記第 3の工程で検査パッドを形成した後、第 6の工程でダイシングされた個片に対して前記第 5工程のバーンインを行うことを特徴とする請求の範囲第 1 0 項又は第 1 1項記載の半導体集積回路装置の製造方法。

4 . 前記第 3の工程で検査パッドを形成した後、前記第 5の工程でバーンィンを行い、前記第 2の工程で突起状電極を形成して前記第 6の工程でダイシングを行うことを特徴とする請求の範囲第 1 0項又は第 1 1項記載の半導体集積回路装置の製造方法。

5 .その主面に集積回路及び複数の第 1電極が形成された半導体チップであって、前記複数の第 1電極が第 1の間隔で配列された半導体チップと、

前記半導体チップの主面を覆う第 1絶縁膜と、

前記第 1絶縁膜上に形成された複数の第 1配線層であって、各々の —端部が前記複数の第 1電極に接続され、各々の他端部が前記第 1の間隔より大きい第 2の間隔で配列された複数の第 1配線層と、前記複数の第 1配線層に電気的に接続され、且つ、前記複数の第 1 配線層の他端部上に形成された複数の第 1導体層と、

前記複数の第 1配線層に電気的に接続され、且つ、前記複数の第 1 配線層上に形成された第 2導体層であって、前記他端部と異なる位置に配置された複数の第 2導体層と、

前記複数の第 1配線層上に形成された複数の突起状電極とを有し、前記複数の第 1導体層と前記複数の第 2導体層は、同一工程により形成された導体膜から成るものであることを特徴とする半導体集積回路装置。

6 . 前記複数の第 1導体層は、前記複数の突起状電極の下地導体層であり、前記複数の第 2導体層は、電気的試験を行うための検査用導体層であることを特徴とする請求の範囲第 1 5項記載の半導体集積回

1 7 . 前記複数の第 1配線層の一端は、前記第 1絶縁層中に形成された複数の開口を介して前記複数の第 1電極に接続されていることを特徴とする請求の範囲第 1 5項記載の半導体集積回路装置。

1 8 . 更に、前記第 1絶縁膜の下部に形成され、且つ、前記半導体チップの主面を覆う第 2絶縁膜を有し、前記第 2絶縁膜は、前記複数の第 1電極を露出する複数の開口を有するものであることを特徴とする請求の範囲第 1 7項記載の半導体集積回路装置。

1 9 . 前記第 1絶縁膜は、有機絶縁膜であり、前記第 2絶縁膜は、無機絶縁膜であることを特徴とする請求の範囲第 1 8項記載の半導体集積回路装置。

2 0 . 前記第 1絶縁膜はポリイミド膜を含み、前記第 2絶縁膜は窒化シリコン膜を含むことを特徴とする請求の範囲第 1 9項記載の半導体

2 1 . 半導体基板と、

前記半導体基板上に形成された回路素子と、

前記半導体基板上に形成され、前記回路素子に接続された第 1導電層と、

前記半導体基板上に形成され、試験パッドを構成する第 2導電層と、前記第 1導電層の上に形成され、前記第 1導電層に接続されたバンプと、

前記半導体基板と前記第 1導電層との間、及び前記半導体基板と前記第 2導電層との間に形成された有機膜とを有し、

前記第 1導電層と第 2導電層とは接続されて成るものであることを特徴とする半導体集積回路装置。

2 2 . 半導体基板と、前記半導体基板に形成された回路素子と、

前記半導体基板の上層に形成され、配線部と検査パッド部とを有し、前記回路素子に接続された導電層と、

前記配線部の上層に形成され、前記配線部に接続されたバンプと、前記半導体基板と前記検査パッド部との間に形成された有機膜とを有して成るものであることを特徴とする半導体集積回路装置。

3 . 半導体基板と、

前記半導体基板に形成された第 1回路素子及び第 2回路素子と、前記半導体基板の上層に形成され、前記第 1回路素子に接続された配線と、

前記配線の上層に形成され、前記配線に接続されたバンプと、前記半導体基板の上層に形成され、前記第 2回路素子に接続され、検査パッドを構成する導電層とを含み、

前記導電層はいかなるバンプとも電気的に離間されて成るものであることを特徴とする半導体集積回路装置。

4 . 半導体基板と、

前記半導体基板に形成された半導体集積回路素子と、

前記半導体基板の上に形成され、前記半導体集積回路素子に接続された配線と、

前記配線の上に形成され、前記配線に接続されたバンプと、前記半導体基板の上に形成され、前記半導体集積回路素子に接続され、試験パッドを構成する導電層とを含む半導体集積回路装置であつて、

前記半導体集積回路素子の試験が実行されるとき、前記試験パッドは前記半導体集積回路装置の外部と電気的に接続され、

前記半導体集積回路素子の通常動作のとき、前記試験ッドは前記半導体集積回路装置の外部と電気的に接続されないものであることを特徴とする半導体集積回路装置。

5 . 半導体基板と、

前記半導体基板に形成された集積回路素子と、

前記半導体基板の上に形成され、前記集積回路素子に接続された複数の配線と、

前記複数の配線の上に形成され、前記複数の配線に対応して設けられた複数のバンプと、

前記半導体基板の上に形成され、前記集積回路素子に接続され、検査パッドとしての導電層と、

前記半導体基板の上であり且つ前記複数の配線の下に形成された有機膜とを含む半導体集積回路装置であって、

前記集積回路素子の検査が実行されるとき、前記検査パッドは前記半導体集積回路装置の外部と電気的に接続され、

前記集積回路素子の通常動作のとき、前記検査パッドは前記半導体集積回路装置の外部と電気的に分離されるものであることを特徴とする半導体集積回路装置。

6 . 半導体基板と、

前記半導体基板に形成された第 1回路素子及び第 2回路素子と、前記半導体基板の上に形成され、前記第 1回路素子に接続された配線と、

前記配線の上に形成され、前記配線に接続されたバンプと、前記半導体基板の上に形成され、前記第 1回路素子に接続され、第

1試験パッドを構成する第 1導電物質と、

前記半導体基板の上に形成され、前記第 2回路素子に接続され、第

2試験パッドを構成する第 2導電物質とを含む半導体集積回路装置であって、

前記第 1回路素子及び第 2回路素子の試験が実行されるとき、前記第 1試験パッド及び第 2試験パッドは前記半導体集積回路装置の外部と電気的に接続され、

前記第 1回路素子及び第 2回路素子の通常動作のとき、前記第 1試験パッドは前記バンプを介して前記半導体集積回路装置の外部と電気的に接続され、前記第 2試験パッドは前記半導体集積回路装置の外部と電気的に接続されないものであることを特徴とする半導体集積回路装置。

2 7 . 半導体基板と、

前記半導体基板に形成された集積回路と、

前記半導体基板の上に形成され、前記集積回路に接続された配線と、前記配線の上に形成され、前記配線に接続されたバンプと、前記半導体基板の上に形成され、前記集積回路に接続され、第 1試験パッドを構成する第 1導電層と、

前記半導体基板の上に形成され、前記集積回路に接続され、第 2試験パッドを構成する第 2導電層とを含む半導体集積回路装置であつて、

前記第 1導電層と前記配線とは接続され、

前記集積回路の試験が実行されるとき、前記第 1試験パッド及び第

2試験パッドは前記半導体集積回路装置の外部と電気的に接続され、前記集積回路の通常動作のとき、前記第 1試験パッドは前記バンプを介して前記半導体集積回路装置の外部と電気的に接続され、前記第 2試験パッドは前記半導体集積回路装置の外部と電気的に分離されるものであることを特徴とする半導体集積回路装置。

2 8 . 半導体基板と、前記半導体基板に形成された集積回路素子と、

前記半導体基板の上層に形成され、前記集積回路素子に接続された複数の配線と、

前記複数の配線の上層に形成され、前記複数の配線に対応して夫々設けられた複数のバンプと、

前記半導体基板の上層に形成され、前記集積回路素子に接続され、テストパッドを構成する導電層と、

前記半導体基板と前記複数の配線との間及び前記半導体基板と前記導電層との間に形成される有機物質を含む膜とを含む半導体集積回路装置であって、

前記集積回路素子のテストが実行されるとき、前記テストパッドは前記半導体集積回路装置の外部と電気的に接続され、

前記集積回路素子の通常動作のとき、前記テストパッドは前記半導体集積回路装置の外部と電気的に接続されないものであることを特徴とする半導体集積回路装置。