JP3470960B2 - 混合ヒューズ技術 - Google Patents
混合ヒューズ技術Info
- Publication number
- JP3470960B2 JP3470960B2 JP2000210177A JP2000210177A JP3470960B2 JP 3470960 B2 JP3470960 B2 JP 3470960B2 JP 2000210177 A JP2000210177 A JP 2000210177A JP 2000210177 A JP2000210177 A JP 2000210177A JP 3470960 B2 JP3470960 B2 JP 3470960B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- type
- module
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005516 engineering process Methods 0.000 title description 17
- 230000007547 defect Effects 0.000 claims description 62
- 239000004065 semiconductor Substances 0.000 claims description 49
- 239000004020 conductor Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 17
- 230000008439 repair process Effects 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000002950 deficient Effects 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 241000951471 Citrus junos Species 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 32
- 238000003491 array Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Fuses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、全般的に、ヒュー
ズに関し、詳細には、半導体パッケージの歩留まりを上
げるため、同じ集積回路チップ、モジュールまたはウェ
ハ上でレーザ起動（activated）ヒューズと電気起動ヒ
ューズとを併用することに関する。
ズに関し、詳細には、半導体パッケージの歩留まりを上
げるため、同じ集積回路チップ、モジュールまたはウェ
ハ上でレーザ起動（activated）ヒューズと電気起動ヒ
ューズとを併用することに関する。
【０００２】
【従来の技術】電気起動やレーザ起動ヒューズなどの様
々のヒューズ技術が数年前から様々な製品で有利に使用
されていることが当技術分野で知られている。異なるタ
イプのヒューズ技術が提供する利益を享受するために、
同一回路内で異なるヒューズ技術のヒューズを相互接続
する試みが過去になされている。例えば、米国特許第５
７４８０３１号では、レーザ・ヒューズと電気ヒューズ
を同じ回路で直列に相互接続し、レーザを使用して一方
のヒューズを飛ばすか、あるいはこれと直列なヒューズ
に電流を通し、プログラムすることによってヒューズ動
作（fusing）を達成している。他の例では、米国特許第
５４８５０３２号および同第５３１４８４０号に、レー
ザによって光学的にプログラムでき、あるいは電流によ
って飛ばすことができ、プログラムされていないヒュー
ズと比較したとき、抵抗の変化を示し、この抵抗の変化
がアルミニウムとゲルマニウムを合金化することによっ
て導入される、ヒューズが記載されている。さらに他の
例では、米国特許第５３４０７７５号および同第５２８
５０９９号に、光学的または電気的にプログラムできる
ヒューズとして働く二重目的を有するＳｉＣｒヒューズ
が記載されている。さらに他の例では、特公平６−３２
５５８９に、レーザ・ヒューズと電気ヒューズを含み、
全回路面積を減らすためにレーザ・ヒューズを使って電
気ヒューズを制御する回路が記載されている。この場合
も、レーザ・ヒューズと電気ヒューズは互いに電気的に
結合され、一方が他方を制御することが可能となってい
る。
々のヒューズ技術が数年前から様々な製品で有利に使用
されていることが当技術分野で知られている。異なるタ
イプのヒューズ技術が提供する利益を享受するために、
同一回路内で異なるヒューズ技術のヒューズを相互接続
する試みが過去になされている。例えば、米国特許第５
７４８０３１号では、レーザ・ヒューズと電気ヒューズ
を同じ回路で直列に相互接続し、レーザを使用して一方
のヒューズを飛ばすか、あるいはこれと直列なヒューズ
に電流を通し、プログラムすることによってヒューズ動
作（fusing）を達成している。他の例では、米国特許第
５４８５０３２号および同第５３１４８４０号に、レー
ザによって光学的にプログラムでき、あるいは電流によ
って飛ばすことができ、プログラムされていないヒュー
ズと比較したとき、抵抗の変化を示し、この抵抗の変化
がアルミニウムとゲルマニウムを合金化することによっ
て導入される、ヒューズが記載されている。さらに他の
例では、米国特許第５３４０７７５号および同第５２８
５０９９号に、光学的または電気的にプログラムできる
ヒューズとして働く二重目的を有するＳｉＣｒヒューズ
が記載されている。さらに他の例では、特公平６−３２
５５８９に、レーザ・ヒューズと電気ヒューズを含み、
全回路面積を減らすためにレーザ・ヒューズを使って電
気ヒューズを制御する回路が記載されている。この場合
も、レーザ・ヒューズと電気ヒューズは互いに電気的に
結合され、一方が他方を制御することが可能となってい
る。
【０００３】同一回路内でのレーザ起動ヒューズを電気
起動ヒューズにリンクするのは、各回路に同数のレーザ
・ヒューズと電気ヒューズがあるため、消費されるチッ
プ表面積の点で重大なペナルティが課されるという明確
な不利益がある。あるいは、一部のレーザ・ヒューズだ
けを同じ回路の電気タイプのヒューズに結合した場合、
ウェハ・レベルで接続されていないレーザ・ヒューズだ
けしか後でどの電気ヒューズもモジュール・レベルで使
用不能にしないようにするために使用できないので、冗
長構成を起動させる際の融通性のほとんどが失われるこ
とになる。
起動ヒューズにリンクするのは、各回路に同数のレーザ
・ヒューズと電気ヒューズがあるため、消費されるチッ
プ表面積の点で重大なペナルティが課されるという明確
な不利益がある。あるいは、一部のレーザ・ヒューズだ
けを同じ回路の電気タイプのヒューズに結合した場合、
ウェハ・レベルで接続されていないレーザ・ヒューズだ
けしか後でどの電気ヒューズもモジュール・レベルで使
用不能にしないようにするために使用できないので、冗
長構成を起動させる際の融通性のほとんどが失われるこ
とになる。
【０００４】レーザ起動ヒューズは、電気起動ヒューズ
よりもはるかに信頼性が高いことが知られている。しか
し、例えば前述の米国特許第５７４８０３１号に完全に
記載されているいくつかの欠点があるために、電気ヒュ
ーズよりも望ましくない。例えば、レーザ・プログラマ
ブル・ヒューズは、ヒューズを飛ばすのに光接点を必要
とするという明確な欠点がある。具体的には、プログラ
ムしたいときに、ビームがリンクを切断できるようにリ
ンク・ヒューズがウィンドウによって露出された状態で
レーザ・プログラマブル・ヒューズを、チップ上に置か
なければならない。しかし、チップをモジュールまたは
他の何らかの第２レベルのパッケージに置いた後は、ウ
ィンドウにはもはやアクセスできず、レーザ・ヒューズ
はもはや任意にプログラムできない。したがって、レー
ザ起動ヒューズは、チップに、すなわち予めパッケージ
された集積回路(ＩＣ)装置に対してだけ有用であり、モ
ジュールに搭載されたチップに対して有用ではない。
よりもはるかに信頼性が高いことが知られている。しか
し、例えば前述の米国特許第５７４８０３１号に完全に
記載されているいくつかの欠点があるために、電気ヒュ
ーズよりも望ましくない。例えば、レーザ・プログラマ
ブル・ヒューズは、ヒューズを飛ばすのに光接点を必要
とするという明確な欠点がある。具体的には、プログラ
ムしたいときに、ビームがリンクを切断できるようにリ
ンク・ヒューズがウィンドウによって露出された状態で
レーザ・プログラマブル・ヒューズを、チップ上に置か
なければならない。しかし、チップをモジュールまたは
他の何らかの第２レベルのパッケージに置いた後は、ウ
ィンドウにはもはやアクセスできず、レーザ・ヒューズ
はもはや任意にプログラムできない。したがって、レー
ザ起動ヒューズは、チップに、すなわち予めパッケージ
された集積回路(ＩＣ)装置に対してだけ有用であり、モ
ジュールに搭載されたチップに対して有用ではない。
【０００５】電気的プログラマブル・ヒューズは、ヒュ
ーズがチップ、モジュールなどどこに配置されていよう
と、ウィンドウが露出されたり、半導体構造の内側深く
に置かれていようと、簡単にプログラムできるという利
点がある。電気ヒューズは、ボンディング・パッドを使
用して、ヒューズ・ザップ（zapping）・ツールとイン
ターフェースする。これらのパッドは、パッケージの外
側に置くことができ、そのためＩＣチップが次のパッケ
ージング・レベルに搭載されているか否かにかかわらず
ヒューズを飛ばす追加の融通性が得られる。しかし、電
気ヒューズは、大きなチップ表面積を占めるという明確
な欠点を持ち、これは、特に高密度集積回路チップでは
重大な欠点である。
ーズがチップ、モジュールなどどこに配置されていよう
と、ウィンドウが露出されたり、半導体構造の内側深く
に置かれていようと、簡単にプログラムできるという利
点がある。電気ヒューズは、ボンディング・パッドを使
用して、ヒューズ・ザップ（zapping）・ツールとイン
ターフェースする。これらのパッドは、パッケージの外
側に置くことができ、そのためＩＣチップが次のパッケ
ージング・レベルに搭載されているか否かにかかわらず
ヒューズを飛ばす追加の融通性が得られる。しかし、電
気ヒューズは、大きなチップ表面積を占めるという明確
な欠点を持ち、これは、特に高密度集積回路チップでは
重大な欠点である。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
一目的は、全体的な製品の歩留りを上げるために、レー
ザ起動ヒューズと電気起動ヒューズを組み合わせること
である。
一目的は、全体的な製品の歩留りを上げるために、レー
ザ起動ヒューズと電気起動ヒューズを組み合わせること
である。
【０００７】本発明の他の目的は、光プログラマブル・
ヒューズと電気プログラマブル・ヒューズを互いに電気
的に分離した状態に保ち、どちらのヒューズのタイプも
互いに独立してプログラミングが行えるようにすること
である。
ヒューズと電気プログラマブル・ヒューズを互いに電気
的に分離した状態に保ち、どちらのヒューズのタイプも
互いに独立してプログラミングが行えるようにすること
である。
【０００８】本発明のさらに他の目的は、アレイを対応
する冗長サブアレイ、ユニットなどで置き換えることに
よって製造欠陥をなくすためにレーザ・ヒューズを使用
し、モジュールおよび他のそのような第２レベルのパッ
ケージに適用できる最終テストまたはバーンイン・テス
ト中に検出された欠点を矯正するために電気ヒューズを
使用するような比率で、レーザ・ヒューズおよび電気ヒ
ューズをチップ内に設けることである。
する冗長サブアレイ、ユニットなどで置き換えることに
よって製造欠陥をなくすためにレーザ・ヒューズを使用
し、モジュールおよび他のそのような第２レベルのパッ
ケージに適用できる最終テストまたはバーンイン・テス
ト中に検出された欠点を矯正するために電気ヒューズを
使用するような比率で、レーザ・ヒューズおよび電気ヒ
ューズをチップ内に設けることである。
【０００９】
【課題を解決するための手段】要するに、本発明は、半
導体ウェハまたはモジュール上に異なるタイプの複数の
ヒューズを提供し、各タイプのヒューズが特定の目的に
役立ち、一方のタイプのヒューズを起動させても異なる
タイプのヒューズが不動作にはならない。
導体ウェハまたはモジュール上に異なるタイプの複数の
ヒューズを提供し、各タイプのヒューズが特定の目的に
役立ち、一方のタイプのヒューズを起動させても異なる
タイプのヒューズが不動作にはならない。
【００１０】本発明の一態様においては、第１ヒューズ
・タイプの少なくとも１個のヒューズと第２ヒューズ・
タイプの少なくとも１個のヒューズを含み、第１および
第２タイプのヒューズが互いに接続されていない、半導
体集積回路のウェハまたはモジュール上のヒューズ構成
が提供される。
・タイプの少なくとも１個のヒューズと第２ヒューズ・
タイプの少なくとも１個のヒューズを含み、第１および
第２タイプのヒューズが互いに接続されていない、半導
体集積回路のウェハまたはモジュール上のヒューズ構成
が提供される。
【００１１】本発明の第２の態様においては、第１タイ
プの欠陥を修復するための第１ヒューズ・タイプのヒュ
ーズと第２タイプの欠陥を修復するための第２ヒューズ
・タイプのヒューズを含み、第１および第２のヒューズ
・タイプのヒューズが、互いに接続されていない、半導
体集積回路ウェハまたはモジュール上にヒューズ構成が
提供される。
プの欠陥を修復するための第１ヒューズ・タイプのヒュ
ーズと第２タイプの欠陥を修復するための第２ヒューズ
・タイプのヒューズを含み、第１および第２のヒューズ
・タイプのヒューズが、互いに接続されていない、半導
体集積回路ウェハまたはモジュール上にヒューズ構成が
提供される。
【００１２】本発明の種々の目的は、第１タイプの欠陥
を修復するための第１ヒューズ・タイプのヒューズを提
供するステップと、第２タイプの欠陥を修復するための
第２ヒューズ・タイプのヒューズを提供するステップと
を含み、第１および第２ヒューズ・タイプのヒューズが
互いに接続されていない、半導体集積回路ウェハまたは
モジュール上に異なるタイプのヒューズを構成する方法
によって達成される。
を修復するための第１ヒューズ・タイプのヒューズを提
供するステップと、第２タイプの欠陥を修復するための
第２ヒューズ・タイプのヒューズを提供するステップと
を含み、第１および第２ヒューズ・タイプのヒューズが
互いに接続されていない、半導体集積回路ウェハまたは
モジュール上に異なるタイプのヒューズを構成する方法
によって達成される。
【００１３】
【発明の実施の形態】本発明は、異なる目的で同じチッ
プ上で、相互に排他的な２つの異なるヒューズ技術を利
用した構造を記述する。この組合せは、半導体業界で使
用される標準ヒューズ技術の任意の組合せによるレーザ
・ヒューズと電気ヒューズまたはレーザ・ヒューズとア
ンチヒューズ（anti-fuse）または電気ヒューズとアン
チヒューズとすることができる。本明細書に記載する好
ましい実施形態では、標準のプログラマブル・レーザ・
ヒューズとプログラマブル電気ヒューズを使用する。こ
の組合せは、全体的な製品の歩留りを高めるという特定
の目的で使用される。これらのヒューズ技術の各々は、
必要な全てのヒューズ作業を行うのに、原則として十分
であり、ＤＲＡＭ業界のほとんどで今日慣行とされてい
るチップ・レベルでのレーザ・ヒューズの使用から、明
確な利益が得られるが、このようなヒューズは、チップ
が次のパッケージング・レベルに搭載された時に生じる
欠陥を修復できない。このような場合、欠陥チップは、
通常捨てられる。他方では、ヒューズ動作のニーズを全
て満たすために電気ヒューズを使用すると、ヒューズを
飛ばすために必要な高い電流を担持できるトランジスタ
の使用が必要となるため、必要以上に大きなチップ面積
が消費される。しかし、これら２つの技術を巧妙に組合
せて使用して、製造プロセスで生じる欠陥の大部分を修
復するために今日行われているように標準のレーザ・ヒ
ューズを使用し、パッケージし応力をかけた後に現れる
残りのいくつかの欠陥を直すために選択された数個の電
気ヒューズを残すことが可能である。
プ上で、相互に排他的な２つの異なるヒューズ技術を利
用した構造を記述する。この組合せは、半導体業界で使
用される標準ヒューズ技術の任意の組合せによるレーザ
・ヒューズと電気ヒューズまたはレーザ・ヒューズとア
ンチヒューズ（anti-fuse）または電気ヒューズとアン
チヒューズとすることができる。本明細書に記載する好
ましい実施形態では、標準のプログラマブル・レーザ・
ヒューズとプログラマブル電気ヒューズを使用する。こ
の組合せは、全体的な製品の歩留りを高めるという特定
の目的で使用される。これらのヒューズ技術の各々は、
必要な全てのヒューズ作業を行うのに、原則として十分
であり、ＤＲＡＭ業界のほとんどで今日慣行とされてい
るチップ・レベルでのレーザ・ヒューズの使用から、明
確な利益が得られるが、このようなヒューズは、チップ
が次のパッケージング・レベルに搭載された時に生じる
欠陥を修復できない。このような場合、欠陥チップは、
通常捨てられる。他方では、ヒューズ動作のニーズを全
て満たすために電気ヒューズを使用すると、ヒューズを
飛ばすために必要な高い電流を担持できるトランジスタ
の使用が必要となるため、必要以上に大きなチップ面積
が消費される。しかし、これら２つの技術を巧妙に組合
せて使用して、製造プロセスで生じる欠陥の大部分を修
復するために今日行われているように標準のレーザ・ヒ
ューズを使用し、パッケージし応力をかけた後に現れる
残りのいくつかの欠陥を直すために選択された数個の電
気ヒューズを残すことが可能である。
【００１４】異なるタイプのヒューズを並べて配置する
のは、ＤＲＡＭなどのＩＣ装置内の冗長ユニットを起動
させるのに最大の用途がある。例えば、２５６ＭｂのＤ
ＲＡＭは、８０００個のレーザ・ヒューズと１００個の
電気ヒューズを必要とする。電気ヒューズの数がこれだ
け少ないため、チップに対する面積のペナルティは課さ
れず、同時に、依然として、モジュール上にチップを搭
載し、バーンイン・テストによってパッケージに応力を
かけた後に存在する欠陥を矯正するために、それを使用
することができる。
のは、ＤＲＡＭなどのＩＣ装置内の冗長ユニットを起動
させるのに最大の用途がある。例えば、２５６ＭｂのＤ
ＲＡＭは、８０００個のレーザ・ヒューズと１００個の
電気ヒューズを必要とする。電気ヒューズの数がこれだ
け少ないため、チップに対する面積のペナルティは課さ
れず、同時に、依然として、モジュール上にチップを搭
載し、バーンイン・テストによってパッケージに応力を
かけた後に存在する欠陥を矯正するために、それを使用
することができる。
【００１５】典型的なプロセスの流れを、図１に示す。
この場合、レーザ・ヒューズが、ウェハ段階で用いられ
る。全ての修復の完了後、ウェハを切断し、ウェハを個
々のチップに分割し、次いでこれらをパッケージし(す
なわち、モジュール上に搭載し)、応力をかけテストす
る。この段階で、発見されたあらゆる追加の欠陥は、パ
ッケージ組成物が今やチップを完全に覆っているため、
レーザ・ヒューズではなくすことができない。しかし、
電気ヒューズをここで使用して、適切なパッケージ・リ
ード線と接触させることにより、あらゆる追加の冗長構
成を起動させることができる。
この場合、レーザ・ヒューズが、ウェハ段階で用いられ
る。全ての修復の完了後、ウェハを切断し、ウェハを個
々のチップに分割し、次いでこれらをパッケージし(す
なわち、モジュール上に搭載し)、応力をかけテストす
る。この段階で、発見されたあらゆる追加の欠陥は、パ
ッケージ組成物が今やチップを完全に覆っているため、
レーザ・ヒューズではなくすことができない。しかし、
電気ヒューズをここで使用して、適切なパッケージ・リ
ード線と接触させることにより、あらゆる追加の冗長構
成を起動させることができる。
【００１６】典型的なレイアウトを図２に示す。図に
は、主アレイ、冗長アレイおよびヒューズ要素が示して
ある。理想的には、レーザ・ヒューズまたは電気ヒュー
ズを使用して、冗長要素を起動させることができる。図
２には、２５６ＭｂのＤＲＡＭチップ１００、８個の３
２Ｍｂのサブアレイ２００、およびサブアレイ２００の
各々に関連する冗長アレイ２１０が示してある。サブア
レイの下には、レーザ・ヒューズ２２０と電気ヒューズ
２３０からなるヒューズ・ブロックが示されている。こ
の実施形態において、ヒューズ・ブロックは、参照番号
２２０で参照されるそれぞれ１０００個のヒューズ・ブ
ロックに編成された８０００個のレーザ・ヒューズと、
参照番号２３０で参照されるブロック当り１０個の電気
ヒューズからなっている。
は、主アレイ、冗長アレイおよびヒューズ要素が示して
ある。理想的には、レーザ・ヒューズまたは電気ヒュー
ズを使用して、冗長要素を起動させることができる。図
２には、２５６ＭｂのＤＲＡＭチップ１００、８個の３
２Ｍｂのサブアレイ２００、およびサブアレイ２００の
各々に関連する冗長アレイ２１０が示してある。サブア
レイの下には、レーザ・ヒューズ２２０と電気ヒューズ
２３０からなるヒューズ・ブロックが示されている。こ
の実施形態において、ヒューズ・ブロックは、参照番号
２２０で参照されるそれぞれ１０００個のヒューズ・ブ
ロックに編成された８０００個のレーザ・ヒューズと、
参照番号２３０で参照されるブロック当り１０個の電気
ヒューズからなっている。
【００１７】各種のヒューズ技術を理想的な混合で混合
することが望ましいことを考慮して、前述の例をさらに
一般化することができ、第１のタイプのヒューズによっ
て最も有利に修復されるある種類の欠陥の数が、他のタ
イプのヒューズによって矯正される第２のタイプの欠陥
と比較して、できるだけ最良の割合で存在している。例
えば、１ＧｂのＤＲＡＭにおいて、２０００００個のレ
ーザ・ヒューズで、欠陥サブアレイを冗長サブアレイで
置き換える必要のあるどんな欠陥も修復できる。レーザ
・ヒューズがプログラムされ、ＤＲＡＭチップに欠陥が
ないことが判明した後、チップがテストされ、バーンイ
ンされて、チップの寿命の初期段階でチップの信頼性に
一般に影響を及ぼす初期寿命欠陥を除去する。この目的
で、追加の１００個の電気ヒューズを、ＤＲＡＭチップ
を含むパッケージに組み込み、バーンイン時のフォール
アウトによる、おそらく普通は約５〜１０個以上には達
しない欠陥を修復する。
することが望ましいことを考慮して、前述の例をさらに
一般化することができ、第１のタイプのヒューズによっ
て最も有利に修復されるある種類の欠陥の数が、他のタ
イプのヒューズによって矯正される第２のタイプの欠陥
と比較して、できるだけ最良の割合で存在している。例
えば、１ＧｂのＤＲＡＭにおいて、２０００００個のレ
ーザ・ヒューズで、欠陥サブアレイを冗長サブアレイで
置き換える必要のあるどんな欠陥も修復できる。レーザ
・ヒューズがプログラムされ、ＤＲＡＭチップに欠陥が
ないことが判明した後、チップがテストされ、バーンイ
ンされて、チップの寿命の初期段階でチップの信頼性に
一般に影響を及ぼす初期寿命欠陥を除去する。この目的
で、追加の１００個の電気ヒューズを、ＤＲＡＭチップ
を含むパッケージに組み込み、バーンイン時のフォール
アウトによる、おそらく普通は約５〜１０個以上には達
しない欠陥を修復する。
【００１８】製造プロセス
２つの異なるヒューズ技術による半導体チップの製造
を、以下で説明する。
を、以下で説明する。
【００１９】図３は、第１金属被膜レベル上に製作した
電気ヒューズを示す半導体チップの断面図である。５０
０で示す基板は、そのような装置に典型的な全ての回路
や装置を完全に実装済みであると想定する。電気ヒュー
ズは、金属被膜の第１レベル上に置かれる。このレベル
はチップを個別化するために通常使用され、ＤＲＡＭ業
界では一般にゲート導体レベルと呼ばれる。図３におい
て、５０５はゲート導体ワイアを指し、５１０は電気ヒ
ューズである。これは、図３に示した電気ヒューズの上
から見た図であるが図４にも示されている。電気ヒュー
ズ５１０は、チップの右下隅に位置し、ラッチ回路５３
０に接続されている。このレベルに続き、他の電気導線
やバイアが製作されるが、以下で説明する。
電気ヒューズを示す半導体チップの断面図である。５０
０で示す基板は、そのような装置に典型的な全ての回路
や装置を完全に実装済みであると想定する。電気ヒュー
ズは、金属被膜の第１レベル上に置かれる。このレベル
はチップを個別化するために通常使用され、ＤＲＡＭ業
界では一般にゲート導体レベルと呼ばれる。図３におい
て、５０５はゲート導体ワイアを指し、５１０は電気ヒ
ューズである。これは、図３に示した電気ヒューズの上
から見た図であるが図４にも示されている。電気ヒュー
ズ５１０は、チップの右下隅に位置し、ラッチ回路５３
０に接続されている。このレベルに続き、他の電気導線
やバイアが製作されるが、以下で説明する。
【００２０】図５は、図３、図４を参照して説明したの
と同じ半導体チップの断面図を示し、いくつかのレベル
が既に組み立てられている。レーザ・ヒューズは、頂部
レベルに示されている。参照番号５４０、５５０、５６
０は多層構造におけるバイア・レベルを表し、参照番号
５４５、５５５、５６５は導線レベル(または、層)を指
す。この実施形態では、導線レベル５６５もレーザ・ヒ
ューズに使用される(図５)。
と同じ半導体チップの断面図を示し、いくつかのレベル
が既に組み立てられている。レーザ・ヒューズは、頂部
レベルに示されている。参照番号５４０、５５０、５６
０は多層構造におけるバイア・レベルを表し、参照番号
５４５、５５５、５６５は導線レベル(または、層)を指
す。この実施形態では、導線レベル５６５もレーザ・ヒ
ューズに使用される(図５)。
【００２１】図６は、レベル５６５が製作された後にチ
ップを上から見た図を示す。この場合、レーザ・ヒュー
ズ５７０は、各チップの片側に置かれ、具体的には、左
下隅に置かれる。これらのヒューズは、異なる１組のラ
ッチ５８０に接続される。ラッチ５８０は、２組の回路
が相互依存または相互接続されていないことを強調する
ために、ラッチ５３０とは異なる位置に示してある。こ
の相互接続レベルが完成した後、追加の導線レベルを付
着することもできる。
ップを上から見た図を示す。この場合、レーザ・ヒュー
ズ５７０は、各チップの片側に置かれ、具体的には、左
下隅に置かれる。これらのヒューズは、異なる１組のラ
ッチ５８０に接続される。ラッチ５８０は、２組の回路
が相互依存または相互接続されていないことを強調する
ために、ラッチ５３０とは異なる位置に示してある。こ
の相互接続レベルが完成した後、追加の導線レベルを付
着することもできる。
【００２２】図７は、チップの完成した構造の断面図を
示す。電気ヒューズは、底部近傍に示されており、前記
レーザ・ヒューズは、頂部近傍に配置されて示されてい
る。前述の追加の導線レベルは、バイア・レベル５９５
と最終配線レベル５９０からなる。パッシベーション層
５９５は、最終配線レベルの頂部に付着され、しばしば
酸化シリコンおよびチッ化シリコンの組合せと、それに
続く重合体保護絶縁層である。さらに、開口６００が、
頂部から、前記レーザ・ヒューズ５７０の配置されてい
る領域まで下へエッチングされている。これは図６にも
示されており、この図では、開口６００の位置が描かれ
ている。
示す。電気ヒューズは、底部近傍に示されており、前記
レーザ・ヒューズは、頂部近傍に配置されて示されてい
る。前述の追加の導線レベルは、バイア・レベル５９５
と最終配線レベル５９０からなる。パッシベーション層
５９５は、最終配線レベルの頂部に付着され、しばしば
酸化シリコンおよびチッ化シリコンの組合せと、それに
続く重合体保護絶縁層である。さらに、開口６００が、
頂部から、前記レーザ・ヒューズ５７０の配置されてい
る領域まで下へエッチングされている。これは図６にも
示されており、この図では、開口６００の位置が描かれ
ている。
【００２３】以前に説明した例において、電気ヒューズ
はゲート導体レベルに示されており、レーザ・ヒューズ
はチップ頂部近傍の金属相互接続レベルに描かれてい
る。実際には、前記電気ヒューズはどの配線レベルにあ
ってもよく、さらには、ポリシリコン・ヒューズが使用
できる基板内でさえよい。同様に、レーザ・ヒューズを
どの配線レベルに配置することもできる。電気ヒューズ
の実際の位置はしばしば異なる配線レベルの抵抗によっ
て規定され、レーザ・ヒューズの位置は主に異なる配線
レベルの金属厚さおよびレーザ・ヒューズ・リンクの上
のパッシベーション層を通る開口のエッチングのし易さ
によって決定される。
はゲート導体レベルに示されており、レーザ・ヒューズ
はチップ頂部近傍の金属相互接続レベルに描かれてい
る。実際には、前記電気ヒューズはどの配線レベルにあ
ってもよく、さらには、ポリシリコン・ヒューズが使用
できる基板内でさえよい。同様に、レーザ・ヒューズを
どの配線レベルに配置することもできる。電気ヒューズ
の実際の位置はしばしば異なる配線レベルの抵抗によっ
て規定され、レーザ・ヒューズの位置は主に異なる配線
レベルの金属厚さおよびレーザ・ヒューズ・リンクの上
のパッシベーション層を通る開口のエッチングのし易さ
によって決定される。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１） 半導体集積回路ウェハまたはモジ
ュール上のヒューズ構成であって、第１ヒューズ・タイ
プの少なくとも１個のヒューズと、第２ヒューズ・タイ
プの少なくとも１個のヒューズと、ここで前記第１タイ
プのヒューズと前記第２タイプのヒューズとが互いに接
続されていない、を含み、 前記第１タイプのヒューズが
前記ウェハ上の欠陥を個別に修復し、かつ前記第２タイ
プのヒューズが前記モジュール上の欠陥を個別に修復
し、前記第１タイプの前記ヒューズが前記第２タイプの
前記ヒューズに影響を及ぼさずに前記欠陥を修復し、か
つ逆も同様である、半導体集積回路ウェハまたはモジュ
ール上のヒューズ構成。 （２） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、 を含み、前記第１ヒューズ・タイプの前記少なくと
も１個のヒューズがレーザ起動ヒューズであり、かつ前
記第２ヒューズ・タイプの前記少なくとも１個のヒュー
ズが電気起動ヒューズである、あるいは前記第１ヒュー
ズ・タイプの前記少なくとも１個のヒューズがレーザ起
動ヒューズであり、かつ前記第２ヒューズ・タイプの前
記少なくとも１個のヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成。 （３） 前記半導体集積回路ウェハは複数の導線レベル
を提供され、前記電気起動ヒューズ及び前記レーザ起動
ヒューズは前記複数の導線レベルの任意上に配置され
る、（２）に記載のヒューズ構成。 （４） 前記電気起動ヒューズの前記配置が、前記導線
レベルの金属厚さによって決定される、（３）に記載の
ヒューズ構成。 （５） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、を含み、前記第１タイプの前記ヒューズが、前記チ
ップを第２レベルのパッケージ上に搭載する前に起動さ
れるのに対して、前記第２タイプの前記ヒューズが、前
記チップを第２レベルのパッケージ上に搭載した後に起
動される、半導体集積回路ウェハまたはモジュール上の
ヒューズ構成。 （６） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、 を含み、第１タイプの前記欠陥が前記ウェハの製造
中に生じる欠陥を含み、かつ前記第２タイプの前記欠陥
が前記モジュールに応力をかけている間に生じる欠陥で
ある、半導体集積回路ウェハまたはモジュール上のヒュ
ーズ構成。 （７） 半導体集積回路チップのヒューズ構成であっ
て、ここで前記チップは複数の導線レベルを有する、前
記ヒューズ構成は、第１の数の前記導線レベル上に配置
される第１ヒューズ・タイプのヒューズと、第２の数の
前記導線レベル上に配置される第２ヒューズ・タイプの
ヒューズと、ここで前記第１ヒューズ・タイプのヒュー
ズと前記第２ヒューズ・タイプのヒューズとが互いに接
続されていない、を含み、 前記第１ヒューズ・タイプの
前記ヒューズがレーザ起動ヒューズであり、かつ前記第
２ヒューズ・タイプの前記ヒューズが電気起動ヒューズ
である、あるいは 前記第１ヒューズ・タイプの前記ヒュ
ーズがレーザ起動ヒューズであり、かつ 前記第２ヒュー
ズ・タイプの前記ヒューズが電気起動アンチヒューズで
ある、ヒューズ構成。 （８） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、第１タイプの欠陥を修復するため
の第１ヒューズ・タイプのヒューズと、第２タイプの欠
陥を修復するための第２ヒューズ・タイプのヒューズ
と、ここで前記第１ヒューズ・タイプのヒューズと前記
第２ヒューズ・タイプのヒューズとが互いに接続されて
いない、を含み、 前記第１ヒューズ・タイプの前記ヒュ
ーズがレーザ起動ヒューズであり、かつ前記第２ヒュー
ズ・タイプの前記ヒューズが電気起動ヒューズである、
あるいは 前記第１ヒューズ・タイプの前記ヒューズがレ
ーザ起動ヒューズであり、かつ前記第２ヒューズ・タイ
プの前記ヒューズが電気起動アンチヒューズである、半
導体集積回路ウェハまたはモジュール上のヒューズ構
成。 （９） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１タイプの欠陥を修復するため
の第１ヒューズ・タイプのヒューズと、 第２タイプの欠
陥を修復するための第２ヒューズ・タイプのヒューズ
と、ここで前記第１ヒューズ・タイプのヒューズと前記
第２ヒューズ・タイプのヒューズとが互いに接続されて
いない、 を含み、前記第１タイプの欠陥が、ウェハ欠陥
であり、かつ前記第２タイプの欠陥が、モジュール欠陥
である、半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成。 （１０） 第１タイプの欠陥を修復するための第１ヒュ
ーズ・タイプのヒューズと、 第２タイプの欠陥を修復す
るための第２ヒューズ・タイプのヒューズと、ここで前
記第１ヒューズ・タイプのヒューズと前記第２ヒューズ
・タイプのヒューズとが互いに接続されていない、 を含
み、前記第１タイプの前記欠陥が、チップ冗長手段の起
動を必要とする欠陥であり、かつ前記第２タイプの前記
欠陥が、モジュール・レベルの冗長構成の起動を必要と
する単一セルの欠陥である、半導体集積回路ウェハまた
はモジュール上のヒューズ構成。 （１１） 半導体集積回路ウェハまたはモジュール上の
ヒューズを配置する方法であって、第１ヒューズ・タイ
プの少なくとも１個のヒューズを提供するステップと、
第２ヒューズ・タイプの少なくとも１個のヒューズを提
供するステップと、ここで前記第１タイプのヒューズと
前記第２タイプのヒューズとが互いに接続されていな
い、を含み、 前記第１ヒューズ・タイプの前記少なくと
も１個のヒューズがレーザ起動ヒューズであり、かつ前
記第２ヒューズ・タイプの前記少なくとも１個のヒュー
ズが電気起動ヒューズである、あるいは 前記第１ヒュー
ズ・タイプの前記少なくとも１個のヒューズがレーザ起
動ヒューズであり、かつ前記第２ヒューズ・タイプの前
記少なくとも１個のヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを配置する方法。 （１２） 前記第１および第２タイプの前記ヒューズ
が、前記ヒューズのうち残りのものを使用不能にせず
に、前記ウェハまたはモジュール上の冗長手段を個別に
起動させる、（１１）に記載の異なるタイプのヒューズ
を配置する方法。 （１３） 半導体集積回路ウェハまたはモジュール上に
異なるタイプのヒューズを配置する方法であって、第１
タイプの欠陥を修復するための第１ヒューズ・タイプの
ヒューズを提供するステップと、第２タイプの欠陥を修
復するための第２ヒューズ・タイプのヒューズを提供す
るステップと、ここで前記第１ヒューズ・タイプのヒュ
ーズと前記第２ヒューズ・タイプのヒューズとが互いに
接続されていない、を含み、前記第１ヒューズ・タイプ
の前記ヒューズがレーザ起動ヒューズであり、かつ前記
第２ヒューズ・タイプの前記ヒューズが電気起動ヒュー
ズである、あるいは 前記第１ヒューズ・タイプの前記ヒ
ューズがレーザ起動ヒューズであり、かつ前記第２ヒュ
ーズ・タイプの前記ヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを配置する方法。
ュール上のヒューズ構成であって、第１ヒューズ・タイ
プの少なくとも１個のヒューズと、第２ヒューズ・タイ
プの少なくとも１個のヒューズと、ここで前記第１タイ
プのヒューズと前記第２タイプのヒューズとが互いに接
続されていない、を含み、 前記第１タイプのヒューズが
前記ウェハ上の欠陥を個別に修復し、かつ前記第２タイ
プのヒューズが前記モジュール上の欠陥を個別に修復
し、前記第１タイプの前記ヒューズが前記第２タイプの
前記ヒューズに影響を及ぼさずに前記欠陥を修復し、か
つ逆も同様である、半導体集積回路ウェハまたはモジュ
ール上のヒューズ構成。 （２） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、 を含み、前記第１ヒューズ・タイプの前記少なくと
も１個のヒューズがレーザ起動ヒューズであり、かつ前
記第２ヒューズ・タイプの前記少なくとも１個のヒュー
ズが電気起動ヒューズである、あるいは前記第１ヒュー
ズ・タイプの前記少なくとも１個のヒューズがレーザ起
動ヒューズであり、かつ前記第２ヒューズ・タイプの前
記少なくとも１個のヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成。 （３） 前記半導体集積回路ウェハは複数の導線レベル
を提供され、前記電気起動ヒューズ及び前記レーザ起動
ヒューズは前記複数の導線レベルの任意上に配置され
る、（２）に記載のヒューズ構成。 （４） 前記電気起動ヒューズの前記配置が、前記導線
レベルの金属厚さによって決定される、（３）に記載の
ヒューズ構成。 （５） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、を含み、前記第１タイプの前記ヒューズが、前記チ
ップを第２レベルのパッケージ上に搭載する前に起動さ
れるのに対して、前記第２タイプの前記ヒューズが、前
記チップを第２レベルのパッケージ上に搭載した後に起
動される、半導体集積回路ウェハまたはモジュール上の
ヒューズ構成。 （６） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１ヒューズ・タイプの少なくと
も１個のヒューズと、 第２ヒューズ・タイプの少なくと
も１個のヒューズと、ここで前記第１タイプのヒューズ
と前記第２タイプのヒューズとが互いに接続されていな
い、 を含み、第１タイプの前記欠陥が前記ウェハの製造
中に生じる欠陥を含み、かつ前記第２タイプの前記欠陥
が前記モジュールに応力をかけている間に生じる欠陥で
ある、半導体集積回路ウェハまたはモジュール上のヒュ
ーズ構成。 （７） 半導体集積回路チップのヒューズ構成であっ
て、ここで前記チップは複数の導線レベルを有する、前
記ヒューズ構成は、第１の数の前記導線レベル上に配置
される第１ヒューズ・タイプのヒューズと、第２の数の
前記導線レベル上に配置される第２ヒューズ・タイプの
ヒューズと、ここで前記第１ヒューズ・タイプのヒュー
ズと前記第２ヒューズ・タイプのヒューズとが互いに接
続されていない、を含み、 前記第１ヒューズ・タイプの
前記ヒューズがレーザ起動ヒューズであり、かつ前記第
２ヒューズ・タイプの前記ヒューズが電気起動ヒューズ
である、あるいは 前記第１ヒューズ・タイプの前記ヒュ
ーズがレーザ起動ヒューズであり、かつ 前記第２ヒュー
ズ・タイプの前記ヒューズが電気起動アンチヒューズで
ある、ヒューズ構成。 （８） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、第１タイプの欠陥を修復するため
の第１ヒューズ・タイプのヒューズと、第２タイプの欠
陥を修復するための第２ヒューズ・タイプのヒューズ
と、ここで前記第１ヒューズ・タイプのヒューズと前記
第２ヒューズ・タイプのヒューズとが互いに接続されて
いない、を含み、 前記第１ヒューズ・タイプの前記ヒュ
ーズがレーザ起動ヒューズであり、かつ前記第２ヒュー
ズ・タイプの前記ヒューズが電気起動ヒューズである、
あるいは 前記第１ヒューズ・タイプの前記ヒューズがレ
ーザ起動ヒューズであり、かつ前記第２ヒューズ・タイ
プの前記ヒューズが電気起動アンチヒューズである、半
導体集積回路ウェハまたはモジュール上のヒューズ構
成。 （９） 半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成であって、 第１タイプの欠陥を修復するため
の第１ヒューズ・タイプのヒューズと、 第２タイプの欠
陥を修復するための第２ヒューズ・タイプのヒューズ
と、ここで前記第１ヒューズ・タイプのヒューズと前記
第２ヒューズ・タイプのヒューズとが互いに接続されて
いない、 を含み、前記第１タイプの欠陥が、ウェハ欠陥
であり、かつ前記第２タイプの欠陥が、モジュール欠陥
である、半導体集積回路ウェハまたはモジュール上のヒ
ューズ構成。 （１０） 第１タイプの欠陥を修復するための第１ヒュ
ーズ・タイプのヒューズと、 第２タイプの欠陥を修復す
るための第２ヒューズ・タイプのヒューズと、ここで前
記第１ヒューズ・タイプのヒューズと前記第２ヒューズ
・タイプのヒューズとが互いに接続されていない、 を含
み、前記第１タイプの前記欠陥が、チップ冗長手段の起
動を必要とする欠陥であり、かつ前記第２タイプの前記
欠陥が、モジュール・レベルの冗長構成の起動を必要と
する単一セルの欠陥である、半導体集積回路ウェハまた
はモジュール上のヒューズ構成。 （１１） 半導体集積回路ウェハまたはモジュール上の
ヒューズを配置する方法であって、第１ヒューズ・タイ
プの少なくとも１個のヒューズを提供するステップと、
第２ヒューズ・タイプの少なくとも１個のヒューズを提
供するステップと、ここで前記第１タイプのヒューズと
前記第２タイプのヒューズとが互いに接続されていな
い、を含み、 前記第１ヒューズ・タイプの前記少なくと
も１個のヒューズがレーザ起動ヒューズであり、かつ前
記第２ヒューズ・タイプの前記少なくとも１個のヒュー
ズが電気起動ヒューズである、あるいは 前記第１ヒュー
ズ・タイプの前記少なくとも１個のヒューズがレーザ起
動ヒューズであり、かつ前記第２ヒューズ・タイプの前
記少なくとも１個のヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを配置する方法。 （１２） 前記第１および第２タイプの前記ヒューズ
が、前記ヒューズのうち残りのものを使用不能にせず
に、前記ウェハまたはモジュール上の冗長手段を個別に
起動させる、（１１）に記載の異なるタイプのヒューズ
を配置する方法。 （１３） 半導体集積回路ウェハまたはモジュール上に
異なるタイプのヒューズを配置する方法であって、第１
タイプの欠陥を修復するための第１ヒューズ・タイプの
ヒューズを提供するステップと、第２タイプの欠陥を修
復するための第２ヒューズ・タイプのヒューズを提供す
るステップと、ここで前記第１ヒューズ・タイプのヒュ
ーズと前記第２ヒューズ・タイプのヒューズとが互いに
接続されていない、を含み、前記第１ヒューズ・タイプ
の前記ヒューズがレーザ起動ヒューズであり、かつ前記
第２ヒューズ・タイプの前記ヒューズが電気起動ヒュー
ズである、あるいは 前記第１ヒューズ・タイプの前記ヒ
ューズがレーザ起動ヒューズであり、かつ前記第２ヒュ
ーズ・タイプの前記ヒューズが電気起動アンチヒューズ
である、半導体集積回路ウェハまたはモジュール上に異
なるタイプのヒューズを配置する方法。
【図１】レーザ・ヒューズと電気ヒューズを使用する従
来のウェハ・テストおよび修復プロセスの流れのブロッ
ク図である。
来のウェハ・テストおよび修復プロセスの流れのブロッ
ク図である。
【図２】８個の３２Ｋｂのサブアレイと、混合技術ヒュ
ーズによって起動される関連する冗長アレイとを備える
従来の２５６Ｍｂ ＤＲＡＭチップのブロック図であ
る。
ーズによって起動される関連する冗長アレイとを備える
従来の２５６Ｍｂ ＤＲＡＭチップのブロック図であ
る。
【図３】本発明による、例えば、電気ヒューズとレーザ
・ヒューズという複数の混合技術のヒューズを製造する
のに必要な種々のプロセス・ステップを示す図である。
・ヒューズという複数の混合技術のヒューズを製造する
のに必要な種々のプロセス・ステップを示す図である。
【図４】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図５】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図６】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
【図７】本発明による、例えば、電気ヒューズとレーザ
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
・ヒューズの複数の混合技術のヒューズを製造するのに
必要なプロセス・ステップを示す図である。
１００ ＤＲＡＭチップ
２００ サブアレイ
２１０ 冗長アレイ
２２０ レーザ・ヒューズ
２３０ 電気ヒューズ
５００ 基板
５０５ ゲート導線
５１０ 電気ヒューズ
５３０ ラッチ回路
５４０ バイア・レベル
５４５ 導線レベル
５５０ バイア・レベル
５５５ 導線レベル
５６０ バイア・レベル
５６５ 導線レベル
５７０ レーザ・ヒューズ
５８０ ラッチ
５９０ 導線レベル
５９５ バイア・レベル
６００ 開口
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 399035836
インフィニオン テクノロジーズ ノー
ス アメリカ コーポレイション
Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ
Ｃｏｒｐ
アメリカ合衆国 カリフォルニア サン
ホセ ノース ファースト ストリー
ト 1730
1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒ
ｅｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳ
Ａ
(72)発明者 チャンドラセカル・ナラーヤン
アメリカ合衆国12533 ニューヨーク州
ホープウェル・ジャクション ケンジン
トン・ドライブ 62
(72)発明者 ケニス・アルント
アメリカ合衆国12524 ニューヨーク州
フィッシュキル バーウィック・コート
10
(72)発明者 デービッド・ラッチトラップ
アメリカ合衆国05677 バーモント州ウ
ォーターベリー・センター ピー・オ
ー・ボックス 237
(72)発明者 アクセル・ブリツィンガー
アメリカ合衆国12524 ニューヨーク州
フィッシュキル アスペン・コート 20
(72)発明者 ガブリエル・ダニエル
アメリカ合衆国11432 ニューヨーク州
ジャマイカ・エステーツ・エイティース
185−39
(72)発明者 キリハタ・トシアキ
アメリカ合衆国12603 ニューヨーク州
ポーキープシー ミスティー・リッジ・
サークル 10
(56)参考文献 特開 平11−17016（ＪＰ，Ａ)
特開 平７−312390（ＪＰ，Ａ)
特開 平６−216253（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01H 85/00
H01L 27/108
H01L 21/8242
Claims (13)
- 【請求項１】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１ヒューズ・タイプの少なくとも１個のヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズと、
ここで前記第１タイプのヒューズと前記第２タイプのヒ
ューズとが互いに接続されていない、 を含み、 前記第１タイプのヒューズが前記ウェハ上の欠陥を個別
に修復し、かつ前記第２タイプのヒューズが前記モジュ
ール上の欠陥を個別に修復し、前記第１タイプの前記ヒ
ューズが前記第２タイプの前記ヒューズに影響を及ぼさ
ずに前記欠陥を修復し、かつ逆も同様である、 半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項２】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１ヒューズ・タイプの少なくとも１個のヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズと、
ここで前記第１タイプのヒューズと前記第２タイプのヒ
ューズとが互いに接続されていない、 を含み、 前記第１ヒューズ・タイプの前記少なくとも１個のヒュ
ーズがレーザ起動ヒューズであり、かつ前記第２ヒュー
ズ・タイプの前記少なくとも１個のヒューズが電気起動
ヒューズである、あるいは 前記第１ヒューズ・タイプの前記少なくとも１個のヒュ
ーズがレーザ起動ヒューズであり、かつ前記第２ヒュー
ズ・タイプの前記少なくとも１個のヒューズが電気起動
アンチヒューズである、半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項３】前記半導体集積回路ウェハは複数の導線レ
ベルを提供され、前記電気起動ヒューズ及び前記レーザ
起動ヒューズは前記複数の導線レベルの任意上に配置さ
れる、請求項２に記載のヒューズ構成。 - 【請求項４】前記電気起動ヒューズの前記配置が、前記
導線レベルの金属厚さによって決定される、請求項３に
記載のヒューズ構成。 - 【請求項５】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１ヒューズ・タイプの少なくとも１個のヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズと、
ここで前記第１タイプのヒューズと前記第２タイプのヒ
ューズとが互いに接続されていない、 を含み、 前記第１タイプの前記ヒューズが、前記チップを第２レ
ベルのパッケージ上に搭載する前に起動されるのに対し
て、前記第２タイプの前記ヒューズが、前記チップを第
２レベルのパッケージ上に搭載した後に起動される、半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項６】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１ヒューズ・タイプの少なくとも１個のヒューズと、 第２ヒューズ・タイプの少なくとも１個のヒューズと、
ここで前記第１タイプのヒューズと前記第２タイプのヒ
ューズとが互いに接続されていない、 を含み、 第１タイプの前記欠陥が前記ウェハの製造中に生じる欠
陥を含み、かつ前記第２タイプの前記欠陥が前記モジュ
ールに応力をかけている間に生じる欠陥である、半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項７】半導体集積回路チップのヒューズ構成であ
って、ここで前記チップは複数の導線レベルを有する、 前記ヒューズ構成は、 第１の数の前記導線レベル上に配置される第１ヒューズ
・タイプのヒューズと、 第２の数の前記導線レベル上に配置される第２ヒューズ
・タイプのヒューズと、ここで前記第１ヒューズ・タイ
プのヒューズと前記第２ヒューズ・タイプのヒューズと
が互いに接続されていない、 を含み、 前記第１ヒューズ・タイプの前記ヒューズがレーザ起動
ヒューズであり、かつ前記第２ヒューズ・タイプの前記
ヒューズが電気起動ヒューズである、あるいは 前記第１
ヒューズ・タイプの前記ヒューズがレーザ起動ヒューズ
であり、かつ前記第２ヒューズ・タイプの前記ヒューズ
が電気起動アンチヒューズである、 ヒューズ構成。 - 【請求項８】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１タイプの欠陥を修復するための第１ヒューズ・タイ
プのヒューズと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズと、ここで前記第１ヒューズ・タイプのヒ
ューズと前記第２ヒューズ・タイプのヒューズとが互い
に接続されていない、 を含み、 前記第１ヒューズ・タイプの前記ヒューズがレーザ起動
ヒューズであり、かつ前記第２ヒューズ・タイプの前記
ヒューズが電気起動ヒューズである、あるいは 前記第１
ヒューズ・タイプの前記ヒューズがレーザ起動ヒューズ
であり、かつ前記第２ヒューズ・タイプの前記ヒューズ
が電気起動アンチヒューズである、 半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項９】半導体集積回路ウェハまたはモジュール上
のヒューズ構成であって、 第１タイプの欠陥を修復するための第１ヒューズ・タイ
プのヒューズと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズと、ここで前記第１ヒューズ・タイプのヒ
ューズと前記第２ヒューズ・タイプのヒュ ーズとが互い
に接続されていない、を含み、 前記第１タイプの欠陥が、ウェハ欠陥であり、かつ前記
第２タイプの欠陥が、モジュール欠陥である、半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項１０】半導体集積回路ウェハまたはモジュール
上のヒューズ構成であって、 第１タイプの欠陥を修復するための第１ヒューズ・タイ
プのヒューズと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズと、ここで前記第１ヒューズ・タイプのヒ
ューズと前記第２ヒューズ・タイプのヒューズとが互い
に接続されていない、 を含み、 前記第１タイプの前記欠陥が、チップ冗長手段の起動を
必要とする欠陥であり、かつ前記第２タイプの前記欠陥
が、モジュール・レベルの冗長構成の起動を必要とする
単一セルの欠陥である、半導体集積回路ウェハまたはモジュール上のヒューズ構
成。 - 【請求項１１】半導体集積回路ウェハまたはモジュール
上のヒューズを配置する方法であって、 第１ヒューズ・タイプの少なくとも１個のヒューズを提
供するステップと、 第２ヒューズ・タイプの少なくとも１個のヒューズを提
供するステップと、ここで前記第１タイプのヒューズと
前記第２タイプのヒューズとが互いに接続されていな
い、 を含み、 前記第１ヒューズ・タイプの前記少なくとも１個のヒュ
ーズがレーザ起動ヒューズであり、かつ前記第２ヒュー
ズ・タイプの前記少なくとも１個のヒューズが電気起動
ヒューズである、あるいは 前記第１ヒューズ・タイプの
前記少なくとも１個のヒューズがレーザ起動ヒューズで
あり、かつ前記第２ヒューズ・タイプの前記少なくとも
１個のヒューズが電気起動アンチヒューズである、 半導体集積回路ウェハまたはモジュール上に異なるタイ
プのヒューズを配置する方法。 - 【請求項１２】前記第１および第２タイプの前記ヒュー
ズが、前記ヒューズのうち残りのものを使用不能にせず
に、前記ウェハまたはモジュール上の冗長手段を個別に
起動させる、請求項１１に記載の異なるタイプのヒュー
ズを配置する方法。 - 【請求項１３】半導体集積回路ウェハまたはモジュール
上に異なるタイプのヒューズを配置する方法であって、 第１タイプの欠陥を修復するための第１ヒューズ・タイ
プのヒューズを提供するステップと、 第２タイプの欠陥を修復するための第２ヒューズ・タイ
プのヒューズを提供するステップと、ここで前記第１ヒ
ューズ・タイプのヒューズと前記第２ヒューズ・タイプ
のヒューズとが互いに接続されていない、 を含み、前記第１ヒューズ・タイプの前記ヒューズがレーザ起動
ヒューズであり、かつ前記第２ヒューズ・タイプの前記
ヒューズが電気起動ヒューズである、あるいは 前記第１
ヒューズ・タイプの前記ヒューズがレーザ起動ヒューズ
であり、かつ前記第２ヒューズ・タイプの前記ヒューズ
が電気起動アンチヒューズである、 半導体集積回路ウェハまたはモジュール上に異なるタイ
プのヒューズを配置する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/361,960 US6288436B1 (en) | 1999-07-27 | 1999-07-27 | Mixed fuse technologies |
| US09/361960 | 1999-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068555A JP2001068555A (ja) | 2001-03-16 |
| JP3470960B2 true JP3470960B2 (ja) | 2003-11-25 |
Family
ID=23424113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000210177A Expired - Fee Related JP3470960B2 (ja) | 1999-07-27 | 2000-07-11 | 混合ヒューズ技術 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6288436B1 (ja) |
| EP (1) | EP1073118B1 (ja) |
| JP (1) | JP3470960B2 (ja) |
| KR (1) | KR100399493B1 (ja) |
| CN (1) | CN1177366C (ja) |
| DE (1) | DE60011190T2 (ja) |
| HK (1) | HK1034804A1 (ja) |
| TW (1) | TW461070B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249038B1 (en) * | 1999-06-04 | 2001-06-19 | International Business Machines Corporation | Method and structure for a semiconductor fuse |
| DE10026926C2 (de) * | 2000-05-30 | 2002-06-20 | Infineon Technologies Ag | Halbleiteranordnung mit optischer Fuse |
| US6355968B1 (en) * | 2000-08-10 | 2002-03-12 | Infineon Technologies Ag | Wiring through terminal via fuse |
| DE10123686C1 (de) | 2001-05-15 | 2003-03-20 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement |
| US6704228B2 (en) * | 2001-12-28 | 2004-03-09 | Samsung Electronics Co., Ltd | Semiconductor memory device post-repair circuit and method |
| KR100853460B1 (ko) * | 2002-07-19 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
| TW538518B (en) * | 2002-07-19 | 2003-06-21 | Nanya Technology Corp | Fuse structure |
| US6906969B2 (en) * | 2002-09-24 | 2005-06-14 | Infineon Technologies Aktiengesellschaft | Hybrid fuses for redundancy |
| JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
| US6835642B2 (en) * | 2002-12-18 | 2004-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of forming a metal fuse on semiconductor devices |
| DE10349749B3 (de) * | 2003-10-23 | 2005-05-25 | Infineon Technologies Ag | Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen |
| US6946718B2 (en) * | 2004-01-05 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | Integrated fuse for multilayered structure |
| JP2005209903A (ja) * | 2004-01-23 | 2005-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7284168B2 (en) * | 2005-01-26 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Method and system for testing RAM redundant integrated circuits |
| JP4959267B2 (ja) | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
| JP2012094928A (ja) * | 2006-03-07 | 2012-05-17 | Renesas Electronics Corp | 半導体装置 |
| JP4405488B2 (ja) * | 2006-08-30 | 2010-01-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| US20080067600A1 (en) * | 2006-09-19 | 2008-03-20 | Louis Lu-Chen Hsu | Storage Elements with Disguised Configurations and Methods of Using the Same |
| JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
| US8208768B2 (en) * | 2009-10-26 | 2012-06-26 | United Microelectronics Corp. | Focusing member and optoelectronic device |
| US8139907B2 (en) * | 2009-12-29 | 2012-03-20 | United Microelectronics Corp. | Optoelectronic device and method of forming the same |
| KR101131557B1 (ko) * | 2010-04-30 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리페어 회로 및 리페어 방법 |
| KR20120105828A (ko) * | 2011-03-16 | 2012-09-26 | 삼성전자주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066998A (en) | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| US5285099A (en) | 1992-12-15 | 1994-02-08 | International Business Machines Corporation | SiCr microfuses |
| US5314840A (en) | 1992-12-18 | 1994-05-24 | International Business Machines Corporation | Method for forming an antifuse element with electrical or optical programming |
| US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
| JP3056019B2 (ja) | 1993-05-11 | 2000-06-26 | 九州日本電気株式会社 | 半導体記憶装置 |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| US5818748A (en) * | 1995-11-21 | 1998-10-06 | International Business Machines Corporation | Chip function separation onto separate stacked chips |
| US5796746A (en) * | 1995-12-22 | 1998-08-18 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| US5748031A (en) * | 1996-02-01 | 1998-05-05 | Cypress Semiconductor, Corporation | Electrical laser fuse hybrid cell |
| US5847441A (en) * | 1996-05-10 | 1998-12-08 | Micron Technology, Inc. | Semiconductor junction antifuse circuit |
| US5986319A (en) * | 1997-03-19 | 1999-11-16 | Clear Logic, Inc. | Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit |
| KR100269296B1 (ko) * | 1997-04-22 | 2000-10-16 | 윤종용 | 메모리집적회로의승압전원회로및승압전원의전하량제어방법 |
| JPH1117016A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1999
- 1999-07-27 US US09/361,960 patent/US6288436B1/en not_active Expired - Fee Related
-
2000
- 2000-03-30 TW TW089105947A patent/TW461070B/zh active
- 2000-07-11 JP JP2000210177A patent/JP3470960B2/ja not_active Expired - Fee Related
- 2000-07-18 KR KR10-2000-0040907A patent/KR100399493B1/ko not_active IP Right Cessation
- 2000-07-20 CN CNB001201883A patent/CN1177366C/zh not_active Expired - Fee Related
- 2000-07-25 DE DE60011190T patent/DE60011190T2/de not_active Expired - Lifetime
- 2000-07-25 EP EP00306333A patent/EP1073118B1/en not_active Expired - Lifetime
-
2001
- 2001-07-26 HK HK01105209A patent/HK1034804A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1297255A (zh) | 2001-05-30 |
| EP1073118A1 (en) | 2001-01-31 |
| JP2001068555A (ja) | 2001-03-16 |
| TW461070B (en) | 2001-10-21 |
| DE60011190T2 (de) | 2005-06-30 |
| EP1073118B1 (en) | 2004-06-02 |
| CN1177366C (zh) | 2004-11-24 |
| KR100399493B1 (ko) | 2003-09-26 |
| HK1034804A1 (en) | 2001-11-02 |
| KR20010015353A (ko) | 2001-02-26 |
| DE60011190D1 (de) | 2004-07-08 |
| US6288436B1 (en) | 2001-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3470960B2 (ja) | 混合ヒューズ技術 | |
| US6531339B2 (en) | Redundancy mapping in a multichip semiconductor package | |
| US5883435A (en) | Personalization structure for semiconductor devices | |
| US5698895A (en) | Silicon segment programming method and apparatus | |
| US6133054A (en) | Method and apparatus for testing an integrated circuit | |
| US6194235B1 (en) | Method of fabricating and testing an embedded semiconductor device | |
| US7232711B2 (en) | Method and structure to prevent circuit network charging during fabrication of integrated circuits | |
| US5844297A (en) | Antifuse device for use on a field programmable interconnect chip | |
| EP0987759A2 (en) | Electrical fuses in semiconductors | |
| US20100117190A1 (en) | Fuse structure for intergrated circuit devices | |
| WO2000044041A1 (en) | Semiconductor integrated circuit and manufacture thereof | |
| US6214630B1 (en) | Wafer level integrated circuit structure and method of manufacturing the same | |
| US7745855B2 (en) | Single crystal fuse on air in bulk silicon | |
| US20080073789A1 (en) | Method Of Identifying And/Or Programming An Integrated Circuit | |
| US6991970B2 (en) | Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device | |
| US5679609A (en) | Fabrication, testing and repair of multichip semiconductor structures having connect assemblies with fuses | |
| US6093933A (en) | Method and apparatus for fabricating electronic device | |
| US6486528B1 (en) | Silicon segment programming apparatus and three terminal fuse configuration | |
| JP2001085526A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH06314743A (ja) | 集積回路の製造方法 | |
| JP3531863B2 (ja) | ウェーハ・レベルの集積回路の構造およびそれを製造するための方法 | |
| US6310396B1 (en) | Semiconductor circuit apparatus and method for fabricating the semiconductor circuit apparatus | |
| KR20110000317A (ko) | 반도체 소자의 퓨즈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030820 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |