TW461070B - Mixed fuse technologies - Google Patents
Mixed fuse technologies Download PDFInfo
- Publication number
- TW461070B TW461070B TW089105947A TW89105947A TW461070B TW 461070 B TW461070 B TW 461070B TW 089105947 A TW089105947 A TW 089105947A TW 89105947 A TW89105947 A TW 89105947A TW 461070 B TW461070 B TW 461070B
- Authority
- TW
- Taiwan
- Prior art keywords
- fuse
- type
- fuses
- configuration
- defect
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
4 61 〇7 〇 4 61 〇7 〇 Α7 Β7 五、發明説明(, 1 發明領域 絲與til熔關熔絲,特別係關組合雷射激勵熔 提絲於同一積體電路晶片、模組或晶圓上,俾 扼问+導體封裳體的良率。 發明背景 勵熔蜉多年1種不同熔絲技術,例如電激勵熔絲或雷射激 經成功地用於多種不同產品。過去曾經嘗 技術爾於同-電路,來由不同型溶絲 技術fe供的優點獲益。皐你 5 748 . 舉例五頒予Best之美國專利第 路故r * *,一雷射嫁絲和—電·这絲串聯互連於同一電 射溶斷一溶絲,或經由通電流且程式規 等人且有共通受讓人2 =:第广例中,頒予《 藉雷射以光學方式程式規劃,.或藉電 二斷’且比較未經程式規劃的i絲具有電阻改變,其中 電阻變化係經由合金化銘和錯誘^又另—例中,頒予 C_th⑽等人且具有共通受讓人之美國專利第$ 3 % 經濟部中央標準局員工消費合作社印« 彻絲為具有雙重用途的溶絲,可 ..工光予或電力程式規劃。又另—例中, Γ:::5589中,說明一種電路,其含有Πΐ 絲,其中雷射惊絲用以控制電炫絲,俾縮小總 ^ 此處再度雷射與電熔絲彼此電耦合〜 月。 者。 柄σ ,允許一者控制另— 聯結雷射激㈣絲至電激勵炫絲於同一電路有一明確缺 -4 - 本紙琅尺度適用中關家標準(CNS ) A4%# ( 2IGX297公釐)— 經濟部中央標準局員工消費合作社印製 4 6 1 〇7 Ο 、發明説明(2 =於:等數雷射熔絲和電熔絲存在於各電路嚴重耗用曰 片的面積。另外,若於同一電路上僅有某: 至電型熔絲,則將#+ θ A 田耵;絲耦合 唯有去研!、人 勵冗餘時的彈性,原因在於 隹有未附♦於晶圓層面的雷射熔絲可用,俾不造蕾 熔絲稍後無法用於模組層面。 °電 、,雷”知比電熔絲遠更可靠。但完整詳述於前 ::利罘5,748,03 1號的若干缺點造成雷射激勵熔哼比 =絲更不滿意。舉財之,可雷射程式規劃熔絲ίί; 寺缺點為需要光接觸來熔斷熔絲‘。特別可雷射程式規劃熔 :頊置於晶片上以其聯結熔絲由窗暴露出,俾允許於需 要程式規劃時讓光輕斷聯結。但—旦晶片係位於模組 若干其它第二層面的封裝體時,窗則不再可接近,而雷射 熔絲無法再任意程式規劃。如此,雷射激勵熔絲僅可二 晶片,亦即預先封裝積體電路(IC)裳i,而非 於 模組上的晶片。 文直於 可電程式規劃料的優點是容易程式規劃,而無論緣够 的所在,、無論係位於晶片、模組等上,是否有窗可暴露了 或是否位於半導體構造深部皆如此H較神合塾來 介面炫絲快速動X具。此等黏合塾置於封裝體外侧,提供 溶斷炫絲的額外彈性,而與IC晶片是否安裝於次一封裝體 程,無關。但又有-獨特缺點為占據相當量晶片面積,此 乃嚴重缺點,特別於高密度積體電路晶片尤為如此。 發明目的 因此本發明之一目的係組合雷射激勵熔絲與電激勵熔絲 -5- 木紙張尺度適用中國國家標準(CNS ) A4規格(210χ297公釐) ·(袈 訂 \ 一 一 ( (請先閱讀背面之注意事項再填寫本頁) 4 6 1 07 0 五、發明説明(3 ) 於同-積體電路裝置上,俾提升總產物氣率。 本發明之另-目的係保持可光程式規與可電 規劃溶絲彼此電分離,因而程式規劃可於任—型溶絲上進 行,而與另一型熔絲獨立無關。 ” 本發明之又另一目的係讓雷射熔絲與電熔絲以一定比例 存在於-晶片上,故雷射溶絲藉由以對應冗餘子睁列、單 位等置換陣列而消拜製造瑕戚;而電炫絲用以於應用於模 組以及其它此種笫二高度封裝體的最終測試或加溫壽命測 試期間,解決偵測得的瑕疵β_ _二 發明概述 要s <,本發明提供複數不同型熔絲於一半導體晶圓或 模組上,各型熔絲用於不同用途,其中激勵—型熔絲不會 造成不同型熔絲鈍化。 曰 本發明之一特徵方面,提供一種熔絲配置於一半導體積 體電路晶圓或模組上,該配置包括··至少—根第一熔絲型 熔絲,以及至少一根第二熔絲型熔絲,第一與第二型熔絲 彼此未互連。 經濟部中央標準局貝工消費合作社印製 I - I — m ---1 I I: - I I - I— —II ! ϋ 丁 / 3-•口 【I I (請先閲讀背面之注意事項再填寫本頁) 於本發明之第一特徵方面,提供一種溶絲配置於一半導 體積體電路晶圓或模组上,該配置包括:第一熔絲型熔絲 用以檢修第一型瑕疵;以及第二熔絲型熔絲用以檢修第二 型瑕戚,第一與第二炫絲型溶絲彼此未互連。 多種本發明之目的也可經由一種配置不同型熔絲於一半 導體積體電路晶圓或模組上達成,該方法包括下列步驟: 提供第一熔絲型熔絲用以檢修第一型瑕疵;以及提供第二 -6- 本紙張尺度適用中國國家標準(CNS } Α4規格(210X 297公釐) 4 β 1 0 7 0 Α7
熔絲型熔絲用以私 彼此未互連。 /弟二型瑕滅’帛―與第二㉟絲型熔絲 圖式之簡單說明 前述及A它g Μ 體實施例參照附圖將::明:優=…發明之較佳具 與檢修處理流程之方塊圖,其使用 二為知帶有八個32千位元組子陣列和藉由混合技術 塊圖; 餘陣列的U61萬位元组dram晶片之方 拖4&'41)和5舉例說明根據本發明i造複數混合技 術溶4 ’例如電和雷㈣絲需要的多個製程步驟。 發月之較佳具體實施例之詳細說明 本發明說明一稀媒神·,甘士工α 技術用於同一晶片上;於=不同且彼此排它的炫絲 , 3片上用於不同用途。組合可為雷射與電熔 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) ‘、或田射與反熔絲,或電熔絲與反熔絲於半導體業使用 的任-種標準熔絲技術的組合。此處所述較佳具體實施例 使用標準可程式規劃雷射料和可程式規劃電料。該組 合用於提升總產物良率的特定任務。雖然各種熔絲技術原 則上足夠執行全部要求的熔絲,但使用雷射熔絲於晶片層 面的獨特缺點為如同今日大半DRAM業的實務一旦晶片 安裝於封裝體的次一層面後,此靖雷射熔絲即無法檢修任 何瑕疵。此種情沉下’瑕疵晶片例行性地被拋棄。它方 面,使用電熔絲來滿足全部熔絲需求,結果導致耗用晶片 本紙張尺度適用中國國家標準(CNS ) Α4規格(21 Οχ 297公釐) 461070 A7 B7 五、發明説明( 5 經濟部中央標準局員工消費合作社印装 ,積遠大於所需,原因在於需要使用可承載熔斷熔絲所需 高電流的電晶體。但可使用此二技術的明智組合,因而可 如目前實務,使用標準雷射熔絲檢修由於製造過程造成= 大半瑕滅,留τ少數特選的電溶絲來檢修於封裝與加應 後可能出現的殘餘瑕疵。 ^ 设置不同型熔絲邊靠邊可最佳應用於激勵Z c裝置例如 DRAM内部的冗餘單元。舉例言之,256百萬位元組 DRAMs可能需要8000雷射熔絲和1〇〇電熔絲。由於電熔絲 數目相當小,故不會浪費晶庄面—積,同時也可用於校二= 片安裝於模组且藉加溫壽命測試施加應力於封裝體後可= 存在的瑕疵。 % 典型流程圖示於圖此處雷射熔絲用於晶圓階段。於 完成全部檢修後,@圓被切晶粒而分割晶圓纟為個別晶 片,然後封裝(亦即安裝於模組上)、加應力與測試。於此 一階段,任何找到的額外瑕戚無法藉雷射熔絲消除,原因 在於封襞化合物現已完全遮蓋晶片。但現在電I絲可經由 接觸適當封裝體引線而用以激勵任何額外冗餘。_' 典型侔局顯示於圖2。此處顯示主陣列、冗餘陣列、和 溶絲元件。理想上雷射炫絲或電溶絲可用以激勵冗餘元 件。圖2顯示256百萬位元組DRAM晶片1〇〇,八個32百萬位 元組子陣列2〇〇,和關聯各該子陣列2〇〇的冗餘陣列21(^ 子陣列下万顯示熔絲方塊’其㈣雷射熔絲22G和電溶絲 230组成。較佳具體實施例中,i絲方_由麵雷射炫 絲組合成各丨〇〇〇溶絲的方塊Μ成’標示為編號22〇;以及 --------- 裝-- 1'、 _ ~ I (請先閱讀背面之注意事項再填寫本頁) 訂
• «I- I I- ί II· -8 _ 本紙張尺度適用t國國家標準(CNS) Α4規格(210X257公釐) 經濟部中央標準局貝工消費合作社印裝 4 61 〇7 〇 Α7 _______B7 五、G月説明(「) ' : ~~~~ 每個方塊有10電熔絲,標示為編號23〇。 前述實例可進一步普及化,考慮希望混合各種熔絲技術 理想混合體,其中可藉第—型熔絲檢修的瑕疵比較可 藉另一型熔絲檢修的第二型瑕疵存在於最佳可能比例。例 如於1十德位元組DRAM,200,000雷射熔絲可檢修任何需 要以冗餘熔絲更換的瑕疵子陣列的瑕疵。一旦雷射熔絲已 被程f規劃,且發現DRAM晶片不含瑕疵,晶片經測試和 加溫壽命測試,俾消除早期瑕疵,其典型將影響晶片早期 的可靠度。為達於此項目的,屬外1〇〇電熔絲結合於含 dram晶片的封裝體,俾檢修任何因加溫壽命測試所致分 解’典型不超過約5-10個瑕疵。 製法 使用兩種不同熔絲技術製造半導體晶片說明如後。 ,圖3a顯示半導體晶片之剖面圖,顯示於第_金屬化層面 製造的電熔絲。基板標示為5〇〇推定完全充滿全部電路以 及此種裝置之典型裝置。電熔絲置於第一層面金屬化,其 典型用於個人化晶片,於DRAM業俗稱閘極導體層面。於 圖3a,505表示閘極導體線,51〇表示電熔絲。亦顯示於圖 3b,此乃圖3a所示電熔絲之頂視圖。電熔絲51〇置於晶片 之底部右角隅且連結至閂鎖電路53〇。於此一層面後,製 造其它電佈線和通孔,容後詳述。 圖4a顯示如圖3所述半導體晶片之剖面圖,已經建立若 干層面。雷射熔絲顯示於頂層面。編號540,550和560表 τ於多層結構的通孔層面,而編號545,555和565表面佈 本紙張纽適用中國國家標準(CNS) M規格(训χ π?公 (請先閲讀背面之注意事項再填寫本頁) H 1 裝 訂-----—士--- 4 6 1 07 0 A7 B7 五、發明説明(7 線層面(或層)。本具體實施例中,佈線層面565也用於雷 射熔絲570(圖4a)。 圖4b顯示晶片於已製妥層面565後的頂視圖。此處雷射 熔絲570置於各晶片一邊,特別於左底角。熔絲連結至不 同組閂鎖580。閂鎖580示於閂鎖530的不同位置俾強調兩 組電路實際上彼此非相關或互連。於完成互連層面後,可
沈積額外佈線層面D 圖5顯示晶片完成後之剖面圖。電熔絲顯示為接近底 部,而雷射熔絲顯示為位在$端二。前述額外佈線層面係由 通孔層面595和最終佈線層面59〇組成。被動層面595沈積 於最終佈線層面頂上,經常為氧化矽與氮化矽層的組^, 接著為聚合物保護絕緣層。此外,開口6⑽由頂端被: 出,向下蝕刻至雷射熔絲570所在區。也示於圖仆,
闡明開口 600之所在位置。 、Y 前述實例中,電熔絲顯示利極導體層,而 示於接近晶片頂的金屬互連體層面。實際上 :闡 經濟部中央榇準局貝工消費合作社印製 在任何佈線層®,即使於基板此處可使用多位 此。同理,雷射溶絲也可位在任何体線層面二亦口 正所在位置經常係由不同佈線層面的電阻指示,谷j的真 絲所在位置更常係由不同佈線層面金屬厚^ y,而雷射熔 絲聯結上貫穿被動層開口的㈣容易程度^定^及雷射熔 雖然已經就較佳具體實施例舉例說明本發明, 士須了解本發明非僅囿限於此處二揭示的精ς二s業界人 j附之申請專利範.圍定義的本發明之範:部::於 修改皆保有權利。 g全部變化與 11 ϋ ( CNS ) A4^ ( 210 X 2975¾-
Claims (1)
- 4 6 1070 六、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 ι_種於半導體積體電路晶圓或模組上之熔絲配置,包 含: 至少一根第—熔絲型熔絲;以及 至少—根第二緣絲型熔絲,該第一與第二型熔絲彼此 未連結。 2·如申請專利範圍第1項之溶絲配置,其中該帛一型溶絲 個别板修晶圓上的瑕疵,以及第二型熔絲個別檢修模 組上的%截’第—型熔絲檢修瑕疵並不影響第二型熔 絲’反之亦然。 3. 如申叫專利範園第丨項之熔絲配置,其中該至少第一熔 絲型熔絲為雷射激勵型熔絲,以及該至少一第二熔絲 型熔絲為電激勵型熔絲。 4. 如申凊專利範圍第丨項之熔絲配置,進一步包含至少一 根印射激勵型燦絲和至少—根電激勵型反熔絲。 5. 如申請專利範圍第〗項之熔絲配置,進一步包含至少一 根雷射激勵型溶絲和纟少_根電激勵型溶絲和一根電 激勵型反熔絲。 6. 如申請專利範圍第i項之熔絲配置,其中該第一型熔絲 係於安裝晶片於第二層面封裝體前激勵,而第二型溶 絲係於安裝晶片於第二層面封裝體後激勵。 7. 2請專利範圍第i項之溶絲配置,其中該第—型炫絲 4第-型瑕紙,以及第二㈣絲檢修第二型瑕魏。 •:申請專利範圍第i項之熔絲配置,其中該第一型瑕包 。於晶圓製造期間產生的瑕截,以及第二型瑕戚為於 國家橾準(CNS ) -11 210X297^ ) ---------Γ.本------1T------ .. j (請先閲讀背面之注意事項再填寫本頁) 461070 A8 B8 C8 D8 六、申請專利範圍 模組施加應力時產生的瑕疵。 9. 一種於半導體積體電路晶圓或模組上之熔絲配置’包 含: 至少一根第一緣絲型溶絲;以及 至少一根第二熔絲型熔絲,該第一與第二型熔絲彼此 未連結。 10_種於半導體積體電路晶圓或模組上之熔絲配置,包 含: 第一熔絲型熔絲用以檢修第一型瑕疵;以及 弟溶、”糸型懷絲用以檢修第二型瑕截,該第一與第二 型熔絲彼此未連結。 ^ 11. 如申請專利範圍第1〇項之熔絲配置,其中該第一型熔 絲為雷射激勵型熔絲,以及該第二型熔絲為電激勵型 熔絲》 12. 如申請專利範圍第1〇項之熔絲配置,其中該第一型瑕 疵為晶圓瑕疵,以及該第二型瑕疵為模組瑕疵。 經濟部中央標準局貝工消費合作社印製 (請先閱讀背面之注項再填寫本頁) 13. 如申請專利範圍第1〇項之熔絲配置,其中該第一型瑕 疵為需要激勵晶片冗餘裝置的瑕疵,而該第二型瑕疵 為需要激勵模組層面冗餘裝置的單一晶胞故障。 14. 一種配置不同型熔絲於一半導體積體電路晶圓或模組 上之方法,包含: 提供至少一根第一熔絲型熔絲;以及 產生至少一根第二熔絲型熔-絲,該第一與第二型熔絲 彼此未連結。 … 15‘如申請專利範圍第Η項之配置不同型熔絲之方法,其 本紙張 461070 A8 B8 C8 D8 弟二型炫絲彼此未連結 申請專利範圍 中6第和弟—型溶絲個別激勵晶圓或模组上的冗餘 裝置而未使其餘熔絲變無用。 16. 如申凊專利範園第14項之配置不同型熔絲之方法,其 中忒第型熔絲為雷射激勵型熔絲,以及該第二型熔 絲為電激勵型炫絲。 17. —種配置不同型熔絲於半導體積體電路晶圓或模組上 之方法,該方法包含下列步驟: 設置第一熔絲型熔絲用以檢修第一型瑕疵;以及 6又置第—炫絲型您絲用说檢J多第二型瑕截,該第一與 請 閎 背 之 注 意 I 訂 經濟部中央標準局員工消費合作社印掣 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/361,960 US6288436B1 (en) | 1999-07-27 | 1999-07-27 | Mixed fuse technologies |
Publications (1)
Publication Number | Publication Date |
---|---|
TW461070B true TW461070B (en) | 2001-10-21 |
Family
ID=23424113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089105947A TW461070B (en) | 1999-07-27 | 2000-03-30 | Mixed fuse technologies |
Country Status (8)
Country | Link |
---|---|
US (1) | US6288436B1 (zh) |
EP (1) | EP1073118B1 (zh) |
JP (1) | JP3470960B2 (zh) |
KR (1) | KR100399493B1 (zh) |
CN (1) | CN1177366C (zh) |
DE (1) | DE60011190T2 (zh) |
HK (1) | HK1034804A1 (zh) |
TW (1) | TW461070B (zh) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249038B1 (en) * | 1999-06-04 | 2001-06-19 | International Business Machines Corporation | Method and structure for a semiconductor fuse |
DE10026926C2 (de) * | 2000-05-30 | 2002-06-20 | Infineon Technologies Ag | Halbleiteranordnung mit optischer Fuse |
US6355968B1 (en) * | 2000-08-10 | 2002-03-12 | Infineon Technologies Ag | Wiring through terminal via fuse |
DE10123686C1 (de) | 2001-05-15 | 2003-03-20 | Infineon Technologies Ag | Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement |
US6704228B2 (en) * | 2001-12-28 | 2004-03-09 | Samsung Electronics Co., Ltd | Semiconductor memory device post-repair circuit and method |
KR100853460B1 (ko) * | 2002-07-19 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
TW538518B (en) * | 2002-07-19 | 2003-06-21 | Nanya Technology Corp | Fuse structure |
US6906969B2 (en) * | 2002-09-24 | 2005-06-14 | Infineon Technologies Aktiengesellschaft | Hybrid fuses for redundancy |
JP3884374B2 (ja) * | 2002-12-06 | 2007-02-21 | 株式会社東芝 | 半導体装置 |
US6835642B2 (en) * | 2002-12-18 | 2004-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of forming a metal fuse on semiconductor devices |
DE10349749B3 (de) * | 2003-10-23 | 2005-05-25 | Infineon Technologies Ag | Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen |
US6946718B2 (en) * | 2004-01-05 | 2005-09-20 | Hewlett-Packard Development Company, L.P. | Integrated fuse for multilayered structure |
JP2005209903A (ja) * | 2004-01-23 | 2005-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7284168B2 (en) * | 2005-01-26 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Method and system for testing RAM redundant integrated circuits |
JP2012094928A (ja) * | 2006-03-07 | 2012-05-17 | Renesas Electronics Corp | 半導体装置 |
JP4959267B2 (ja) | 2006-03-07 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置および電気ヒューズの抵抗値の増加方法 |
JP4405488B2 (ja) * | 2006-08-30 | 2010-01-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
US20080067600A1 (en) * | 2006-09-19 | 2008-03-20 | Louis Lu-Chen Hsu | Storage Elements with Disguised Configurations and Methods of Using the Same |
JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
US8208768B2 (en) * | 2009-10-26 | 2012-06-26 | United Microelectronics Corp. | Focusing member and optoelectronic device |
US8139907B2 (en) * | 2009-12-29 | 2012-03-20 | United Microelectronics Corp. | Optoelectronic device and method of forming the same |
KR101131557B1 (ko) * | 2010-04-30 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리페어 회로 및 리페어 방법 |
KR20120105828A (ko) * | 2011-03-16 | 2012-09-26 | 삼성전자주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5066998A (en) | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
US5285099A (en) | 1992-12-15 | 1994-02-08 | International Business Machines Corporation | SiCr microfuses |
US5314840A (en) | 1992-12-18 | 1994-05-24 | International Business Machines Corporation | Method for forming an antifuse element with electrical or optical programming |
US5323353A (en) * | 1993-04-08 | 1994-06-21 | Sharp Microelectronics Technology Inc. | Method and apparatus for repair of memory by redundancy |
JP3056019B2 (ja) | 1993-05-11 | 2000-06-26 | 九州日本電気株式会社 | 半導体記憶装置 |
KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
US5818748A (en) * | 1995-11-21 | 1998-10-06 | International Business Machines Corporation | Chip function separation onto separate stacked chips |
US5796746A (en) * | 1995-12-22 | 1998-08-18 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
US5748031A (en) * | 1996-02-01 | 1998-05-05 | Cypress Semiconductor, Corporation | Electrical laser fuse hybrid cell |
US5847441A (en) * | 1996-05-10 | 1998-12-08 | Micron Technology, Inc. | Semiconductor junction antifuse circuit |
US5986319A (en) * | 1997-03-19 | 1999-11-16 | Clear Logic, Inc. | Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit |
KR100269296B1 (ko) * | 1997-04-22 | 2000-10-16 | 윤종용 | 메모리집적회로의승압전원회로및승압전원의전하량제어방법 |
JPH1117016A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1999
- 1999-07-27 US US09/361,960 patent/US6288436B1/en not_active Expired - Fee Related
-
2000
- 2000-03-30 TW TW089105947A patent/TW461070B/zh active
- 2000-07-11 JP JP2000210177A patent/JP3470960B2/ja not_active Expired - Fee Related
- 2000-07-18 KR KR10-2000-0040907A patent/KR100399493B1/ko not_active IP Right Cessation
- 2000-07-20 CN CNB001201883A patent/CN1177366C/zh not_active Expired - Fee Related
- 2000-07-25 DE DE60011190T patent/DE60011190T2/de not_active Expired - Lifetime
- 2000-07-25 EP EP00306333A patent/EP1073118B1/en not_active Expired - Lifetime
-
2001
- 2001-07-26 HK HK01105209A patent/HK1034804A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN1297255A (zh) | 2001-05-30 |
DE60011190D1 (de) | 2004-07-08 |
KR100399493B1 (ko) | 2003-09-26 |
JP3470960B2 (ja) | 2003-11-25 |
HK1034804A1 (en) | 2001-11-02 |
JP2001068555A (ja) | 2001-03-16 |
EP1073118B1 (en) | 2004-06-02 |
CN1177366C (zh) | 2004-11-24 |
US6288436B1 (en) | 2001-09-11 |
DE60011190T2 (de) | 2005-06-30 |
KR20010015353A (ko) | 2001-02-26 |
EP1073118A1 (en) | 2001-01-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW461070B (en) | Mixed fuse technologies | |
US7779311B2 (en) | Testing and recovery in a multilayer device | |
TW457611B (en) | Wafer-level package, a method of manufacturing thereof and a method of manufacturing semiconductor devices from such a wafer-level package | |
US6246615B1 (en) | Redundancy mapping in a multichip semiconductor package | |
TWI503834B (zh) | 儲存修復資料的方法及系統 | |
US6063640A (en) | Semiconductor wafer testing method with probe pin contact | |
TW493206B (en) | Identification method of semiconductor integrated circuit device, manufacturing method of semiconductor integrated circuit device, and semiconductor integrated circuit device | |
US7561938B2 (en) | Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICs will undergo, such as additional repairs | |
US7404117B2 (en) | Component testing and recovery | |
KR101460355B1 (ko) | 집적 회로 및 그 제조 방법 | |
KR20010108118A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP2009517875A (ja) | 高出力用途向けレーザ・ヒューズ構造体 | |
TW501247B (en) | Integrated circuit package incorporating camouflaged programmable elements | |
US7238550B2 (en) | Methods and apparatus for fabricating Chip-on-Board modules | |
TWI255472B (en) | Semiconductor bare chip, method of recording ID information thereon, and method of identifying the same | |
EP1045441A2 (en) | Slotted contacts for minimizing the voltage required to electrically blow fuses | |
US7321165B2 (en) | Semiconductor device and its manufacturing method | |
TWI820734B (zh) | 具有辨識結構的半導體裝置、其製造方法及追溯其生產資訊的方法 | |
JPH0555327A (ja) | 半導体素子のスクリーニング方法 | |
US6707677B1 (en) | Chip-packaging substrate and test method therefor | |
JPH09199672A (ja) | 半導体集積回路装置及びその検査方法 | |
TW466739B (en) | Metal fuse structure | |
KR101051173B1 (ko) | 반도체 소자의 퓨즈 레이아웃 | |
EP1483723A1 (en) | Methods and apparatus for fabricating chip-on-board modules | |
KR20130050114A (ko) | 반도체 소자의 안티퓨즈 및 그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent |