KR100466978B1 - 소이 트랜지스터 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 저전압 저전력 SOI 트랜지스터 장치의 제조 방법에 관한 것으로, 반도체 소자층 상에 소자격리막을 형성한다. 상기 소자격리막을 포함하여 상기 반도체 소자층 상에 제 1 층간절연막 및 폴리실리콘막을 차례로 형성한다. 상기 폴리실리콘막을 NMOS 트랜지스터 형성 영역은 p+형 불순물 이온으로 도핑시키고, PMOS 트랜지스터 형성 영역은 n+형 불순물 이온으로 각각 도핑시킨다. 상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트를 형성한다. 상기 백 게이트를 포함하여 상기 제 1 층간절연막 상에 평탄화된 상부 표면을 갖는 제 2 층간절연막을 형성한다. 그리고, 상기 제 2 층간절연막과 반도체 기판을 본딩 시킨다. 상기 반도체 소자층을 상기 소자격리막을 식각 정지층으로 하여 평탄화 식각 하여 얇은 반도체 소자층을 형성한다. 또는 수소 이온주입에 의한 스마트 컷 방법에 의해 얇은 반도체 소자층을 형성한다. 후속 공정으로 상기 백 게이트 및 상기 반도체 소자층 상에 형성되는 프론트 게이트에 동시에 전기적으로 접속되는 금속 라인을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 백 게이트 형성 공정을 단순화시킬 수 있고, 소자의 신뢰도를 증가시킬 수 있으며, 따라서 안정된 저전압 저전력 소자를 형성할 수 있다. 또한, 본딩 공정 수를 줄임으로써 공정 단가를 줄일 수 있다
Description
본 발명은 SOI(Silicon On Insulator) 트랜지스터 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 백 게이트(back gate)와 프론트 게이트(front gate)를 묶어서 사용하는 저전압 저전력 SOI 트랜지스터 장치의 제조 방법에 관한 것이다.
최근 FD(Fully Depleted) SOI CMOS의 장점과, 이를 이용한 저전압 회로 및 소자에 대한 응용이 주목되고 있다.
저전압(low voltage) 및 저전력(low power) 소자를 구현하기 위해서는 SOI 트랜지스터의 쓰레스홀드 전압(threshold voltage)(이하 'Vt'라 함)을 현재보다 더 낮추어야 한다.
그러나, 단순히 Vt를 낮추게 되면 트랜지스터의 서브 쓰레스홀드 누설 전류(subthreshold leakage current)가 증가할 뿐아니라, Vt의 변동이 크게 되면 소자의 성능이 열화 되는 문제점이 발생된다.
따라서, SOI의 바디영역(body region)과 게이트를 묶는 Vt 다이내믹 제어(Vt dynamic control) 방법이 제시되고 있다.
또한, Isabel Y. Yang et al., "BACK GATED CMOS ON SOIAS FOR DYNAMIC THRESHOLD VOLTAGE CONTROL"(IEDM 95, p877, 1995)에 게시된 바와 같이, 백 게이트와 프론트 게이트를 함께 묶는 방법이 제시되고 있다.
상기 방법은 SIMOX(Separation by IMplanted OXygen) 웨이퍼 또는 SDB(Silicon Direct Bonding) 웨이퍼 상에 백 게이트 바이어스 제어(bias control)를 위해 필요한 폴리실리콘층을 형성한 후, 이를 다시 핸들 웨이퍼(handle wafer)와 본딩(bonding)하는 방법을 사용하였다.
이러한 방법은 이미 제작된 SIMOX나 SDB 웨이퍼를 사용하면서도 또 다시 본딩 공정을 수행해야 하므로, 제작비용이 크게 증가하는 단점을 갖는다.
또한, 백 게이트 제어를 위해 상기 폴리실리콘층을 각각 n+형 및 p+형으로 도핑시켜 주어야 하는데, 이것은 본딩 공정 후 높은 도즈(high dose)의 이온주입(ion implantation) 공정을 통해 수행된다. 이에 따라, SOI 층에 디펙트(defect)를 유발하게 되어 소자의 신뢰도를 감소시키는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 백 게이트 형성 공정을 단순화시킬 수 있고, 소자의 신뢰도를 증가시킬 수 있는 SOI 트랜지스터 장치의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, SOI 트랜지스터 장치의 제조 방법은, 반도체 소자층 상에 소자격리막을 형성하는 단계와; 상기 소자격리막을 포함하여 상기 반도체 소자층 상에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 상에 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막을 소정의 불순물 이온으로 도핑시키는 단계와; 상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트를 형성하는 단계와; 상기 백 게이트를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막의 상부 표면을 평탄화시키는 단계와; 상기 제 2 층간절연막을 반도체 기판과 본딩시키는 단계와; 상기 소자격리막을 식각 정지층으로 하여 상기 반도체 소자층을 평탄화 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도핑은, NMOS 트랜지스터 형성 영역에 p+형 불순물 이온을 주입하고, PMOS 트랜지스터 형성 영역에 n+형 불순물 이온을 주입함으로써 수행된다.
이 방법의 바람직한 실시예에 있어서, SOI 트랜지스터 장치의 제조 방법은, 상기 반도체 소자층 상에 프론트 게이트를 형성하는 단계와; 상기 프론트 게이트를 포함하여 반도체 소자층 전면에 층간절연막을 형성하는 단계와; 상기 소자격리막 및 층간절연막들을 식각 하여 상기 백 게이트 및 프론트 게이트의 각각의 일부가 노출되도록 각각의 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전막으로 채워서 상기 백 게이트 및 프론트 게이트에 대한 각각의 콘택 플러그를 형성하는 단계와; 상기 층간절연막 상에 상기 백 게이트 콘택 플러그와 프론트 게이트 콘택 플러그가 동시에 전기적으로 접속되도록 비트라인 전극을 형성하는 단계를 더 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, SOI 트랜지스터 장치의 제조 방법은, 반도체 소자층 상에 소자격리막을 형성하는 단계와; 상기 소자격리막을 포함하여 상기 반도체 소자층 상에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 상에 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막을 소정의 불순물 이온으로 도핑시키는 단계와; 상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트를 형성하는 단계와; 상기 백 게이트를 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막의 상부 표면을 평탄화시키는 단계와; 상기 제 2 층간절연막 상에 수소 이온을 주입하여 상기 소자격리막 사이의 반도체 소자층의 표면층에서 정지되도록 하는 단계와; 상기 제 2 층간절연막을 반도체 기판과 본딩시키는 단계와; 열처리 공정을 수행하여 상기 반도체 소자층의 수소 이온이 주입되지 않은 영역이 컷팅 되어 제거되도록 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 도핑은, NMOS 트랜지스터 형성 영역에 p+형 불순물 이온을 주입하고, PMOS 트랜지스터 형성 영역에 n+형 불순물 이온을 주입함으로써 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 SOI 트랜지스터 장치의 제조 방법은, 상기 반도체 소자층 상에 프론트 게이트를 형성하는 단계와; 상기 프론트 게이트를 포함하여 반도체 소자층 전면에 층간절연막을 형성하는 단계와; 상기 소자격리막 및 층간절연막들을 식각 하여 상기 백 게이트 및 프론트 게이트의 각각의 일부가 노출되도록 각각의 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전막으로 채워서 상기 백 게이트 및 프론트 게이트에 대한 각각의 콘택 플러그를 형성하는 단계와; 상기 층간절연막 상에 상기 백 게이트 콘택 플러그와 프론트 게이트 콘택 플러그가 동시에 전기적으로 접속되도록 비트라인 전극을 형성하는 단계를 더 포함한다.
(작용)
본 발명에 의한 SOI 트랜지스터 장치의 제조 방법은 백 게이트 형성을 단순화시키고, 소자의 신뢰도를 증가시킨다.
(실시예)
도 1d를 참조하면, 본 발명의 실시예에 따른 신규한 SOI 트랜지스터 장치의 제조 방법은, 반도체 소자층(10) 상에 소자격리막(12a, 12b)을 형성한다. 상기 소자격리막(12a, 12b)을 포함하여 상기 반도체 소자층(10) 상에 제 1 층간절연막(14) 및 폴리실리콘막을 차례로 형성한다. 상기 폴리실리콘막을 NMOS 트랜지스터 형성 영역은 p+형 불순물 이온으로 도핑시키고, PMOS 트랜지스터 형성 영역은 n+형 불순물 이온으로 각각 도핑시킨다. 상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트(16)를 형성한다. 상기 백 게이트(16)를 포함하여 상기 제 1 층간절연막(14) 상에 평탄화된 상부 표면을 갖는 제 2 층간절연막(18)을 형성한다. 그리고, 상기 제 2 층간절연막(18)과 반도체 기판(20)을 본딩 시킨다. 상기 반도체 소자층(10)을 상기 소자격리막(12a, 12b)을 식각 정지층으로 하여 평탄화 식각 하여 얇은 반도체 소자층(10a)을 형성한다. 또는 수소(H2) 이온주입에 의한 스마트 컷(smart cut) 방법으로 얇은 반도체 소자층(10b)을 형성한다. 후속 공정으로 상기 백 게이트(16) 및 상기 얇은 반도체 소자층(10a, 10b) 상에 형성되는 프론트 게이트(22)에 동시에 전기적으로 접속되는 금속 라인(30)을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 백 게이트(16) 형성 공정을 단순화시킬 수 있고, 소자의 신뢰도를 증가시킬 수 있으며, 따라서 안정된 저전압 저전력 소자를 형성할 수 있다. 또한, 본딩 공정 수를 줄임으로써 공정 단가를 줄일 수 있다
이하, 도 1 내지 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2b에 있어서, 도 1a 내지 도 1d에 도시된 SOI 트랜지스터 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
(실시예 1)
도 1a 내지 도 1d는 본 발명의 1 실시예에 따른 SOI 트랜지스터 장치의 제조 방법을 순차적으로 보여주는 수직 단면도이다.
도 1a를 참조하면, 본 발명의 1 실시예에 따른 SOI DRAM의 제조 방법은 먼저, 반도체 소자층(semiconductor device layer)(10) 상에 소자격리막(12a, 12b)으로서, 필드산화막(12a, 12b)을 형성한다.
상기 필드산화막(12a, 12b)은, 균일하고 얇은 반도체 소자층(10a)을 형성하기 위한 후속 평탄화(planarization) 식각 공정에서 식각 정지층(etch stopper)으로 사용된다.
상기 필드산화막(12a, 12b)을 포함하여 상기 반도체 소자층(10) 상에 제 1 층간절연막(14)을 형성한다. 상기 제 1 층간절연막(14)은 예를 들어, HTO(High Temperature Oxide) 물질로 형성된다.
상기 제 1 층간절연막(14) 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 예를 들어, 이온 주입 공정 방법을 사용하여 n+형 또는 p+형의 고농도 불순물 이온으로 도핑시키거나, n+형 및 p+형으로 각각 도핑시킨다.
이때, NMOS 트랜지스터 형성 영역은 p+형 불순물 이온으로 도핑시키고, PMOS 트랜지스터 형성 영역은 n+형 불순물 이온으로 도핑시킨다.
좀 더 구체적으로, 상기 반도체 소자층(10) 상에 형성되는 NMOS 트랜지스터에 대해서는 p+형 폴리실리콘막이 대응되도록 하고, PMOS 트랜지스터에 대해서는 n+형 폴리실리콘막이 대응되도록 한다.
상기 도핑된 폴리실리콘막을 패터닝(patterning)하여 백 게이트(16)를 형성한다.
상기 백 게이트(16)를 포함하여 상기 제 1 층간절연막(14) 상에 제 2 층간절연막(18)을 형성한다. 상기 제 2 층간절연막(18)의 상부 표면을 CMP(Chemical Mechanical Polishing) 공정 등으로 평탄화 식각 한다.
도 1b에 있어서, 상기 제 2 층간절연막(18)과 핸들 웨이퍼(handle wafer)인 반도체 기판(semiconducting substrate)(20)을 본딩 시킨다.
마지막으로, 상기 반도체 소자층(10)을 상기 필드산화막(12a, 12b)을 식각 정지층으로 하여 그라인딩(grinding) 및 CMP 공정 등으로 평탄화 식각 하여 얇게 형성하면 도 1c에 도시된 바와 같이, 백 게이트(16)를 갖는 SOI 기판이 형성된다.
이후 공정은 종래 SOI DRAM 형성 방법과 마찬가지로, 트랜지스터(22) 및 비트라인 전극(30), 캐패시터 전극(34) 등을 형성한 후 금속 콘택(38)을 형성하여 그 구조를 완성한다.
좀 더 구체적으로, 도 1d를 참조하면, 상기 얇은 반도체 소자층(10a) 상에 프론트 게이트(22)를 형성하고, 상기 프론트 게이트(22)를 포함하여 상기 얇은 반도체 소자층(10a) 전면에 제 3 층간절연막(26)을 형성한다. 이때, 상기 프론트 게이트(22) 양측의 얇은 반도체 소자층(10a) 내에 소오스/드레인 영역(24)이 형성되어 있다.
상기 제 1 층간절연막(14) 및 필드산화막(12a), 그리고, 제 3 층간절연막(26)을 식각 하여 상기 백 게이트(16)의 일부가 노출되도록 일 콘택홀을 형성한다.
그리고, 상기 제 3 층간절연막(26)을 식각 하여 상기 프론트 게이트(22)의 일부가 노출되도록 다른 콘택홀을 형성한다.
상기 콘택홀들을 도전막으로 채워서 각각의 콘택 플러그(27, 28) 즉, 백 게이트 콘택 플러그(27) 및 프론트 게이트 콘택 플러그(28)를 형성한다. 또한, 상기 제 3 층간절연막(26)을 식각 하여 소오스/드레인 영역(24)의 일부가 노출되도록 또 다른 콘택홀을 형성하고, 이 콘택홀을 도전막으로 채워서 소오스/드레인 콘택 플러그(29)를 형성한다.
상기 제 3 층간절연막(26) 상에 상기 콘택 플러그들(27 ~ 29)과 동시에 전기적으로 접속되는 금속 라인(metal line)(30)을 형성한다. 상기 금속 라인(30)은 비트라인 전극(bit line electrode)(30)이다.
상기 비트라인 전극(30)을 포함하여 상기 제 3 층간절연막(26) 상에 제 4 층간절연막(32)을 형성하고, 상기 제 3 및 제 4 층간절연막들(26, 32)을 뚫고 상기 얇은 반도체 소자층(10a)과 전기적으로 접속되도록 스택(stack) 구조의 캐패시터 전극(34)을 형성한다.
상기 캐패시터 전극(34)을 포함하여 상기 제 4 층간절연막(32) 상에 제 5 층간절연막(36)을 형성하고, 상기 제 4 및 제 5 층간절연막(32, 36)을 뚫고 상기 비트라인 전극(30)과 전기적으로 접속되도록 콘택 플러그 및 금속 라인을 포함하는 금속 콘택(38)을 형성한다.
(실시예 2)
도 2a 내지 도 2b는 본 발명의 2 실시예에 따른 SOI 트랜지스터 장치의 제조 방법을 순차적으로 보여주는 수직 단면도이다.
도 2a 내지 도 2b는, 본 발명의 2 실시예에 따른 SOI DRAM의 제조 방법을 순차적으로 보여주는 것으로, 균일하고 얇은 반도체 소자층(10b) 형성에 있어서, 상기 1 실시예에서의 식각 정지층(12a, 12b) 대신 B. H. LEE et al., "A NOVEL PATTERN TRANSFER PROCESS FOR BONDED SOI GIGA-BIT DRAMs",(proceedings 1996 IEEE International SOI Conference, Oct. 1996)에 게시된 바와 같이, 수소 이온 주입을 통한 스마트 컷(smart cut) 방법을 적용한 것이다.
도 2a를 참조하면, SOI DRAM의 제조 방법은 먼저, 반도체 소자층(10) 상에 소자격리막(12a)을 형성하고, 상기 소자격리막(12a)을 포함하여 반도체 소자층(10) 상에 제 1 층간절연막(14)을 형성한다.
상기 제 1 층간절연막(14) 상에 n+형 또는 p+형 불순물 이온으로 도핑된 폴리실리콘막을 패터닝 하여 백 게이트(16)를 형성한다.
상기 백 게이트(16)를 포함하여 상기 제 1 층간절연막(14) 상에 제 2 층간절연막(18)을 형성한다. 상기 제 2 층간절연막(18)의 상부 표면을 CMP 공정 등으로 평탄화 식각 한다.
상기 제 2 층간절연막(18) 상에 수소 이온을 주입하여 상기 수소 이온이 상기 제 2 층간절연막(18) 및 백 게이트(16), 그리고 제 1 층간절연막(14)을 통과하여 상기 소자격리막(12a) 사이의 반도체 소자층(10)의 표면층에서 정지되도록 한다.
상기 수소 이온 주입 공정에 있어서, 상기 수소 이온의 정지 위치가 상기 소자격리막(12a)의 일 표면과 나란하도록 프로젝트 레인지(project range)(17)를 조절한다.
마지막으로, 상기 제 2 층간절연막(18)과 반도체 기판(20)을 본딩 시킨 후 어닐링(annealing) 열처리 공정을 수행하면 도 2b에 도시된 바와 같이, 상기 소자격리막(12a)의 일 표면과 나란하게 형성된 얇은 반도체 소자층(10b)이 형성된다.
상기 열처리 공정은 퍼니스(furnace) 등과 같은 반도체 제조 장치를 사용하여 수행되고, 이와 같은 공정을 통해 불필요한 반도체 소자층을 제거하게 된다.
상기 수소이온 주입에 의한 얇은 반도체 소자층(10b) 형성 방법은, 특히 셀 영역(cell region)에서 보다 더 균일한 실리콘층이 형성되도록 한다.
후속 공정은 상기 1 실시예에서 상술한 바와 같은 SOI DRAM 형성 방법으로 수행된다.
본 발명은 종래의 SOI 트랜지스터 장치의 제조 방법이 백 게이트 형성에 있어서, 여러 번의 본딩 공정을 필요로 함에 따라 발생되는 제작비용의 증가 및 SOI 반도체 기판 상에 이온 주입을 하여 백 게이트 폴리실리콘막을 도핑시킴으로써 디펙트를 발생시키는 문제점을 해결한 것으로서,
백 게이트 형성 공정을 단순화시킬 수 있고, 소자의 신뢰도를 증가시킬 수 있으며, 따라서 안정된 저전압 저전력 소자를 형성할 수 있다. 또한, 본딩 공정 수를 줄임으로써 공정 단가를 줄일 수 있는 효과가 있다.
도 1a 내지 도 1d는 본 발명의 1 실시예에 따른 SOI 트랜지스터 장치의 제조 방법을 순차적으로 보여주는 수직 단면도;
도 2a 내지 도 2b는 본 발명의 2 실시예에 따른 SOI 트랜지스터 장치의 제조 방법을 순차적으로 보여주는 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 소자층 10a, 10b : 얇은 반도체 소자층
12 : 소자격리막 14 : 제 1 층간절연막
16 : 백 게이트 18 : 제 2 층간절연막
20 : 반도체 기판 22 : 프론트 게이트
24 : 소오스/드레인 영역 26 : 제 3 층간절연막
27 : 백 게이트 콘택 플러그 28 : 프론트 게이트 콘택 플러그
29 : 소오스/드레인 콘택 플러그 30 : 비트라인 전극
32 : 제 4 층간절연막 34 : 캐패시터 전극
36 : 제 5 층간절연막 38 : 금속 콘택
Claims (6)
- 반도체 소자층(semiconductor device layer)(10) 상에 소자격리막(12a, 12b)을 형성하는 단계와;상기 소자격리막(12a, 12b)을 포함하여 상기 반도체 소자층(10) 상에 제 1 층간절연막(14)을 형성하는 단계와;상기 제 1 층간절연막(14) 상에 폴리실리콘막을 형성하는 단계와;상기 폴리실리콘막을 소정의 불순물 이온으로 도핑시키는 단계와;상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트(back gate)(16)를 형성하는 단계와;상기 백 게이트(16)를 포함하여 상기 제 1 층간절연막(14) 상에 제 2 층간절연막(18)을 형성하는 단계와;상기 제 2 층간절연막(18)의 상부 표면을 평탄화시키는 단계와;상기 제 2 층간절연막(18)을 반도체 기판(semiconducting substrate)(20)과 본딩시키는 단계와;상기 소자격리막(12a, 12b)을 식각 정지층으로 하여 상기 반도체 소자층(10)을 평탄화 식각 하는 단계를 포함하는 SOI 트랜지스터 장치의 제조 방법.
- 제 1 항에 있어서,상기 도핑은, NMOS 트랜지스터 형성 영역에 p+형 불순물 이온을 주입하고, PMOS 트랜지스터 형성 영역에 n+형 불순물 이온을 주입함으로써 수행되는 SOI 트랜지스터 장치의 제조 방법.
- 제 1 항에 있어서,상기 SOI 트랜지스터 장치의 제조 방법은, 상기 반도체 소자층(10a) 상에 프론트 게이트(22)를 형성하는 단계와;상기 프론트 게이트(22)를 포함하여 반도체 소자층(10a) 전면에 층간절연막(26)을 형성하는 단계와;상기 소자격리막(12a, 12b) 및 상기 층간절연막들(12a, 14, 26)을 식각 하여 상기 백 게이트(16) 및 프론트 게이트(22)의 각각의 일부가 노출되도록 각각의 콘택홀을 형성하는 단계와;상기 콘택홀을 도전막으로 채워서 상기 백 게이트(16) 및 프론트 게이트(22)에 대한 각각의 콘택 플러그(27, 28)를 형성하는 단계와;상기 층간절연막(26) 상에 상기 백 게이트 콘택 플러그(27)와 프론트 게이트 콘택 플러그(28)가 동시에 전기적으로 접속되도록 비트라인 전극(30)을 형성하는 단계를 더 포함하는 SOI 트랜지스터 장치의 제조 방법.
- 반도체 소자층(semiconductor device layer)(10) 상에 소자격리막(12a)을 형성하는 단계와;상기 소자격리막(12a)을 포함하여 상기 반도체 소자층(10) 상에 제 1 층간절연막(14)을 형성하는 단계와;상기 제 1 층간절연막(14) 상에 폴리실리콘막을 형성하는 단계와;상기 폴리실리콘막을 소정의 불순물 이온으로 도핑시키는 단계와;상기 도핑된 폴리실리콘막을 패터닝 하여 백 게이트(back gate)(16)를 형성하는 단계와;상기 백 게이트(16)를 포함하여 상기 제 1 층간절연막(14) 상에 제 2 층간절연막(18)을 형성하는 단계와;상기 제 2 층간절연막(18)의 상부 표면을 평탄화시키는 단계와;상기 제 2 층간절연막(18) 상에 수소 이온을 주입하여 상기 소자격리막(12a) 사이의 반도체 소자층(10)의 표면층에서 정지되도록 하는 단계와;상기 제 2 층간절연막(18)을 반도체 기판(semiconducting substrate)(20)과 본딩시키는 단계와;열처리 공정을 수행하여 상기 반도체 소자층(10)의 수소 이온이 주입되지 않은 영역이 컷팅(cutting)되어 제거되도록 하는 단계를 포함하는 SOI 트랜지스터 장치의 제조 방법.
- 제 4 항에 있어서,상기 도핑은, NMOS 트랜지스터 형성 영역에 p+형 불순물 이온을 주입하고, PMOS 트랜지스터 형성 영역에 n+형 불순물 이온을 주입함으로써 수행되는 SOI 트랜지스터 장치의 제조 방법.
- 제 4 항에 있어서,상기 SOI 트랜지스터 장치의 제조 방법은, 상기 반도체 소자층(10b) 상에 프론트 게이트(22)를 형성하는 단계와;상기 프론트 게이트(22)를 포함하여 반도체 소자층(10b) 전면에 층간절연막(26)을 형성하는 단계와;상기 소자격리막(12a) 및 상기 층간절연막들(12a, 14, 26)을 식각 하여 상기 백 게이트(16) 및 프론트 게이트(22)의 각각의 일부가 노출되도록 각각의 콘택홀을 형성하는 단계와;상기 콘택홀을 도전막으로 채워서 상기 백 게이트(16) 및 프론트 게이트(22)에 대한 각각의 콘택 플러그(27, 28)를 형성하는 단계와;상기 층간절연막(26) 상에 상기 백 게이트 콘택 플러그(27)와 프론트 게이트 콘택 플러그(28)가 동시에 전기적으로 접속되도록 비트라인 전극(30)을 형성하는 단계를 더 포함하는 SOI 트랜지스터 장치의 제조 방법.
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|---|---|---|---|
| KR1019970071285A KR100466978B1 (ko) | 1997-12-20 | 1997-12-20 | 소이 트랜지스터 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071285A KR100466978B1 (ko) | 1997-12-20 | 1997-12-20 | 소이 트랜지스터 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990051870A KR19990051870A (ko) | 1999-07-05 |
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ID=37302761
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|---|---|---|---|
| KR1019970071285A KR100466978B1 (ko) | 1997-12-20 | 1997-12-20 | 소이 트랜지스터 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100466978B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307972A (ja) * | 1991-04-05 | 1992-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0548104A (ja) * | 1991-08-08 | 1993-02-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR970008576A (ko) * | 1995-07-07 | 1997-02-24 | 에프. 피. 터핀 | Soi 기판 상의 cmos 집적회로 및 이의 형성 방법 |
| KR19980048206A (ko) * | 1996-12-17 | 1998-09-15 | 김영환 | 이중게이트구조를 갖는 모스트랜지스터 및 그 제조방법 |
-
1997
- 1997-12-20 KR KR1019970071285A patent/KR100466978B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04307972A (ja) * | 1991-04-05 | 1992-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR19990051870A (ko) | 1999-07-05 |
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