KR0176163B1 - 스태틱 랜덤 억세스 메모리소자 및 그 제조방법 - Google Patents

스태틱 랜덤 억세스 메모리소자 및 그 제조방법 Download PDF

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Abstract

SRAM셀의 구조 및 이의 제조방법에 개시되어 있다. 이는, 제1도전형 반도체기판 상에 형성된 게이트전극과 게이트전극 양단의 반도체기판 표면부위에 각각 형성된 소오스 및 드레인을 각각 갖춘 제1 MOSFET와 제2 MOSFET를 포함하여 구성되는 반도체 메모리장치에 있어서, 상기 제1 MOSFET의 게이트전극 측벽에는 절연막 스페이서가 형성되어 있지 않고, 상기 제2 MOSFET의 게이트전극 측벽에는 절연막 스페이서가 형성되어 있는 것을 특징으로 한다. 따라서, 셀 면적의 증가없이 드라이브 트랜지스터와 억세스 트랜지스터의 드라이브 전류 비율을 증가시켜 셀에 저장되는 데이터의 안정성을 확보할 수 있다.

Description

스태틱 랜덤 억세스 메모리소자 및 그 제조방법
제1도는 일반적인 SRAM 셀의 등가회로도이다.
제2도는 종래 기술에 의해 제조된 ARAM셀의 단면구조도이다.
제3도 및 제4도는 종래의 SRAM셀 제조방법을 공정순서에 따라 도시한 단면구조도이다.
제5도는 본 발명에 의한 SRAM셀의 단면구조도이다.
제6도는 본 발명에 의한 SRAM셀 제조방법을 공정순서에 따라 도시한 단면구조도이다.
* 도면의 주요부분에 대한 부호 설명
30 : 제1도전형 반도체기판 32 : 게이트절연막
34a : 드라이브 트랜지스터(제2 MOSFET)의 게이트전극
34b : 억세스 트랜지스터(제1 MOSFET)의 게이트전극
36 : 포토레지스트패턴 39, 40, 42 : 제1불순물영역
38a : 억세스 트랜지스터의 소오스 38b : 드라이브 트랜지스터의 드레인
44 : 절연막 46 : 포토레지스트패턴
48 : 스페이서 50, 52, 54 : 제2불순물영역
56, 58 : 절연층
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 SRAM(Static Random Access Memory) 및 이의 제조방법에 관한 것이다.
반도체 메모리장치를 제조함에 있어서 칩(chip) 크기의 축소는 단위칩당 제조 비용을 줄이는데 있어 가장 중요한 요인으로서, 칩 크기가 작을수록 웨이퍼당 생산 칩의 갯수가 많아지므로 칩당 생산단가가 낮아지게된다. 칩 크기를 줄이기 위해서는 전체 칩 면적에서 가장 많은 부분을 차지하는 메모리셀부의 면적을 줄이는 것이 가장 효과적이다. 메모리셀부의 면적을 줄이기 위해서는 단위 메모리셀의 크기를 줄이는 것이 필요하며, SRAM의 경우 이와 같은 셀 크기의 축소에 있어서 셀에 저장되는 데이터의 안정성 확보가 가장 중요한 과제이다. SRAM의 리드/라이트(read/write)동작시 데이터의 안정성은 SRAM셀을 구성하는 드라이브 트랜지스터(drive transistor)의 억세스 트랜지스터( access transistor)에 대한 드라이브전류(drive current) 비율(이하, 셀비율(cell ratio)이라 한다)에 의해서 결정되며, 셀 비율이 클수록 유리하게 된다.
통상적으로 셀비율을 크게 하기 위해서는 억세스 트랜지스터의 채널폭(channel width)을 줄이고, 드라이브 트랜지스터의 채널폭은 키우거나, 억세스 트랜지스터의 채널길이를 늘리고, 드라이브 트랜지스터의 채널폭을 증가시키는 방법을 사용할 수 있는데, 억세스 트랜지스터의 경우는 리소그래피(lithography)의 패턴 형성에 있어서의 한계성(pattern define limit)으로 인해 그 최소 폭이 제한되며, 드라이브 트랜지스터의 채널폭을 증가시키거나 억세스 트랜지스터의 채널길이를 늘리는 경우는 셀 크기가 커지므로 셀 크기를 축소시키는데 역행하는 결과를 가져오게 된다.
한편, 통상 NMOS 트랜지스터를 제조할 때 사용되는 LDD(Lightly Doped Drain)구조나 DDD(Double Diffused Drain)구조는 게이트 측면에 형성되는 스페이서가 엣지부분에서 실리콘 표면에 기계적 압력을 가하게 되므로 게이트 측면 실리콘 표면의 Si결정에 결함을 형성하게 되어 드레인의 접합 누설(junction leakage)을 유발하는 결과를 초래하며, SRAM셀에 사용될 경우 스토리지 전하(storage charge)를 누설시킴으로써 데이터의 보존 특성을 저하시키게 된다.
제1도 및 제2도를 참조하여 종래의 SRAM 제조기술에 대해 설명한다.
제1도는 SRAM셀의 등가회로도, 제2도는 SRAM셀의 단면구조도로서, 제1도에서 참조부호 QA1 및 QA2는 억세스 트랜지스터를 나타내고, QD1 및 QD2는 드라이브 트랜지스터를 나타내며, N1 및 N2는 데이터 스토리지노드, 그리고 B/L은 비트라인을 각각 나타내는 것이다.
종래에는 SRAM셀을 제조함에 있어서 데이터 스토리지노드(제1도 N1, N2)의 액티브영역 접합구조를 액티브영역 전부분에 걸쳐서 인(phosphorus)과 비소(asenic)이온의 주입에 의한 이중드레인(DDD)구조(제2도 9,19)나 인이온만을 주입하여 단순 드레인구조를 형성함으로써 스토리지노드 전 영역에 걸쳐서 액티브영역의 저항이 비교적 균일한 상태를 유지하도록 되어 있다.
또한, 트랜지스터를 DDD구조나 LDD구조로 만들기 위해서 게이트 측면에 스페이서(제2도 17)를 형성하거나 셀 영역 전체에서 트랜지스터를 단순 드레인구조로 만들기 위해 트랜지스터를 게이트 측면에 스페이서가 없는 구조로 제작하였다. 제2도에서 미설명 참조부호 3은 게이트절연막, 5A는 드라이브 트랜지스터의 게이트, 5B는 억세스 트랜지스터의 게이트를 각각 나타낸다.
상기한 종래의 SRAM셀 제조방법을 제3도를 참조하여 설명하면 다음과 같다.
먼저, 제3도 (a)에 도시된 바와 같이 p형 반도체기판(l)상에 게이트절연막(3)을 형성하고, 이위에 도전층을 형성한 후, 소정의 포토레지스트패턴(7)을 이용한 사진식각공정에 의해 상기 도전층을 패터닝하여 드라이브 트랜지스터의 게이트(5aA)와 억세스 트랜지스터의 게이트(5A)를 각각 형성한 다음, 소오스 및 드레인영역 형성을 위해 인이온(P+)을 주입한다.
다음에 제3도 (b)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 게이트(5A, 5B)가 형성된 기판 전면에 절연층(15)을 형성한다.
이때, 상기 주입된 인 이온(P+)이 활성화되어 기판에 소오스 및 드레인영역이 되는 불순물영역(9)이 형성된다.
이어서 제3도 (c)에 도시된 바와 같이 상기 절연층(15)을 이방성 식각하여 게이트 측면에 스페이서(17)를 형성한 후, 비소 이온(As+)을 고농도로 주입한다.
다음에 제3도 (d)에 도시된 바와 같이 기판 전면에 절연막(25)과 평탄화층(27)을 차례로 형성하며, 이때, 상기 주입된 비소 이온이 활성화되어 불순물영역(19)을 형성함으로써 상기 불순물영역(9)과 함께 DDD구조의 소오스 및 드레인영역이 형성된다.
상기와 같은 종래 기술에서는 셀의 데이터 안정성 확보를 위한 셀비율 확보를 드라이브 트랜지스터(제1도의 QD, 제2도의 5A)와 억세스 트랜지스터(제1도의 QA, 제2도의 5B)의 채널 폭과 길이를 조정하거나 억세스 트랜지스터의 고농도 드레인영역의 길이를 조절(제4도 b)함으로써 달성하고 있다. 이와 같은 제조방법에서는 셀 면적을 축소함에 따라서 트랜지스터의 폭과 길이를 조절할 수 있는 여지가 적어지게 되므로 셀 비율을 충분히 확보하기 어렵게 되고, 따라서 메모리소자는 데이터 안정성에 취약한 특성을 가지게 된다.
한편, 또다른 방법으로서 제4도에 도시된 바와 같이 스페이서 형성공정까지 마친후, 억세스 트랜지스터 영역은 마스크(29)로 덮은 상태에서 드라이브 트랜지스터 영역에만 비소 이온을 고농도로 주입한 후(제4도 (a)), 기판 전면에 절연충(25, 27)을 형성함으로써 드라이브 트랜지스터는 DDD구조(9, 19)로 형성하고, 억세스 트랜지스터영역은 단순 드레인구조(9)를 갖도록 형성한다 (제4도 (b)).
제4도와 같은 구조는 억세스 트랜지스터의 소오스측의 액티브 확산(diffusion)저항을 높여 줌으로써 억세스 트랜지스터의 드라이브전류를 줄여준다. 이에 따라 드라이브 트랜지스터의 억세스 트랜지스터에 대한 전류비율, 즉 셀 비율을 증가시킬 수 있지만, 전술한 바와 같이 게이트전극 측벽의 스페이서에 의한 게이트 측면 실리콘 표면의 Si 결정 결함을 유발한다.
본 발명은 이상과 같은 문제를 해결하기 위한 것으로, 메모리셀 면적의 증가없이 셀 비율을 확보하고 스페이서 스트레스에 의한 누설을 방지할 수 있는 SRAM셀 구조를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 상기의 SRAM셀을 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는, 제1도전형 반도체 기판상에 형성된 게이트전극과 상기 게이트전극 양단의 반도체기판 표면부위에 각각 형성된 소오스 및 드레인을 각각 갖춘 제1 MOSFET와 제2 MOSFET를 포함하여 구성되는 반도체 메모리장치에 있어서, 상기 제1 MOSFET의 게이트전극 측벽에는 절연막 스페이서가 형성되어 있지 않고, 상기 제2 MOSFET의 게이트전극 측벽에는 절연막 스페이서가 형성되어 있는 것을 특징으로 한다.
상기 절연막 스페이서는 제2 MOSFET의 게이트전극 측벽의 한쪽 또는 양쪽에 형성된다.
본 발명의 일실시예에 있어서, 상기 제1 MOSFET의 소오스 및 드레인 상부에 절연막이 덮여 있다.
본 발명의 일실시예에 있어서, 상기 제2 MOSFET의 소오스 및 드레인을 이루는 이중구조의 제2도전형 불순물 접합영역은 저농도의 제2도전형 불순물 접합영역과 이 저농도의 제2도전형 불순물영역내에 형성된 고농도의 제2도전형 불순물 접합영역으로 이루어진다.
상기 단일구조의 불순물 접합영역으로 이루어진 제1 MOSFET의 소오스와 상기 이중구조의 불순물 접합영역으로 이루어진 제2 MOSFET의 드레인은 서로 인접하여 형성된다.
분 발명의 일실시예에 있어서, 상기 제1 MOSFET는 SRAM셀의 억세스 트랜지스터이고, 제2 MOSFET는 SRAM의 드라이브 트랜지스터이다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은, 제1도전형 반도체기판상에 형성된 게이트전극과 상기 게이트전극 양단의 반도체기판 표면부위에 각각 형성된 소오스 및 드레인을 각각 갖춘 제1 MOSFET와 제2 MOSFET를 포함하여 구성되는 반도체 메모리장치의 제조방법에 있어서, 제1도전형 반도체기판 상부에 상기 제1 MOSFET 및 제2 MOSFET의 게이트전극을 각각 형성하는 단계와, 제2도전형 불순물을 기판에 이온주입하는 단계, 상기 게이트전극이 형성된 기판 전면에 절연층을 형성하는 단계, 상기 제1 MOSFET의 게이트전극과 소오스 및 드레인 영역 상부에 마스크층을 형성하는 단계, 상기 절연층을 이방성 식각하여 상기 마스크층이 형성되어 있지 않은 제2 MOSFET의 게이트전극 측벽에 스페이서를 형성하는 단계, 및 제2도전형 불순물을 고농도로 기판에 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 일실시예에 있어서, 상기 게이트전극 형성후에 기판에 이온주입되는 제2도전형 불순물에 의해 상기 제1 MOSFET 및 제2 MOSFET의 소오스 및 드레인을 이루는 제1불순물 접합영역이 각각 형성되고, 상기 스페이서 형성후에 기판에 주입되는 제2도전형 불순물에 의해 상기 제2 MOSFET의 소오스 및 드레인을 이루는 고농도 제2불순물 접합영역이 형성된다.
상기 제1불순물영역과 고농도 제2불순물영역에 의해 상기 제2 MOSFET의 이중구조의 소오스 및 드레인이 형성된다.
본 발명의 일실시예에 있어서, 상기 게이트전극 형성후에 기판에 이온주입되는 제2도전형 불순물로 인(P+)을 이용하고, 상기 스페이서 형성후에 기판에 주입되는 제2도전형 불순물로 비소(As)를 이용하는 것이 바람직하다.
상기 절연막 스페이서로는 산화막을 사용하는 것이 바람직하다.
상기와 같이 구성되는 본 발명에 의해 셀 면적의 증가없이 드라이브 트랜지스터와 억세스 트랜지스터의 드라이브전류 비율을 증가시켜 셀에 저장되는 데이터의 안정성을 확보할 수 있으면서, 동시에 억세스 트랜지스터를 게이트 측벽에 스페이서를 형성하지 않는 구조로 제작함으로써 스페이서로 인한 스트레스에 의해 발생하는 게이트 측면 실리콘 표면의 결정결함 생성을 억제하고, 접합 누설을 감소시킨다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제5도에 본 발명의 일실시예에 의한 SRAM셀 단면구조를 도시하였다.
본 발명의 일실시예에 의한 SRAM셀은 제5도에 도시된 바와 같이 게이트(34B)와 단순구조의 소오스(38A) 및 드레인(40)으로 이루어진 억세스 트랜지스터와 게이트(34a)와 이중드레인구조의 소오스(38B,50) 및 드레인(42,54)으로 이루어진 드라이브 트랜지스터로 구성된다.
상기 드라이브 트랜지스터의 이중드레인구조는 인 이온(P+) 주입에 의해서 형성된 제1불순물영역(38A,38B,40,42)과 비소 이온(As+) 주입에 의해서 형성된 제2불순물영역(50,54)으로 이루어지며, 억세스 트랜지스터의 단순구조의 소오스 및 드레인영역은 인 이온(P+)의 주입에 의해 형성된 제1불순물영역(38A,40)으로 이루어지는바, 인 이온(P+) 주입에 의해서 형성된 제1불순물영역은 일반적으로 비소 이온(As+)주입에 의해서 형성된 제2불순물영역보다 불순물 주입농도가 낮으며, 확산저항이 크다. 따라서 단순구조의 억세스 트랜지스터측의 소오스(38A)는 드라이브 트랜지스터측의 이중 드레인구조보다 높은 저항을 나타내게 되므로 억세스 트랜지스터의 드라이브전류를 줄여 셀 비율을 증가시킬 수 있게 된다.
또한, 드라이브 트랜지스터는 스페이서(48)가 형성되고, 억세스 트랜지스터는 스페이서가 형성되지 않으면서 드라이브 트랜지스터의 이중구조 드레인(38B,50)과 억세스 트랜지스터의 단순구조 소오스(38A)가 만나는 부분(60)에서부터 억세스 트랜지스터측으로는 스페이서 형성을 위한 산화막(44)이 남아 있는 구조로 되어 있다. 따라서 억세스 트랜지스터는 스페이서가 형성되지 않으므로 스페이서 엣지부분에서 형성되는 실리콘 표면 결정결함 발생을 방지할 수 있고, 게이트 측면의 Si결함에 의한 접합누설을 줄여 셀의 데이터 안정성을 향상시킬 수 있다.
제6도를 참조하여 본 발명에 일실시예에 의한 SRAM셀 제조방법을 설명한다.
먼저, 제6도 (a)에 도시된 바와 같이 p형 반도체기판(30) 또는 P형 웰에 액티브영역을 설정한 후, 기판상에 게이트절연막(32)으로서 열산화막을 형성하고, 이위에 게이트 형성을 위한 도전층을 형성한다.
이어서 상기 도전층을 소정의 포토레지스트패턴(36)을 이용한 사진식각공정에 의해 패터닝하여 드라이브 트랜지스터의 게이트(34A)와 억세스 트랜지스터의 게이트(34B)를 각각 형성한 다음, 소오스 및 드레인영역 형성을 위한 n형 불순물로서, 예컨대 인 이온(P+)을 주입한다.
다음에 제6도(b)에 도시된 바와 같이 상기 포토레지스트패턴을 제거한 후, 게이트(34A, 34B)가 형성된 기판 전면에 절연층(44)으로서, 예컨대 산화막을 형성한다. 이때, 상기 주입된 인 이온(P+)이 활성화되어 기판에 제1불순물영역(38,40,42)이 형성된다.
이어서 제6도 (c)에 도시된 바와 같이 억세스 트랜지스터의 게이트(34B), 소오스(38A) 및 드레인(40) 영역을 통상의 사진식각기술을 이용하여 포토레지스트(46)로 마스킹한 후, 이방성 식각을 실시하여 억세스 트랜지스터영역을 제외한 부분의 게이트 측면에 산화막 스페이서(48)를 형성한 다음, n형 불순물로서, 예컨대 비소 이온(As+)을 고농도로 주입한다. 이때, 억세스 트랜지스터와 드라이브 트랜지스터가 연결되는 액티브영역(불순물영역; 38)은 억세스 트랜지스터측의 액티브영역(억세스 트랜지스터의 소오스영역; 38A)만이 포토레지스트(46)에 의해서 마스킹되며, 이어서 실시되는 이방성 식각공정에서 스페이서 형성을 위한 산화막이 식각되지 않고 남게 되므로 억세스 트랜지스터측에는 스페이서가 형성되지 않고, 비소 이온이 주입되지 않는다.
다음에 제6도 (d)에 도시된 바와 같이 상기 포토레지스트를 제거한 후, 기판 전면에 절연층(56, 58)을 일반적인 반도체 제조공정에 의해 형성한다. 이때, 상기 주입된 비소이온이 활성화되어 제2불순물영역 (50,54)을 형성함으로써 드라이브 트랜지스터영역에는 상기 제1불순물영역(38,42)과 함께 DDD구조의 드레인(38B, 50) 및 소오스(42,54)영역이 형성된다.
따라서 본 발명의 SRAM셀 제조방법에 의하면, 데이터 스토리지노드 부분(제1도 N1, N2)의 액티브영역구조는 제6도 (d)에 도시된 바와 같이 드라이브 트랜지스터(34A)의 드레인측(38B)은 이중드레인구조(38B, 50)를 이루고, 억세스 트랜지스터(34A)의 소오스측(38A)은 단순드레인구조를 이루게 되며, 동시에 드라이브 트랜지스터는 스페이서(48)가 형성되고, 억세스 트랜지스터는 스페이서가 형성되지 않으면서 드라이브 트랜지스터의 이중구조 드레인(38B, 50)과 억세스 트랜지스터의 단순구조 소오스(38A)가 만나는 부분(60)에서부터 억세스 트랜지스터측으로는 스페이서 형성을 위한 산화막(44)이 남아 있는 구조를 가지게 된다.
여기서, 이중구조 드레인중에서 인 이온(P+)주입에 의해서 형성된 제1불순물영역(38,40,42)은 비소 이온(As+) 주입에 의해서 형성된 제2불순물영역(50,52,54)보다 불순물 주입농도가 낮으며, 확산저항이 큰 것이 일반적이다. 따라서 제1불순물영역만으로 소오스 및 드레인영역이 형성된 억세스 트랜지스터측의 소오스(38A)는 드라이브 트랜지스터측의 제1, 제2불순물영역으로 이루어진 이중 드레인구조보다 높은 저항을 나타내게 되므로, 제4도에 도시된 바와 같은 종래기술에서와 마찬가지로 억세스 트랜지스터의 드라이브전류를 줄여 셀 비율을 증가시킬 수 있게 된다. 동시에 본 발명의 억세스 트랜지스터는 스페이서가 형성되지 않으므로 스페이서 엣지부분에서 형성되는 실리콘 표면 결정결함 발생을 방지할 수 있고, 접합누설을 줄여 셀의 데이터 안정성을 향상시킬 수 있게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 셀 면적의 증가없이 드라이브 트랜지스터와 억세스 트랜지스터의 드라이브전류 비율을 증가시켜 셀에 저장되는 데이터의 안정성을 확보할 수 있고, 억세스 트랜지스터에는 스페이서가 형성되어 있지 않아 실리콘 표면 결정결함 발생을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (8)

  1. 제1도전형 반도체기판 상에 형성된 제1 MOSFET와 제2 MOSFET를 포함하여 구성되는 반도체 메모리소자에 있어서, 상기 제1 MOSFET은, 양측벽에 절연막 스페이서가 형성된 제1 게이트전극; 및 상기 제1 게이트전극 양단의 반도체기판 표면부위에 각각 형성된 단일구조의 소오스 및 드레인을 구비하고, 상기 제2 MOSFET은, 양측벽에 절연막 스페이서가 형성되어 있지 않은 제2 게이트전극; 및 상기 제2 게이트전극 양단의 반도체기판 표면부위에 각각, 저농도의 제2도전형 불순물 접합영역과 이 저농도의 제2도전형 불순물영역 내에 형성된 고농도의 제2도전형 불순물 접합영역으로 이루어진 이중구조의 소오스 및 드레인을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  2. 제1항에 있어서, 상기 단일구조의 불순물 접합영역으로 이루어진 제1 MOSFET의 소오스와 상기 이중구조의 불순물 접합영역으로 이루어진 제2 MOSFET의 드레인이 서로 인접하여 형성된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  3. 제1항에 있어서, 상기 제1 MOSFET는 SRAM셀의 억세스 트랜지스터이고, 제2 MOSFET는 SRAM의 드라이브 트랜지스터인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  4. 제1도전형 반도체기판상에 형성된 게이트전극과 상기 게이트전극 양단의 반도체기판 표면부위에 각각 형성된 소오스 및 드레인을 각각 갖춘 제1 MOSFET와 제2 MOSFET를 포함하여 구성되는 반도체 메모리장치의 제조방법에 있어서, 제1도전형 반도체기판 상부에 상기 제1 MOSFET 및 제2 MOSFET의 게이트전극을 각각 형성하는 단계와, 제2도전형 불순물을 기판에 이온주입하는 단계, 상기 게이트전극이 형성된 기판 전면에 절연층을 형성하는 단계, 상기 제1 MOSFET의 게이트전극과 소오스 및 드레인 영역 상부에 마스크층을 형성하는 단계, 상기 절연층을 이방성 식각하여 상기 마스크층이 형성되어 있지 않은 제2 MOSFET의 게이트전극 측벽에 스페이서를 형성하는 단계, 및 제2도전형 불순물을 고농도로 기판에 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
  5. 제4항에 있어서, 상기 게이트전극 형성후에 기판에 이온주입되는 제2도전형 불순물에 의해 상기 제1 MOSFET 및 제2 MOSFET의 소오스 및 드레인을 이루는 제1불순물 접합영역이 각각 형성되고, 상기 스페이서 형성후에 기판에 주입되는 제2도전형 불순물에 의해 상기 제2 MOSFET의 소오스 및 드레인을 이루는 고농도 제2불순물 접합영역이 형성되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
  6. 제5항에 있어서, 상기 제1불순물영역과 고농도 제2불순물영역에 의해 상기 제2 MOSFET의 이중구조의 소오스 및 드레인이 형성되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
  7. 제4항에 있어서, 상기 게이트전극 형성후에 기판에 이온주입되는 제2도전형 불순물로 인(P)을 이용하고, 상기 스페이서 형성후에 기판에 주입되는 제2도전형 불순물로 비소(As)를 이용하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
  8. 제4항에 있어서, 상기 절연막 스페이서는 산화막으로 형성하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
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