TW521428B - Semiconductor memory device - Google Patents

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TW521428B
TW521428B TW091101343A TW91101343A TW521428B TW 521428 B TW521428 B TW 521428B TW 091101343 A TW091101343 A TW 091101343A TW 91101343 A TW91101343 A TW 91101343A TW 521428 B TW521428 B TW 521428B
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Taiwan
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transistor
memory device
semiconductor memory
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TW091101343A
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Koji Nii
Motoshige Igarashi
Original Assignee
Mitsubishi Electric Corp
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    • H10B10/00—Static random access memory [SRAM] devices
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Description

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【發明領域】 種具有SRAM型之記憶單元的半導體 一種可防止軟體錯誤的半導體記憶 本發明係有關於一 記憶裝置，特別有關於 裝置。 « 【發明背景】 近年來，隨著電子機器 速度之功能要求也日益增加 腦是不可或缺的，而且微電 及高的操作速度。同時，隨 高性能化，為了要達到高操 記憶容量之快取記憶體。 之輕薄短小化，對於其高操作 。就這種電子機器而言，微電 月ή中必須具有高的記憶容量以 著個人電腦之急速普及化以及 作速度之目的，其更需要有高 於使用RAM時，一般而言是使用DRAM或是SRAM，尤豆 是使用SRAM時需達到高速處理之要求，例如上述之快取記 憶體。就δ己憶單元構造上區分，一個高阻抗負荷型式的 SRAM包含有四個電晶體以及兩個高阻抗元素，而一個⑶⑽ 型式之SRAM包含有六個電晶體。特別的是“⑽型式之 SRAM ’其資料保存時的漏電流非常小，故具有相當高之可 靠度’已成為當前之主流。
第18圖係顯示習知CMOS型式之SRAM的記憶單元的等效 電路圖。一個PM0S電晶體P1(負荷電晶體）以及一個腿〇s電 晶體N1(驅動電晶體）購成為一個第_CM〇s反向器，一個 PM0S電晶體p2(負荷電晶體）以及一個NM0S電晶體N2(驅動 電晶體）購成為一個第二CMOS反向器，而且在第一CMOS
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五、發明說明（2) 反向器與第一CMOS反向器之間係由輸入端子與輸出端子 互補連接。 也就是，第18圖中的一個正反電路是由上述之M〇s電 晶體PI、P2、N1與N2所構成，且可在一記憶點NA處寫入與 讀取其邏輯狀悲。其中，記憶點NA係用作為第一CM〇s反 向器與第二CMOS反向器之輸出點，且用作為第一⑼⑽反 向器之輸入點。
此外，NM0S電晶體N3、N4之功能性係作為加速電晶 體。NM0S電晶體N3之閘極係電連接至一字元線WL，其汲極 係連接至記憶點NA，其沒極係連接至一正相之位元線jgL。 NM0S電晶體N4之閘極係電連接至字元線WL，其汲極係連接 至記憶點NB，其汲極係連接至一負相之位元線BLb。 由上述可知，藉由選擇字元線WL、正相之位元線BL以 及負相之位元線BLB，可以在記憶點NA或〇處讀取出儲存 之記憶值。
第19圖係依據第18圖之等效電路顯示SRAM記憶單元之 佈局示意圖。一個SRAM記憶單元係形成於一半導體基底之 一N型井區域NW以及一P型井區域pw之上。而且，pm〇S電晶 體PI、P2係形成於此N型井區域NW内，而題0S電晶體N1〜N4 係形成於此P型井區域PW内。 PM0S電晶體P1包含有一源極區以及一汲極區，係為摻 雜有P型雜質之P+擴散區FL100、FL110。PM0S電晶體P1另 包含有一閘極，係形成於P+擴散區FL100、FL110以及一多 晶矽導線層PL110之間。相同地，PM0S電晶體P2包含有一
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源極區以及一汲極區，係為 FL100、FL120，且另包含有 FL100、FL120以及一多晶石夕 說，PMOS電晶體PI、P2共同 其源極區。 摻雜有P型雜質之F擴散區 一閘極，係形成於P+擴散區 導線層PL120之間。也就是 使用P+擴散區FL100，以作為 NMOS電晶體N1包含有一源極區以及一汲極區，係為換 雜有N型雜質之N+擴散區FL200、FL210。題03電晶體N1另 包含有一閘極，係形成於N+擴散區FL2〇〇、几21〇以及一多 晶矽導線層PL110之間。相同地，NM〇s電晶體N2包含有一 源極區以及一汲極區，係為摻雜有N型雜質之…擴散區 FL200、FL220 ,且另包含有一閘極，係形成於N+擴散區 FL20 0、FL220以及一多晶矽導線層pL12()之間。也就是 說’ NMOS電晶體Nl、N2共同使用擴散區FL200，以作為 其源極區。 NMOS電晶體N3包含有一源極區以及一汲極區，係為摻 雜有N型雜質之N+擴散區FL230、FL210 °NMOS電晶體N3另 包含有一閘極，係形成於N+擴散區FL230、FL210以及一多 晶石夕導線層PL140之間。也就是說，NM0S電晶體N1、N3共 同使用N+擴散區FL210，以作為其源極區。 "
NMOS電晶體N4包含有一源極區以及一汲極區，係為摻 雜有N型雜質之N+擴散區FL240、FL220。NMOS電晶體N4另 包含有一閘極，係形成於N+擴散區FL240、FL220以及一多 晶矽導線層PL130之間。也就是說，NMOS電晶體N2、N4共 同使用N+擴散區FL220，以作為其源極區。
521428 五、發明說明（4) 多晶矽導線層PL1 1 0係用作為一導線，可使pM〇s電晶 體P1之閘極以及NMOS電晶體N1之閘極之間產生電連接。多 晶矽導線層PL120也可用作為一導線，可使PM〇s電晶體p2 之閘極以及NMOS電晶體N2之閘極之間產生電連接。 在每一個P+擴散區FL100、FL110、FL120、N+擴散區 FL200、FL210、FL220、FL230、FL240 以及多晶石夕導線層 PL110、PL120、PL130、PL140中，至少形成有一個或一個
以上的接觸洞。為了達成第1 8圖所示之等效電路的連接結 構’运些接觸洞内會填入金屬或是其他上層配線，以提供 電連接效果。 雖然上層配線之結構變化多樣性，但是以第1 g圖之簡 單表示，粗的實線係表示接觸洞之電連接線。依據第丨g圖 所示，P+擴散區FL110、N+擴散區FL210、多晶矽導線層 PL1 20之間係經由上層配線構成電連接，以構成記憶點 NA。而且，P擴散區FL120、N+擴散區FL220、多晶石夕導線 層PL110之間係經由上層配線構成電連接，以構成記憶點 NB 〇
VDD線是一電源線，而經由接觸洞以及上層配線可使 P+擴散區FL100連接至VDD線。而且，GND線是一接地線， 而經由接觸洞以及上層配線可使N+擴散區!^2〇〇連接至GND 線。另外’經由接觸洞以及上層配線，可使N+擴散區 FL23 0、FL2 40分別連接至正相之位元線BL以及負相之位元 線BLB。此外，經由接觸洞以及上層配線，還可使多晶矽 導線層PL130、PL140連接至字元線WL。
2111-4632-PF(N);Cherry.ptd 第7頁 521428 五、發明說明（5) 第2 0圖係延第1 9圖之切線A - A顯不習知S R A Μ記憶單元 之剖面示意圖。在PMOS電晶體PI、Ρ2的製作上，係先於一 Ν型井區域NW中的隔離區域10内製作不相連接之Ρ+擴散區 FL100、FL110、FL120。然後，在Ρ+擴散區FL100、 FL110、FL120之不相連接區域間堆疊一薄絕緣層21以及一 多晶石夕導線層P L11 0、P L1 2 0，如此便可使閘極電極與N型 井區域NW形成絕緣效果。同時，位於N型井區域NW與閘極 電極之間的薄絕緣層2 1，可用作為一閘極絕緣層。 接著，形成一内層薄膜31，以覆蓋住P擴散區 FL100、FL110、FL120、隔離區域1〇、多晶矽導線層 PL110、PL120，然後在内層薄膜31形成一接觸洞41，其可 暴露P+擴散區FL100、FL110、FL120之表面區域。最後， 於接觸洞41内填滿一金屬導線層51，其材質可選用紹、 鎢、銅或其他金屬，用來電連接P+擴散區FLioo、FL110、 FL120 〇 第21圖係延第1 9圖之切線B-B’顯示習知SR AM記憶單元 之剖面示意圖。在NM0S電晶體N1〜N4的製作上，係先於一p 型井區域PW中製作不相連接之N+擴散區i?L200、FL210、 FL220、FL230、FL240。然後，在擴散區FL200、
FL210、FL220、FL230、FL240之不相連接區域間堆疊一薄 絕緣層22以及一多晶矽導線層pli 1 〇、pli 20、PL1 30、 PL140，如此便可使閘極電極與p型井區域”形成絕緣效 果。同時，位於P型井區域PW與閘極電極之間的薄絕緣層 2 2，可用作為一閘極絕緣層。
521428 五、發明說明（6) 接著，形成一内層薄膜31，以覆蓋住N+擴散區 FL20 0、FL210、FL22 0、FL2 30、FL240、多晶矽導線層 PL110、PL120、PL130、PL140，然後在内層薄膜31形成一 接觸洞42，其可暴露N+擴散區FL200、FL210、FL220、 FL230、FL240之表面區域。最後，於接觸洞42内填滿一金 屬導線層52，其材質可選用鋁、鎢、銅或其他金屬，用來 電連接N+擴散區FL200、FL210、FL220、FL230、FL240。 上述之NMOS電晶體N1〜N4以及PMOS電晶體pi、P2之製作可 同時進行。 以下詳細描述習知SRAM記憶單元之操作。以第1 8圖所 _ 示之等效電路為例，假設記憶點NA是在邏輯程度之” H”電 位狀態’則記憶點N B是在邏輯程度之"l 11電位狀態。相反 地，假設記憶點NA是在邏輯程度之"L"電位狀態Γ則記憶 點NB是在邏輯程度之"H”電位狀態。因此，記&單元是: 互補連接之CMOS反向器所組成，而依據這兩個記憶點“、 NB是否位於"H"電位狀態或"L"電位狀態以及此邏^狀離是 否維持在一位元上儲存資料，記憶單元包含有兩個不同的 穩定邏輯狀態。 具有CMOS反向器之半導體 今未發現有雜訊抵抗之困擾。 線縮小且細微化以提供較大的 生的α射線以及宇宙中所產生 進而使儲存於記憶點處之資料 變成越來越嚴重。 記憶裝置會非常穩定，且迄 然而’隨著記憶單元之位元 積集度容量，由封裝中所產 的中性子線皆會產生電子， 轉換，而且軟體錯誤的問題
叫428 五、發明說明（7) 尤其是當電源電壓 在現今半導體記憶裝置 對軟體錯誤之抵抗成為 曰 為了防止軟體錯誤 以及增加轉換儲存 里。如此一來，若要轉 其他射線產生較大量的 錯誤之可能性。 為了有效提高記憶 之厚度，或是增加其主 記憶單元而言，增加其 薄絕緣層之厚度來增加 薄絕緣層之厚度減少時 度下降、閘極與基底之 由此可知，減少薄 小之記憶單元，因此薄 閘極與基底之間的容量 之容量、軟體錯誤問題 此外，為了在高速 改善内層薄膜3 0之絕緣 與多晶矽導線層之間的 之内層薄膜30。如此意 低，進而不易增加記憶 軟體錯誤的問題。 下降時，軟體錯誤更 之低電壓操作的要求 相當重要的課題。 ’舉例來說，可增加 於記憶點之資料的所 換儲存的資料，則需 電子。此方法可有效 點之容量，可減少薄 要的平坦面積。不過 平坦面積並不可行， 閘極與基底之間的容 ’則會遭遇到新的問 間的漏電流增加。 絕緣層之厚度的方法 小之記憶單元仍會產 較小、無法增加記憶 仍會發生。 度下讀取與寫入儲存 效果，而且為了降低 輕合情形，必須使用 味著，記憶點ΝΑ、NB 點ΝΑ、NB之臨界電荷 易發生，因此 下，如何提昇 記憶點之容 需6¾界電荷 藉由α射線或 降低發生軟體 絕緣層21、2 2 ，對於薄小之 /、月b藉由減少 量。然而，當 題，如：可靠 亦不適用於薄 生以下問題： 單元之記憶點 之資料，必須 雜質擴散區域 具有低誘電率 之耗合I會降 量，且會產生 #
521428 五、發明說明（8) 【發明概要】 有鑑於此，本發明則提出一種半導體記憶裝置，在構 成CMOS反向器之承載電晶體中，其閘極絕緣層具有高誘電 率，可防止軟體錯誤之發生，並增加閘極與基底之間的容 量0 #
本發明提出一種半導體記憶裝置，其包括有：一第一 反向器，其輪出點係為一第一記憶點，其輸入點係為一第 二記憶點，其中該第一反向器包含有一具有第一導電型之 第一 M0S電晶體以及一具有第二導電型之第二M〇s電晶體， 且該第二導電型不同於該第一導電型；一第二反向器，其 輸出點係與該第二記憶點連接，其輸入點係與該第一記憶 點連接’其中該第二反向器包含有一具有第一導電型之第 三M0S電晶體以及一具有第二導電型之第四M〇s電晶體；一 具有第二導電型之第五M0S電晶體，其汲極係與該第一記 憶點連接，其源極係與一對位元線之其中一條連接，里閘 一 Ϊ元線連# ;以及一具有第二導電型之第六M〇S 位元線之其中一條連接，其間極係與一字；=與：對 中，該第一M0S電晶體以及該第三μ 曰、、、連接八 的介電常數值係大於該第五MGS電’'Ba體之閘極絕緣層 體之閘極絕緣層的介電常數值。 M及该第六M0S電晶 依據上述，本發明之一會
只万也γ歹丨丨技I 具有咼誘電率之閘極絕緣層， 承載電晶體中製作 _ “°閑極與記憶點之間的
五、發明說明（9) 容量。 f裝置’其包括有複數個 晶粒之半導體層中；一導 層薄膜所堆疊構成，形成 方，其中，於該複數個電 域内’該内層薄膜的介電 層薄膜的介電常數值。 例係調整一預定區域内之 得不同之耦合容量。 的、特徵、和優點能更明 ’並配合所附圖式，作詳 本發明提出另一種主借 電晶體元件區域’係形成：= 線區域’係由複數個導線層 於該複數個電晶體元件區域^上 晶體元件區域之上方的一預— 常數值係*15]於其他區域之=内 依據上述，本發明之_ ^施 該内層薄膜的介電常數值，二獲 【發明之詳細說明】 為讓本發明之上述和其他目 顯易懂，下文特舉出較佳實施例 細說明如下： 【第一實施例】 押本發明第一實施例之半導體記憶裝置中，係於SRAM記 憶單兀之承載電晶體中提供具有高誘電率之閘極絕緣層。 第1圖顯示本發明第一實施例中之半導體記憶裝置之 等效電路圖’其中部份之圖示符號係與第丨3圖之圖示相 同’故省略其解釋。而不同之處，在於第1圖之pM〇S電晶 體PI、P2係於第13圖中置換成PMOS電晶體Pll、P12，其均 形成於具有高誘電率之閘極絕緣層上方。其餘之電路部分 係與習知技術内容相同，且其記憶體操作方式也與習知技
2111-4632-PF(N);Cherry.ptd 第12頁 521428 丨· 五、發明說明（10) 術内容相同 _ — J&/L jtTt. 一、一 * ^ 叙而@ ，在一個電容器 ，值時’設置於兩電極板之間：當電極板之間的距離為 一，則可獲得較大之電容量。相；4若具有較高之介電常 言，若閘極絕緣層之厚度為一 ^ 5地，對承載電晶體而 電常數較高時，則閘極盥美疋值時，若閘極絕緣層之介 此，當PMOS電晶體Pu、pf2 =之間的容量可變得較大。因 率時，若閘極絕緣層之厚产，極絕緣層具有較高之誘電 體Pll、P12與基底之間汀=統之大小，則PMOS電晶 一般所使用的鬥把 可變得較大。 介電常數為3.8，而"且有絕較緣/為二氧化石夕（Μ)材質，其 Μ(介電常數為7七、A J之介電常數的材質如·· ΤΜ5 (介電常數為!】.6 )、Zr〇3二=為9. 34 )、 電常數為25〜40)、La 〇 c人f ^ *電數為12· 5)、Hf0〆介 為85·8)，上述這些高誘電1m 足緣層的材料。#閘極絕緣層之厚度具有 ,又，則可有效增加容量，但是閘極卻會發生漏電 靠度/佳的問題。有鐘於此，本發明以= - 12之閘極絕緣層時，雖然閘極絕緣層之厚度 與習知技術相同，但仍可增加閘極與基底之間的容量，並 防止閘極之漏電流以及可靠度不佳的問題。 另一方面，為了加快記憶單元之字元線之選擇開啟/ 關閉的速度，當NM0S電晶體Ν3、Ν4是用作為一加速電晶 體’其閘極絕緣層係採用習知的低介電常數材料，可用來
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制閘極與基底之間的容量，因此NM〇s電晶體N3、W 的介電常數比PM0S電晶體P11、P12之閉極絕“ "電$數低。而且，當NM〇s電晶體N3、N4是用作二 電晶體’其閘極絕緣層係採用f知的低介電常數材° 此種電路架構中，在維持高速操作下，可提高記憶點 、ΝΒ之容量，且可增加對軟體錯誤之抵抗性 心” 一 =2圖係依據第1圖之等效電路顯示SRM記憶單元之佈 局不意圖。第2圖之圖示内容大致與第19圖相同，不同 是本發明PMOS電晶IIP11、ρΐ9：^田古μ命t 电日日11 P1 2採用鬲誘電率之閘極絕緣
«。特別是在N型井區域NW内，PMOS電晶體Pll〇、pi2〇之 底部區域提供高誘電率材料。 在閘極絕緣層的製作過程中，係先型井區域NW、p 型井區域PW之整個表面上，製作一傳統使用的Si〇2材質。 然後利用一罩幕蓋住P型井區域”，再以蝕刻方式將N型井 區域㈣表面之以區域内的Μ%材質去除。接著，於ei區域 之表，上形成一具有高誘電率之絕緣層。甚至於，可將此 具有兩誘電率之絕緣層的形成區域限制在井區域NW之 P擴散區域的表面上。
一立第3圖係沿第2圖之切線A-A’顯示SRAM記憶單元之剖面 示思圖。在N型井區域NW上方，PMOS電晶體pii、pi2包含 有一具有高誘電率之閘極絕緣層丨2 1。另外，在p型井區域 PW上方，NMOS電晶體N1〜N4的結構係如同第21圖所示，故 在此省略說明。 在本發明第一實施例之半導體記憶裝置中，僅於承戴
521428 五、發明說明（12) 電晶體中提供具有高誘電率之閘極絕緣層，而藉由縮短閘 極絕緣層之厚度，可提高閘極與基底之間的容量。因此， 用來轉換儲存資料所需之臨界電荷量必須提高，這將有助 於提高對軟體錯誤的抵抗性。 【第二實施例】 本發明第二實施例之半導體記憶裝置中，係於SRAM記 憶單元之承載電晶體與驅動電晶體中提供具有高誘電率之 閘極絕緣層。 第4圖顯示本發明第二實施例中之半導體記憶裝置之 等效電路圖，其中部份之圖示符號係與第1圖之圖示相 同’故省略其解釋。而不同之處，在於第1圖之NM〇s電晶 體Nl、N2係於第13圖中置換成NMOS電晶體Nil、N12。NMOS 電晶體N11、N1 2均包含有一具有高誘電率之閘極絕緣層， 且NMOS電晶體N11、N1 2之閘極絕緣層的介電常數較大於 NMOS電晶體N3、N4之閘極絕緣層的介電常數。其餘之電路 部分係與第1圖技術内容相同，且其記憶體操作方式也與 習知技術内容相同。至於NM〇S電晶體N11、N12之具有高誘 電率的閘極絕緣層，其材質選用係如同第一實施例所述。 此外’如同第一實施例所述之優點，當承載電晶體如 PMOS電晶體Pll、P12以及驅動電晶體如NM〇s電晶體N1i、 N1 2使用尚誘電率的閘極絕緣層，在維持高速操作下，可 提咼記憶點NA、NB之容量，且可增加對軟體錯誤之抵抗 性。特別的是，相較於第一實施例僅於承載電晶體如pM〇s
2111-4632-PF(N);Cherry.ptd 第15頁 521428 五、發明說明（13) 電晶體P11、P1 2中製作高誘電率的閘極絕緣層，本發明第 一貫施例額外於驅動電晶體如龍〇§電晶體Nn、N12中製作 高誘電率的閘，，緣層，可進一步提高用來轉換儲存資料 所需之臨界電何1 ’這將有助於提高對軟體錯誤的抵抗 性。 f 5圖係依據第4圖之等效電路顯示SRAM記憶單元之佈 局不意圖。第5圖之圖示内容大致與第2圖相同，不同的是 本發明NMOS電晶體Nil、N12亦採用高誘電率之閘極絕緣 層。特別是在N型井區域Nw與？型井區域”内，pM〇s電晶體
P110、P120、NMOS電晶體Nil、N12之多晶石夕導線層 PL110、PL 120，其底部區域提供有高誘電率之材料。 在閘極絕緣層的製作過程中，係先型井區域NW、p 型井區域pw之整個表面上，製作一傳統使用的Si〇2材質。 然後利用一罩幕蓋住形成PMOS電晶體pi 1〇、pi2〇、NMOS電 晶體N11、N1 2之E2區域，再以蝕刻方式將E2區域内的Si〇2 材質去除。接著’於E 2區域之表面上形成一具有高誘電率 之絕緣層。接下來之步驟係如同習知技術所述。此外，可 將此具有高誘電率之絕緣層的形成區域限制在p+擴散區域
FL100、FL110 以及N+擴散區域FL20 0、FL210、FL220 的表 面上。 第6圖係沿第5圖之切線B-B，顯示SRAM記憶單元之剖面 示意圖。在P型井區域PW上方，NMOS電晶體Nil、N12包含 有一具有高誘電率之閘極絕緣層122。另外，在N型井區域 NW上方’ PMOS電晶體P11、P1 2的結構係如同第3圖所示，
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521428 五、發明說明（14) 故在此省略說明。 NMOS電晶體N3、N4是用作為一加速電晶體，其閘極絕 緣層係採用習知的低介電常數材料，可用來抑制閘極與基 底之間的容量，係如同第一實施例所述。 在本發明第二實施例之半導體記憶裝置中，係於承载 電晶體與驅動電晶體中提供具有高誘電率之閘極絕緣層， 而藉由縮短閘極絕緣層之厚度，可提高閘極與基底之間的 容量。因此，用來轉換儲存資料所需之臨界電荷量必須提 高，這將有助於提高對軟體錯誤的抵抗性。
【第三實施例】 本發明第三實施例之半導體記憶裝置中，係於SRAM記 憶單元之承載電晶體中提供具有高誘電率之内層薄膜。 第1 3圖顯示本發明第三實施例中之半導體記憶裝置之 等效電路圖，其内容係與習知技術相似，在此省略其說 明。第7圖顯示本發明第三實施例中之半導體記憶裝置之 佈局示意圖，其内容係與第1 9圖相似，不同之處在於PM〇s 電晶體PI、P2之内層薄膜係使用具有高誘電率之材質。
特別是在第7圖中，在N型井區域NW之PMOS電晶體pi、 p2中，金屬導線之間的絕緣薄膜是採用高誘電率之材質， 而在P型井區域PW之内層絕緣薄膜則是採用低誘電率之材 質。而且，可將此具有高誘電率之内層絕緣薄膜的形成區 域限制在N型井區域NW之P擴散區域的表面上。 第8圖係沿第7圖之切線A-A’顯示SRAM記憶單元之剖面
2111-4632-PF(N)；Cherry.ptd 第17頁 521428
五、發明說明（15) 率材質所構成，可 P2之記憶點ΝΑ、 示意圖。一内層絕緣層丨3 〇係由高誘電 有效提高承載電晶體如pM〇s電晶體ρι、 處的耦合容量。 另一方面，由於在Ν+擴散區域FL23〇、Fl 層薄膜的介電常數較低，因此位元線BL、BLB之耦合 法提昇。至於在P型井區域PW之腿〇3電晶體Νι~ σ里&、、 係如同第21〃圖所示，其上覆蓋有低介電常數之内層^ : 一第9圖係沿第7圖之切線C-C，顯示SRAM記憶單^之^ 不意圖。以P型井區域Pw與!^型井區域麗之分 1
型井區聊之内層薄膜的介電常數較低，而;：井 區域NW之内層薄膜的介電常數較高。 开 在本發明第三實施例之半導體記憶裝置中，係於 電晶體中提供具有高誘電率之内層薄膜，而在加速電晶體 中提供具有低誘電率之内層薄膜以獲得較快之加速产。如 此可增加記憶點ΝΑ、NB之耦合量，並提高對軟體錯誤的抵 抗性。 【第四實施例】 本發明第四實施例之半導體記憶裝置中，係於SRM記 憶單元之承載電晶體以及驅動中提供具有高誘電率之内層 薄膜。 第1 3圖顯示本發明第四實施例中之半導體記憶裝置之 等效電路圖，其内容係與習知技術相似，在此省略其說 明。第1 0圖顯示本發明第四實施例中之半導體記憶裝置之
2111-4632-PF(N);Cherry.ptd 521428 五、發明說明（16) 佈局示意圖，其内容係與第1 9圖相似，不同之處在於具有 高誘電率之内層薄膜是製作於PMOS電晶體PI、P2以及NMOS 電晶體Nl、N2之E4區域上方。 除了在PMOS電晶體PI、P2内製作有高誘電率之内層薄 膜，亦同時於NMOS電晶體Nl、N2内製作有高誘電率之内層 薄膜。如同第三實施例所述，可增加記憶點NA、NB之耦合 量，並提高對軟體錯誤的抵抗性。特別的是，相較於第三 實施例僅於PMOS電晶體PI、P2内製作有高誘電率之内層薄 膜，本發明第四實施例額外於NM0S電晶體Nl、N2内製作有 高誘電率之内層薄膜，可進一步加記憶點N A、NB之耦合 量，並可提供更高之軟體錯誤的抵抗性。 第11圖係沿第1 0圖之切線A-A，顯示SRAM記憶單元之刹 面示意圖。第12圖係沿第1〇圖之切線B-B，顯示SRAM記憶單 元之剖面示意圖。一内層絕緣層1 3 〇係由高誘電率材質所 構成’可有效知：兩承載電晶體如PMOS電晶體PI、P2之記憶 點ΝΑ、NB處的輕合容量。於PM0S電晶體P1、P2以及題〇s電 晶體Nl、N2内，包含有一高誘電率之内層薄膜13〇，而在 N+擴散區域FL230、FL240上方之内層薄膜的介電常數較 低，因此位元線BL、BLB之耦合量無法提昇 憶點ΝΑ、NB處的耦合容量。 f本發明第四實施例之半導體記憶裝置中，係於 電晶體以及驅動電晶體中提供具有高馬墙 而在加速電晶體中接徂i^ 辜内層溥膜 快之加速度。相較於笛-昝# / , 日辟腺Μ獲侍 孕又於第二貫施例，由於第四實施例可使
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憶點N A、N B之耦合量攝 斗f容。 9加，因對軟體錯誤的抵抗性也可提 【第五實施例】 本發明第五實称也丨& 如同第1圖、第4圖、第2半導體記憶裝置的等效電路圖係 例另外提供一無法執扞示，不同之處在於第五實施 晶體。仿製MOS電晶體夕。^單兀之記憶操作的仿製M0S電 增加記憶議、係與記憶點NA '⑽連接’以
層係由高誘電率材質所〖成而仿製M 〇S電晶體之閘極絕緣 將一仿製閘極加入货， P11、P12之具有㈡結構中’則膽電晶體 办培播从 ^ ^率的閘極絕緣層可提供記憶單元之 吞己彳卞。 第13圖係顯示本發明第五實施例之等效電路的示意 圖，其中部份之圖示符號係與第1圖之圖示相同，故省略 其解釋。而不同之處，在於第13圖之-PMOS電晶體PD1的 間極係與記憶點NB連接，其汲極係與記憶點NA連接；第i 3 圖之另一PMOS電晶體pD2的閘極係與記憶點NA連接，其汲 極係與記憶點NB連接。
仿製PMOS電晶體PD1、PD2並無法執行記憶單元之記憶 操作’但可提供閘極容量與汲極容量，因此用來轉換儲存 資料所需之臨界電荷量必須提高，這將有助於提高對軟體 錯誤的抵抗性。 特別的是，在第13圖之等效電路圖中，PMOS電晶體
2111-4632-PF(N);Cherry.ptd 第20頁 521428 五、發明說明（18) PD1、PD2包含有具高誘電率之閘極絕緣層，且pm〇S電晶體 PI 1、P12亦包含有具高誘電率之閘極絕緣層，因此可進一 步增進第一實施例之效應。
第14圖係依據第13圖之等效電路顯示SRAM記憶單元之 佈局示意圖。第14圖之圖示内容大致與第2圖相同，不同 的是PMOS電晶體PD1與PMOS電晶體P11共用P+擴散區域 FL110，以共同當作其汲極區；pMOS電晶體PD2與PMOS電晶 體P12共用P+擴散區域FL120，以共同當作其汲極區。PMOS 電晶體PD 1之閘極是由多晶石夕導線層PL 11 〇所構成，係與 PMOS電晶體PI 1與NM0S電晶體N1之閘極相同。PMOS電晶體 PD2之閘極是由多晶矽導線層PL1 20所構成，係與PMOS電晶 體P12與NM0S電晶體N2之閘極相同。 在N型井區域NW内，多晶矽導線層pli 1〇、PL120之其 底部區域提供有高誘電率之材料。PM〇s電晶體PD1、PD2之 雨誘電率閘極絕緣層的製作方法係如同第一實施例之PM〇s 電晶體P11、P1 2的製作方法，故在此省略不加以解釋。
第15圖係沿第14圖之切線A-A，顯示SRAM記憶單元之剖 面示意圖。在N型井區域NW上方，仿製PM〇s電晶體ρΜ、 PD2包含有高誘電率之閘極絕緣層，其材質係與pM〇s電晶 體Pll、P12之閘極絕緣層相同。另外，在p型井區域ρψ上 方，NM0S電晶體N1〜N4的結構係如同第圖所示，故在此 省略說明。 在本發明第五實施例之半導體記憶裝置中，係於承載 電晶體Pll、P12以及仿製電晶體、pj)2中提供具有高誘
2111-4632-PF(N);Cherry.ptd 第21頁 521428 五、發明說明（19) 電率之閘極絕緣層，而且pM0S電晶體PD1、PD2的閘極係與 記憶點ΝΑ、NB連接，可提供記憶點ΝΑ、NB的容量，進而提 汁閘極與基底之間的容量。因此用來轉換儲存資料所需之 臨界電荷量必須提高，這將有助於提高對軟體錯誤的抵抗 性。 於此實施例中，仿製PMOS電晶體PD1、PD2的閘極係與 δ己憶點N A、N B連接，可只使用其中一個，亦可用n μ 〇 §電晶 體來取代。
【第六實施例】 本發明第六實施例之半導體記憶裝置中，係於雙出口 之SRAM記憶單元之所有的承載電晶體與驅動電晶體中提供 具有高誘電率之閘極絕緣層。 第1 6圖顯示本發明第六實施例中之雙出口之SRAM記憶 單元之等效電路圖。PM〇s電晶體pi 1與nm〇s電晶體N11(或 N15)構成一第一CMOS反向器，而pM〇S電晶體？12與關〇3電 晶體N12(或N12)構成一第二CM〇s反向器，且輸入端與輸出 端係於CMOS反向器之間形成補償性連接。
M0S 電晶體Pll、P12、N11、N12、N15、N16 構成一正 反電路，可讀取與寫入資料。記憶點“是第一CM〇s反向器 的輸出點以及第二CMOS反向器的輸入點，而記憶點NB是第 二CMOS反向器的輸出點以及第一CM〇s反向器的輸入點。 NM0S電晶體N3、N4、N7、N8是用作為加速閘極。對 NM0S電晶體N3而言，其閘極係與第一字元線WL1連接，其
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源極係與記憶點ΝΑ 連接。對NMOS電晶 連接，其源極係與 元線B L 2連接。 連接，其汲極係與第 體Ν7而言，其閘極係 s己憶點Ν Α連接，其沒 一正向位元線BL1 與第二字元線WL2 極係與第二正向位 對NMOS電晶體N4而言，其閘極係與第一字元線fL1連 接，其源極係與記憶點NB連接，其沒極係與第一反向位元 線BLB1連接。對NM0S電晶體N8而言，其閘極係與第二字元 線WL2連接，其源極係與記憶點Νβ連接，其汲極係與第二 反向位元線BLB2連接。
藉由選擇第一字元線WL1、第一正向位元線BU、第一 反向位兀線BLB1，則儲存之資料可經由第一出口讀出；藉 由選擇第二字元線WL2、第二正向位元線BL2、第二反向位 兀線BLB2 ’則儲存之資料可經由第二出口讀出。 第16圖之等效電路本身與傳統之雙出口 SRAM記憶單元 相似’不同之處在於PM〇s電晶體pn、pi2之閘極絕緣層、 NMOS電晶體Nil、N12、N15之閘極絕緣層是由高誘電率材 質所組成’此材質係已詳細討論於第一實施例中。
第1 7圖顯示本發明第六實施例中之雙出口之SRAM記憶 單元之佈局示意圖。雙出口之SRAM記憶單元係形成於一半 導體基底之N型井區域與？型井區域pW之上方。pM〇s電晶 體Pll、P12係形成於同一個n型井區域⑽内，而NM〇s電晶 體N3、N4、N7、N8、N11、N12、N1 5、N16 係形成於同一個 P型井區域PW内。 如同第5圖所示，在P型井區域PW内包含有N+擴散區域
2111-4632-PF(N);Cherry.ptd 第23頁 521428 五、發明說明（21) FL300 、FL310 、FL320 、FL330 、FL340 ，且NMOS電晶體 N7、N8、N15、N16係使用這些N+擴散區域作為源極區或汲 極區。雙出口 SRAM記憶單元亦包含有這些結構，故在此省 略不加以描述。 在N型井區域NW與P型井區域PW内，多晶矽導線層 PL110、PL120之底部區域提供有高誘電率之材料，係如同 第二實施例所述，故在此省略不加以描述。而且，高誘電 率之絕緣層係製作於E5區域内。 _ 在本發明第六實施例之半導體記憶裝置中，係於雙出 口之SRAM §己憶單元之所有的承載電晶體與驅動電晶體中提 供具有高誘電率之閘極絕緣層，而且承載電晶體的閘極係 與記憶點NA、NB連接，其優點如同第二實施例所述，故在 此省略不加以描述。 依據上述之本發明實施例可知，於承載電晶體中提供 高誘電率之閘極絕緣層可提高記憶點之容量，進而使轉換 儲存資料所需之臨界電荷量必須提高，這將有助於提高 軟體錯誤的抵抗性。 而且’於承載電晶體以及 之閘極絕緣層可更加提高記憶 資料所需之臨界電荷量高出g 錯誤的抵抗性。 此外，由佈局示意圖可知 可使承載電晶體之閘極電連接 成上述相同之效果。 驅動電晶體中提供1¾誘電中 點之容量，進而使轉換儲存 多’這將有助於提高對軟體 ，經由一共用電極導線層， 至驅動電晶體之閘極，可達 521428
而且在σ己憶單元之架構中，將仿製電晶體之閘極電 連接至記憶點，亦可達成上述相同之效果。 而且，在記憶單元之架構中，將仿製電晶體之閘極電 連接至記憶點，佈局示意圖可知，經由一共用電極導線 層’可使仿製電晶體之閘極電連接至承載電晶體以及驅動 電晶體之閘極，可達成上述相同之效果。 甚且，藉由調整不同區域之内層薄膜之介電常數，可 =變記憶點之間的_合容量，進而控制軟體錯誤之抵抗 此外，藉由增加記憶點處之内層薄膜之介電常數，可 增加記憶點之間的编人交蔷 、仓 纟 一 性。 刃祸0今1，進而提高軟體錯誤之抵抗 而且，僅於N型井區城NW卜古姐μ 一人& . 薄膜，河降柄伯田/主 k供南介電常數之内層 溥膜1降低使用昂貝之高誘電率材料的製作成本。 另於P型井區霸上方提供高介電常數之内層 另工m責之高誘電率材料的製作成本。θ 另卜僅於電晶體元件之表面區域提供古入^# 内層薄膜，可降低使用昂貴之高绣電=㈣電常數之 I貝心回^冤率材料的芻祚 雖然本發明已以一較佳實施例揭露如上，缺田 以限定本發明，任何熟習此技藝者， 二/、並非用 神和範…當可作些許之更動與潤飾，因之精 濩範圍當視後附之申請專利範圍所界定者為準。發月之保
521428 圖式簡單說明 第1圖顯示本發明第一實施例中之半導體記憶裝置之 等效電路圖。 第2圖係依據第1圖之等效電路顯示SRAM記憶單元之佈 局示意圖。 第3圖係沿第2圖之切線A-A’顯示SRAM記憶單元之剖面 示意圖。 第4圖顯示本發明第二實施例中之半導體記憶裝置之 等效電路圖。 _ 第5圖係依據第4圖之等效電路顯示SRAM記憶單元之佈 局不意圖。 第6圖係沿第5圖之切線B-B’顯示SRAM記憶單元之剖面 示意圖。 第7圖顯示本發明第三實施例中之半導體記憶裝置之 佈局不意圖5 第8圖係沿第7圖之切線A-A’顯示SRAM記憶單元之剖面 不意圖。 第9圖係沿第7圖之切線C-C’顯示SRAM記憶單元之剖面 示意圖。 第1 0圖顯示本發明第四實施例中之半導體記憶裝置之 佈局不意圖。 第11圖係沿第10圖之切線A-A’顯示SRAM記憶單元之剖 面示意圖。 第12圖係沿第10圖之切線B-B’顯示SRAM記憶單元之剖 面示意圖。 m 2111-4632-PF(N);Cherry.ptd 第26頁 521428 圖式簡單說明 圖 第1 3圖係顯示本發明第五實施例之等效電路的示音、 第14圖係依據第13圖之等效電路顯示SRAM記憶單元之 佈局示意圖。 第1 5圖係沿第1 4圖之切線A - A顯不S R A Μ記憶單元之剖 面示意圖。 第1 6圖顯示本發明第六實施例中之雙出口之^ r a μ記憶 單元之等效電路圖。 时一第1 7圖顯示本發明第六實施例中之雙出口之srm記憶 單元之佈局示意圖。 第18圖係顯示習知CM〇s型式之SRM的記憶元效 電路圖。 第19圖係依據第18圖之等效電路顯示sram記憶單元之 佈局示意圖。 第20圖係延第19圖之切線A-A，顯示習知SRAM記憶單元 之剖面示意圖。 第21圖係延第19圖之切線β-Β，顯示習知SRAM記憶單元 之剖面示意圖。
【符號說明】 隔離區域〜1 〇 ; 内層薄膜〜30、130 ; 金屬導線層〜51、52 ; 反向位元線〜BLB ; 接觸洞〜41、4 2 正向位元線〜BL 記憶點〜ΝΑ、NB P型井區域〜PW ;
521428 圖式簡單說明 N型井區域〜NW ; 字元線〜WL ; P+擴散區域FL100、FL110、Π120 ; 閘極絕緣層〜2 1、2 2、1 2 1、1 2 2、1 2 3 ; 多晶矽導線層〜PL110、PL120、PL130、PL140 ; PMOS 電晶體〜PI、P2、P11、P12、P110、P120 ； NMOS 電晶體〜N1、N2、N3、N4、N7、N8、N11、N12、 N15 > N16 ； N+擴散區域〜FL200、FL210、FL220、FL230、FL240、 FL300 、FL310 、FL320 、FL330 、FL340 °
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Claims (1)

  1. 521428 六、申請專利範圍 ， 1. 一種半導體記憶裝置，包括有： 一第一反向器，其輸出點係為一第一記憶點，其輸入 點係為一第二記憶點，其中該第一反向器包含有一具有第 一導電型之第一MOS電晶體以及一具有第二導電型之第二 MOS電晶體，且該第二導電型不同於該第一導電型； 一第二反向器，其輸出點係與該第二記憶點連接，其 輸入點係與該第一記憶點連接，其中該第二反向器包含有 一具有第一導電型之第三MOS電晶體以及一具有第二導電 型之第四MOS電晶體； 一具有第二導電型之第五MOS電晶體，其汲極係與該 第一記憶點連接，其源極係與一對位元線之其中一條連 接，其閘極係與一字元線連接；以及 一具有第二導電型之第六MOS電晶體，其汲極係與該 第二記憶點連接，其源極係與一對位元線之其中一條連 接，其閘極係與一字元線連接； 其中，該第一MOS電晶體以及該第三MOS電晶體之閘極 絕緣層的介電常數值係大於該第五MOS電晶體以及該第六 MOS電晶體之閘極絕緣層的介電常數值。 2. 如申請專利範圍第1項所述之半導體記憶裝置，其 中該第二MOS電晶體以及該第四MOS電晶體之閘極絕緣層的 介電常數值係大於該第五MOS電晶體以及該第六MOS電晶體 之閘極絕緣層的介電常數值。 3. 如申請專利範圍第1項所述之半導體記憶裝置，另 包含有：
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    六、申請專利範圍 一第一電極導線層，係用來電連接該第一mos電晶體 之閘極以及該第二MOS電晶體之閘極；以及 一第一電極導線層’係用來電連接該第三MOS電晶體 之閘極以及該第四MOS電晶體之閘極。 4.如申請專利範圍第1項所述之半導體記憶裝置，另 包含有一第七MOS電晶體，其閘極係與該第一或第二記憶 點連接，且該第七MOS電晶體之閘極絕緣層的介電常數值 係大於該第五MOS電晶體以及該第六MOS電晶體之閘極絕、緣 層的介電常數值。 、、 5 ·如申請專利範圍第4項所述之半導體記憶裝置，另 包含有一電極導線層，可使該第七MOS電晶體之閘極電連 接至第一MOS電晶體以及第二MOS電晶體之閘極，且可電連 接至第三MOS電晶體或第四MOS電晶體之閘極。 6 · —種半導體記憶裝置，包括有： 複數個電晶體元件區域，係形成於同一晶粒之半導體 層中；以及 一導線區域，係由複數個導線層與内層薄膜所堆疊構 成，形成於該複數個電晶體元件區域之上方； 且 其中’於該複數個電晶體元件區域之上方的一預定區 域内，該内層薄膜的介電常數值係不同於其他區域之該内 層薄膜的介電常數值。 ~ 7·如申請專利範圍第6項所述之半導體記憶裝置，其 中該預定區域内之該電晶體元件係構成一記憶單元。/、 8·如申請專利範圍第7項所述之半導體記憶裝置，直
    521428 六、申請專利範圍 中該預定區域内之該電晶體元件係形成於一 N型井區域 上。 9.如申請專利範圍第7項所述之半導體記憶裝置，其 中該預定區域内之該電晶體元件係形成於一 P型井區域 上。 1 0.如申請專利範圍第7項所述之半導體記憶裝置，其 中該預定區域内之該内層薄膜係形成於該電晶體元件之頂 部以及該導線層之間，且該導線層是用來連接該電晶體元 件。
    2111-4632-PF(N);Cherry.ptd 第31頁
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