KR20020033302A - 에스램셀의 제조 방법 - Google Patents

에스램셀의 제조 방법 Download PDF

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Abstract

본 발명은 VSS라인의 콘택저항을 감소시켜 소프트에러(SER)를 감소시키도록 한 에스램셀의 제조 방법에 관한 것으로, 구동트랜지스터, 엑세스트랜지스터 및 부하트랜지스터를 형성하고 상기 구동트랜지스터의 소스단에 접지단을 접속시키는 에스램셀의 제조 방법에 있어서, 반도체기판상에 구동트랜지스터의 게이트단을 형성하는 단계; 상기 게이트전극을 마스크로 이용하여 불순물 이온주입으로 구동트랜지스터의 소스단/드레인단을 형성하는 단계; 상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 소스단이 노출되는 접지단용 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 비정질상태로 폴리실리콘을 형성하는 단계; 및 상기 폴리실리콘상에 실리사이드막을 형성하는 단계를 포함하여 이루어진다.

Description

에스램셀의 제조 방법{METHOD OF MANUFACTURING SRAM CELL}
본 발명은 SRAM의 제조 방법에 관한 것으로, 소프트에러(Soft Error; SE)를 개선시킨 에스램셀의 제조 방법에 관한 것이다.
일반적으로, SRAM(Static Random Access Memory)은 DRAM(Dynamic Random Access Memory)에 비해 메모리 용량에서는 떨어지지만, 고속으로 동작하기 때문에 용량은 적지만 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리(Cash Memory)와 같은 중,소용량의 메모리 분야에서 널리 사용되고 있다.
이러한 SRAM 셀은 통상 두 개의 엑세스트랜지스터(Access transistor)와 두 개의 구동트랜지스터(Drive transistor), 그리고 두 개의 부하소자로 이루어지는 플립플롭(Flip Flop) 회로로 구성되며, 기억정보는 플립플롭의 입, 출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로서 보존된다.
상술한 전하는 일정전원(VCC)으로부터 부하소자를 통해 항상 보충되고 있으므로, DRAM처럼 리프래쉬(Refresh) 기능이 요구되지 않는다.
일반적인 SRAM셀은 6개의 트랜지스터(6T)로 구성되는데, 풀다운소자(Pull-down element)인 구동트랜지스터(Drive transistor), 엑세스트랜지스터(Access transistor), 풀업소자인(Pull-up element)인 부하트랜지스터(Load transistor)로 구성된다.
여기서, 구동트랜지스터 및 엑세스트랜지스터는 NMOS를 이용하며, 부하소자는 고부하저항, PMOS, FCMOS(Full CMOS), 폴리실리콘부하소자(Polysilicon load) 또는 TFT(Thin Film Transistor)를 이용한다.
최근에는 저전력, 대용량 메모리소자를 구현하기 위해 TFT를 부하소자로 적용하고 있다.
도 1은 종래기술에 따른 FCMOS형 SRAM셀의 등가회로도로서, 게이트에 워드라인(WL)이 연결되고 드레인에 정비트라인(BL) 및 부비트라인(/BL)이 연결된 엑세스트랜지스터(Q1, Q3), 부하소자로서 소스단에 VCC라인이 접속된 PMOS(Q5, Q6), PMOS (Q5, Q6)의 드레인단과 엑세스트랜지스터(Q1, Q3)의 소스단이 공통 연결된 정셀노드(N) 및 부셀노드(/N), PMOS(Q5, Q6)와 직렬로 연결되며 공통으로 게이트단이 연결되는 인버터구조를 가지며 공통 게이트단이 정셀노드(N) 및 부셀노드(/N)에 교차결합되는 구동트랜지스터(Q2, Q4)로 구성된다. 여기서, 구동트랜지스터(Q2, Q4) 및 엑세스트랜지스터(Q1, Q3)는 NMOS이고, 구동트랜지스터(Q2, Q4)의 소스단에 VSS라인이 접속된다.
통상, VSS라인은 도우프드 폴리실리콘(Doped Polysilicon)을 적용하며, 소자의 집적도가 증가할 수록 디자인룰(Design rule)이 작아짐에 따라 0.40㎛ 이하의 콘택홀에서는 콘택저항이 수 ㏀이상 높아져 구동트랜지스터의 소스단 저항이 증가하여 구동트랜지스터의 전류용량 감소, 다시말하면 셀비(Cell ratio) 감소를 초래한다.
메모리셀이 플립플롭으로서 기능을 하기 위해서는, 부하트랜지스터와 구동트랜지스터로 이루어진 두 인버터의 출력특성곡선의 교차점인 S1과 S2로 표시된 2개의 안정점을 갖는 것이 필요하고, 플립플롭의 2개의 인버터 특성 곡선으로 에워싸인 영역의 크기로 정의되는 SNM(Static Noise Margin)을 넓게 하도록 설계하여만 메모리셀이 안정적으로 동작한다.
그러나, 셀비가 감소하면 SNM이 작아져 알파파티클(α-particle)에 의한 셀노드 전하분포를 변동시켜 셀노드전압을 변화시키므로써 소프트에러(Soft Error; SE)를 유발하는 문제점이 있다. 여기서, SNM은 셀안정도의 고려요소로서 정보저장 기본단위인 플립플롭의 2개의 인버터 특성 곡선 사이에 형성되는 원의 지름의 크기로 정의된다(도 4 참조).
특히, 0.33㎛이하 TFT(Thin Film Transistor)-SRAM의 경우, VSS콘택크기가 작아짐에 따라 VSS콘택저항이 증가하므로써 셀안정도(Cell stability)를 저하시켜 패키지(Package)나 메모리회로를 구성하는 배선(Interconnection)에서 발생하는 알파파티클이나 코스믹레이(Cosmic ray)에 의한 소프트에러를 유발시키는 문제점이있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, VSS라인의 콘택저항 증가로 인한 소프트에러를 방지하는데 적합한 에스램셀의 제조 방법에 관한 것이다.
도 1은 일반적인 에스램셀의 등가회로도,
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 에스램셀의 VSS라인의 형성 방법을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 에스램셀의 VSS라인의 형성 방법을 도시한 도면,
도 4는 폴리실리콘의 증착두께별 소프트에러, 표면저항 및 콘택저항을 도시한 그래프,
도 5는 종래기술과 본 발명에 따른 출력전압특성에 따른 SNM을 비교한 그래프.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23a : 게이트전극 24 : LDD영역
25 : 스페이서 26a : 소스
26b : 드레인 27 : 층간절연막
28 : 비정질폴리실리콘 29 : 실리사이드막
30 : VSS라인
상기의 목적을 달성하기 위한 본 발명의 에스램의 제조 방법은 반도체기판상에 구동트랜지스터의 게이트단을 형성하는 단계; 상기 게이트전극을 마스크로 이용하여 불순물 이온주입으로 구동트랜지스터의 소스단/드레인단을 형성하는 단계; 상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 소스단이 노출되는 접지단용 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 비정질상태로 폴리실리콘을 형성하는 단계; 및 상기 폴리실리콘상에 실리사이드막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하고, 본 발명의 에스램의 제조 방법은 반도체기판상에 구동트랜지스터의 게이트단을 형성하는 단계; 상기 게이트전극을 마스크로 이용하여 불순물 이온주입으로 구동트랜지스터의 소스단/드레인단을 형성하는 단계; 상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 소스단이 노출되는 접지단용 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에 제 1폴리실리콘을 형성하는 단계; 상기 제 1 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 폴리실리콘플러그를 형성하는 단계; 및 상기 폴리실리콘플러그상에 제 2 폴리실리콘, 실리사이드막을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 에스램의 제조 방법을 도시한 도면으로서, 구동트랜지스터의 공통소스단에 접속된 VSS라인의 형성 방법을 도시하고 있다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)을 형성한 후, 게이트산화막(22)상에 폴리실리콘(23)을 형성한다. 여기서, 폴리실리콘(23)은 에스램셀을 구성하는 엑세스트랜지스터, 구동트랜지스터의 게이트전극으로 이용된다.
도 2b에 도시된 바와 같이, 폴리실리콘(23)을 선택적으로 패터닝하여 구동트랜지스터의 게이트전극(23a)을 형성한 후, 게이트전극(23a)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(21)에 LDD영역(24)을 형성한다.
계속해서, 게이트전극(23a)의 전면에 측벽용 절연막을 형성한 후, 전면식각하여 게이트전극(23a)의 양측면에 접하는 스페이서(25)를 형성하고, 스페이서(25) 및 게이트전극(23a)을 마스크로 이용한 고농도 불순물 이온주입을 실시하여 LDD영역(24)에 접속되는 소스(26a) 및 드레인(26b)을 형성한다. 이 때, 소스(26a)는 에스램셀을 구성하는 두 구동트랜지스터의 공통소스단으로서 후속 VSS라인이 접속된다.
도 2c에 도시된 바와 같이, 게이트전극(23a)을 포함한 반도체기판(21)의 전면에 층간절연막(27)을 형성한 후, 상기 층간절연막(27)을 선택적으로 식각하여 소스(26a)이 노출되는 VSS라인용 콘택홀을 형성한다. 즉, 구동트랜지스터의 공통접속된 소스(26a)는 VSS콘택이 형성될 부분이다.
계속해서, 콘택홀을 포함한 전면에 530℃이하의 저온에서 비정질(Amorphous)상태로 폴리실리콘을 증착, 즉, 비정질폴리실리콘(28)을 증착하는데 이 때 단차피복성(Stepcoverage)의 가능한도내에서 500Å∼1000Å의 두께로 증착한다.
이어서, 비정질폴리실리콘(28)상에 실리사이드(Silicide)막(29)을 1000Å의 두께로 증착한 후, 실리사이드막(29)과 비정질폴리실리콘(28)을 선택적으로 패터닝하여 VSS라인(30)을 형성한다.
이와 같이, 비정질폴리실리콘(28)을 VSS라인으로 이용하면, 후속 열공정에 의해 그레인크기(Grain size)가 증가함에 따라 콘택저항이 감소하게 된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 VSS라인의 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)을 형성한 후, 게이트산화막(22)상에 폴리실리콘(23)을 형성한다. 여기서, 폴리실리콘(23)은 에스램셀을 구성하는 엑세스트랜지스터, 구동트랜지스터의 게이트전극으로 이용된다.
도 3b에 도시된 바와 같이, 폴리실리콘(23)을 선택적으로 패터닝하여 구동트랜지스터의 게이트전극(23a)을 형성한 후, 게이트전극(23a)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(21)에 LDD영역(24)을 형성한다.
계속해서, 게이트전극(23a)의 전면에 측벽용 절연막을 형성한 후, 전면식각하여 게이트전극(23a)의 양측면에 접하는 스페이서(25)를 형성하고, 스페이서(25) 및 게이트전극(23a)을 마스크로 이용한 고농도 불순물 이온주입을 실시하여 LDD영역(24)에 접속되는 소스(26a) 및 드레인(26b)을 형성한다. 이 때, 소스(26a)는 에스램셀을 구성하는 두 구동트랜지스터의 공통소스단으로서 후속 VSS라인이 접속된다.
도 3c에 도시된 바와 같이, 게이트전극(23a)을 포함한 반도체기판(21)의 전면에 층간절연막(27)을 형성한 후, 상기 층간절연막(27)을 선택적으로 식각하여 소스(26a)이 노출되는 콘택홀을 형성한다.
계속해서, 콘택홀을 포함한 전면에 제 1 도우프드 폴리실리콘을 증착한 후, 블랭킷 에치백(Blanket etchback)하여 콘택홀에 매립되는 폴리실리콘플러그(28a)를 형성한다. 이어서, 폴리실리콘플러그(28a)상에 제 2 도우프드 폴리실리콘(28b), 실리사이드막(29)을 증착하여 VSS라인(30)을 형성한다.
이와같이, 도우프드 폴리실리콘의 증착공정을 변경하여 VSS콘택저항을 감소시킬 수 있다.
표1은 폴리실리콘의 증착두께에 따른 셀비 및 저항을 나타내고 있다.
두께(Å) 셀 트랜지스터 저항
구동Tr. 엑세스 Tr. 셀비 표면저항(RS) VSS콘택저항
700 261.6㎂ 70.0㎂ 3.74 11.1 1258
251.4㎂ 66.4㎂ 3.79 11.1 1298
850 268.4㎂ 67.4㎂ 3.99 11.2 1058
1000 288.0㎂ 70.0㎂ 4.12 11.1 880
282.2㎂ 69.0㎂ 4.09 11.1 855
표1에 나타난 바와 같이, 폴리실리콘의 증착두께가 증가함에 따라 구동트랜지스터(구동 Tr.)와 엑세스트랜지스터(엑세스 Tr.)의 전류값에 따른 셀비가 증가하고, 콘택저항이 감소함을 알 수 있다.
도 4는 증착두께별 소프트에러(SER), 표면저항 및 콘택저항을 도시한 그래프로서, 폴리실리콘의 증착두께가 증가할수록 콘택저항(RC) 및 표면저항(RS)이 감소하여 소프트에러(SER)가 감소함을 알 수 있다.
도 5는 종래기술과 본 발명의 실시예에 따른 플립플롭을 구성하는 두개의 인버터의 출력특성에 따른 SNM을 비교한 그래프로서, 구동트랜지스터와 부하트랜지스터로 이루어진 두 개의 인버터의 입력전압(Vin)에 대한 출력전압(Vout)의 관계를 도시하고 있고, 메모리셀이 플립플롭으로 동작하기 위해서는 출력특성 곡선의 교차점(S1, S2)으로 표시된 안정점이 필요하고, 두 곡선으로 에워싸인 영역의 크기를 전술한 것처럼 SNM이라 한다.
도 5에 도시된 바와 같이, 종래기술에서는 VSS라인의 콘택저항이 증가함에 따라 두 출력곡선의 교차점이 나타나지 않으며, 아울러 두 출력곡선의 에워싸인 영역(SNM)이 매우 작다.
반면에, 본 발명의 실시예에서는 VSS라인의 콘택저항을 감소시켜 두 출력곡선의 교차점(S1, S2)이 나타나고, 종래기술에 비해 두 출력곡선의 에워싸인 영역, 즉 SNM이 넓어짐을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 에스램셀의 제조 방법은 VSS라인 형성시, 도우프드 폴리실리콘의 증착조건 또는 증착방법을 변경하므로써 셀비 및 콘택저항을 감소시켜 소프트에러를 감소시킬 수 있는 효과가 있다.

Claims (4)

  1. 구동트랜지스터, 엑세스트랜지스터 및 부하트랜지스터를 형성하고 상기 구동트랜지스터의 소스단에 접지단을 접속시키는 에스램셀의 제조 방법에 있어서,
    반도체기판상에 구동트랜지스터의 게이트단을 형성하는 단계;
    상기 게이트전극을 마스크로 이용하여 불순물 이온주입으로 구동트랜지스터의 소스단/드레인단을 형성하는 단계;
    상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 소스단이 노출되는 접지단용 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 비정질상태로 폴리실리콘을 형성하는 단계; 및
    상기 폴리실리콘상에 실리사이드막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 에스램셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘은 500Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 에스램셀의 제조 방법.
  3. 구동트랜지스터, 엑세스트랜지스터 및 부하트랜지스터를 형성하고 상기 구동트랜지스터의 소스단에 접지단을 접속시키는 에스램셀의 제조 방법에 있어서,
    반도체기판상에 구동트랜지스터의 게이트단을 형성하는 단계;
    상기 게이트전극을 마스크로 이용하여 불순물 이온주입으로 구동트랜지스터의 소스단/드레인단을 형성하는 단계;
    상기 게이트전극을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 소스단이 노출되는 접지단용 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 제 1 폴리실리콘을 형성하는 단계;
    상기 제 1 폴리실리콘을 에치백하여 상기 콘택홀에 매립되는 폴리실리콘플러그를 형성하는 단계; 및
    상기 폴리실리콘플러그상에 제 2 폴리실리콘, 실리사이드막을 순차적으로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 에스램셀의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제1,2 폴리실리콘은 불순물이 도핑된 것을 특징으로 하는 에스램의 제조 방법.
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