JP2005024915A - 半導体集積回路 - Google Patents
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Abstract
【課題】１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、メモリセルと、１組のビットラインを介してポートに接続された書込み／読出し回路と、ラッチ型のセンスアンプ及びスイッチ回路とを含み、１組のビットラインを介してポートに接続された読出し回路と、スイッチ回路をオンさせた後にセンサアンプを活性化してメモリセルから読み出したデータをラッチさせると共に、所定のタイミングでスイッチ回路をオフさせる表示系制御回路２５と、ＣＰＵ１０からの書込み要求又は読出し要求に基づいて、スイッチ回路がオフしている期間に書込み／読出し回路を活性化するＣＰＵ系制御回路２６とを具備する。
【選択図】 図１
【解決手段】この半導体集積回路は、メモリセルと、１組のビットラインを介してポートに接続された書込み／読出し回路と、ラッチ型のセンスアンプ及びスイッチ回路とを含み、１組のビットラインを介してポートに接続された読出し回路と、スイッチ回路をオンさせた後にセンサアンプを活性化してメモリセルから読み出したデータをラッチさせると共に、所定のタイミングでスイッチ回路をオフさせる表示系制御回路２５と、ＣＰＵ１０からの書込み要求又は読出し要求に基づいて、スイッチ回路がオフしている期間に書込み／読出し回路を活性化するＣＰＵ系制御回路２６とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、ＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するためにメモリセルを含む半導体集積回路に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＣＤを駆動するためにＳＲＡＭのメモリセルを含む従来のＬＣＤドライバにおいては、ＣＰＵからの命令に従ってデータの書込み／読出し動作を行うのと同時に、ＬＣＤに画像を表示するためにデータの読出し動作を行うために、２ポートメモリセルが用いられることがある。
【０００３】
図５に、このような２ポートメモリセルの構成を示す。このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２と、ＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。ここで、トランジスタＱＮ１１とＱＮ１２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＰ１１とＱＰ１２が、第２のポート（読出し専用ポート）を構成している。
【０００４】
しかしながら、このような２ポートメモリセルを使用すると、１つのメモリセルを構成するトランジスタの数が増加するので、半導体基板の面積が増大してしまい、半導体集積回路全体のコストが上昇するという問題があった。
【０００５】
ところで、下記の特許文献１には、チップサイズの増大及び画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことを可能にした液晶駆動用半導体装置が開示されている。この液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、シングルポートメモリに保持された表示用データを、センス回路を用いてセンスして所定のサイクルで液晶表示部に送出する液晶駆動回路と、ＣＰＵがシングルポートメモリにアクセスしない場合には所定のサイクルでシングルポートメモリから表示データを液晶駆動回路に取り込ませて、この取り込んだデータを液晶表示部に送出させ、シングルポートメモリから液晶駆動回路がデータを取り込んでいるときにＣＰＵがシングルポートメモリにアクセスした場合にはＣＰＵに優先権を持たせるように液晶駆動回路の表示データ取込み動作を中止させてＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて液晶駆動回路の表示データ取込み動作を行わせるように液晶駆動回路を制御する制御回路とを備えている。しかしながら、特許文献１によれば、液晶駆動回路がデータを取り込んでいるときに液晶駆動回路の表示データ取込み動作を中止させるので、制御動作が複雑になると共に、余分な電力を消費してしまうという問題がある。
【０００６】
また、下記の特許文献２には、カレントミラー型センスアンプ回路の有する消費電流が大きいという問題点と、ラッチ型センスアンプ回路の有するＭＯＳＦＥＴ特性のばらつきや内部ノードの寄生容量のアンバランスによって安定した動作特性が得られにくいという問題点を解消するために、初段のカレントミラー型アンプでビットラインの電位を受けて増幅した後、次段のラッチ型アンプでさらに増幅する半導体記憶装置が開示されている。しかしながら、特許文献２によれば、カレントミラー型アンプとラッチ型アンプという２種類の回路を組み合わせて使用するので、回路規模が大きくなり、高速動作や消費電力の低減には適していない。
【０００７】
【特許文献１】
特開２００２−１４６５９号公報（第２，４頁、図１）
【特許文献２】
特開２０００−３５９５号公報（第５頁、図２）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、（１）ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、（２）１組のビットラインを介してポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、（３）ラッチ型のセンスアンプと、１組のビットラインとセンスアンプとの間を開閉するスイッチ回路とを含み、１組のビットラインを介してポートに接続され、メモリセルからデータを読み出す読出し回路と、（４）スイッチ回路をオンさせた後にセンサアンプを活性化してメモリセルから読み出したデータをラッチさせると共に、所定のタイミングでスイッチ回路をオフさせる表示系制御回路と、（５）ＣＰＵからの書込み要求又は読出し要求に基づいて、スイッチ回路がオフしている期間に書込み／読出し回路を活性化するＣＰＵ系制御回路とを具備する。
【００１０】
ここで、表示系制御回路が、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない期間に読出し回路がデータの読出しを行うように制御するようにしても良い。
【００１１】
また、スイッチ回路が、１組のビットラインとセンスアンプとの間に接続された１組のトランジスタを含むようにしても良い。さらに、メモリセルとして、ＳＲＡＭのメモリセルを用いるようにしても良い。
【００１２】
このように構成した本発明によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを一部並行してスムーズに行うことができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態は、本発明をＬＣＤドライバＩＣに適用したものである。図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０及びＬＣＤパネル３０に接続されて使用される。
【００１４】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２４と、タイミング発生回路２４からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２５と、ＣＰＵ１０からの書込み要求信号及び読出し要求信号、及び、表示系制御回路２５からの各種の制御信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２６とを有している。
【００１５】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２６は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて書込み制御信号ＷＥを生成すると共に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００１６】
メモリセルアレイ２２においては、これらの制御信号に基づいて、ＣＰＵ１０から順次入力される書込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
【００１７】
表示系制御回路２５は、タイミング発生回路２４から入力されるデータの読出し要求信号ＬＲバーと、ＣＰＵ系制御回路２６から入力される書込み制御信号ＷＥ及び読出し制御信号ＲＥとに基づいて、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥを生成する。表示系制御回路２５は、メモリセルアレイ２２に、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥを供給する。
【００１８】
メモリセルアレイ２２においては、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
【００１９】
図２は、本実施形態において用いられるメモリセルアレイの構成を示す図である。図２に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【００２０】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２１】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
【００２２】
説明を簡単にするために、図２においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。メモリセルアレイの１つの行を構成するメモリセルには、書込み／読出し用の１本のワードラインＷＬが接続される。一方、メモリセルアレイの１つの列を形成するメモリセルには、１組のビットラインＢＬａ及びＢＬｂとが接続される。
【００２３】
書込み制御信号ＷＥがハイレベルになると、書込み／読出し回路４２によってデータの書込みが行われる。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベルの信号が供給され、ビットラインＢＬｂ上にハイレベルの信号が供給される。ワードラインＷＬ上にハイレベルの信号が供給されることにより、トランジスタＱＮ１がオン状態となる。
【００２４】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のハイレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
【００２５】
読出し制御信号ＲＥがハイレベルになると、書込み／読出し回路４２によってデータの読出しが行われる。また、表示データ読出し制御信号ＬＲＥがハイレベルになると、読出し回路４３によってデータの読出しが行われる。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージ又はプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにハイレベルの信号が供給され、トランジスタＱＮ１がオン状態となる。
【００２６】
これにより、ビットラインＢＬａがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のハイレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａとＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００２７】
図３は、本実施形態において用いられる表示用のデータを読み出す読出し回路の構成を示す図である。読出し回路４３は、センスアンプ４５と、プリチャージ制御信号ＰＲＩに従って、ビットラインＢＬａ及びＢＬｂをプリチャージするＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、センスアンプ駆動信号ＳＥに従って、これらのビットラインとセンスアンプ４５との接続を制御するスイッチ回路としてのＰチャンネルＭＯＳトランジスタＱＰ３及びＱＰ４とを含んでいる。
【００２８】
センスアンプ４５は、ＰチャンネルＭＯＳトランジスタＱＰ５及びＱＰ６と、ＮチャンネルＭＯＳトランジスタＱＮ３〜ＱＮ５とを含んでおり、センスアンプ駆動信号ＳＥがローレベルの間に入力されたデータを増幅及びラッチして、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力する。
【００２９】
次に、本発明の一実施形態に係る半導体集積回路の動作について、図１〜図４を参照しながら説明する。図４は、半導体集積回路の動作を説明するためのタイミングチャートである。
【００３０】
図４に示すように、表示用のデータを読み出す場合には、まず、ＣＰＵ系制御回路２６からの書込みを制御する書込み制御信号ＷＥ及び読出しを制御する読出し制御信号ＲＥ及び表示データ読出し制御信号ＬＲＥがローレベル（非活性）となっている期間に、表示系制御回路２５が、プリチャージ制御信号ＰＲＩをローレベルに活性化し、その後、所定の期間その状態を維持する。これにより、ビットラインＢＬａ及びＢＬｂにハイレベルの信号が供給され、ビットラインＢＬａ及びＢＬｂがプリチャージされる。
【００３１】
次に、表示データ読出し制御信号ＬＲＥがハイレベルになるとセンスアンプ駆動信号ＳＥがローレベルになり、ビットラインＢＬａ及びＢＬｂとセンスアンプ４５とが接続される。これにより、出力ラインＯＬａ及びＯＬｂが共にハイレベルとなり、センスアンプ４５がラッチしていたデータが消去される。
【００３２】
次に、ワードライン駆動回路４４が、表示データ読出し制御信号ＬＲＥがハイレベルになるタイミングに基づいて、ワードラインＷＬ上にハイレベル（活性）の信号を供給して、ビットラインＢＬａとストアノードＮ１とを同一のレベルとすると共に、ビットラインＢＬｂとストアノードＮ２とを同一のレベルとする。これにより、ビットラインＢＬａ及びＢＬｂを介してメモリセル４１の記憶しているデータがセンスアンプ４５に入力される。
【００３３】
さらに、表示系制御回路２５が、センスアンプ駆動信号ＳＥをハイレベルに活性化することにより、センスアンプ４５が、入力されたデータを増幅及びラッチして、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力する。また、ビットラインとセンスアンプ４５との接続を制御するスイッチＱＰ３及びＱＰ４は、センスアンプ駆動信号ＳＥがハイレベルになることによりオフとなる。
【００３４】
ここで、本実施形態においては、スイッチＱＰ３及びＱＰ４を制御する信号としてセンスアンプ駆動信号ＳＥを用いたので、センスアンプによるデータラッチと、スイッチＱＰ３及びＱＰ４によるビットラインとセンスアンプ４５との切断とが、ほぼ同時となるが、別個の信号を用いて、データラッチの直前又は直後にビットラインとセンスアンプ４５との接続を切断しても良い。
【００３５】
ここで、センスアンプ４５は、センスアンプ駆動信号ＳＥがハイレベルに活性化され、ビットラインＢＬａ及びＢＬｂとセンスアンプ４５との接続が切断された後も、出力信号を維持して、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力し続ける。したがって、表示用のデータＬＲＤを出力しながら、ビットラインＢＬａ及びＢＬｂをセンスアンプ４５から切断して、ＣＰＵによるメモリセル４１への書込み又はメモリセル４１からの読出しを実行することができる。
【００３６】
即ち、センスアンプ駆動信号ＳＥがハイレベルに活性化された後、ワードライン駆動回路４４が、ＣＰＵによって指定されたワードライン上にハイレベル（活性）の信号を供給し、ＣＰＵ系制御回路２６が、ハイレベルの書込み制御信号ＷＥ又は読出し制御信号ＲＥを、書込み／読出し回路４２に供給する。これにより、ＣＰＵの制御に基づいて、メモリセル４１へのデータの書込み、又は、メモリセル４１からのデータの読出しが行われる。
【００３７】
このように、本実施形態によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを一部並行して行うことができる。したがって、データの書込み又は読出し動作のサイクルタイムを短縮することが可能である。また、センスアンプとデータレジスタとを別々に設ける必要がないので、コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路を示すブロック図。
【図２】本発明の一実施形態におけるメモリセルアレイを示す図。
【図３】本発明の一実施形態における読出し回路を示す図。
【図４】図１の半導体集積回路の動作を説明するためのタイミング図。
【図５】従来の２ポートメモリセルの構成を示す図。
【符号の説明】
１０ ＣＰＵ、 ２０ ＬＣＤドライバＩＣ、 ２１ ＣＰＵインターフェース、 ２２ メモリセルアレイ、 ２３ ＬＣＤインターフェース、 ２４ タイミング発生回路、 ２５ 表示系制御回路、 ２６ ＣＰＵ系制御回路、 ３０ ＬＣＤパネル、 ４１ メモリセル、 ４２ 書込み／読出し回路、 ４３読出し回路、 ４４ ワードライン駆動回路、 ４５ センスアンプ、 ＢＬａ、ＢＬｂ ビットライン、 ＯＬａ、ＯＬｂ 出力ライン、 ＷＬ ワードライン、 ＱＮ１〜ＱＮ５ ＮチャネルＭＯＳトランジスタ、 ＱＰ１〜ＱＰ６ ＰチャンネルＭＯＳトランジスタ、 ＩＮＶ１、ＩＮＶ２ 反転回路、 Ｎ１、Ｎ２ ストアノード
【発明の属する技術分野】
本発明は、一般に、ＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するためにメモリセルを含む半導体集積回路に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＣＤを駆動するためにＳＲＡＭのメモリセルを含む従来のＬＣＤドライバにおいては、ＣＰＵからの命令に従ってデータの書込み／読出し動作を行うのと同時に、ＬＣＤに画像を表示するためにデータの読出し動作を行うために、２ポートメモリセルが用いられることがある。
【０００３】
図５に、このような２ポートメモリセルの構成を示す。このメモリセルは、反転回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２と、ＰチャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。ここで、トランジスタＱＮ１１とＱＮ１２が第１のポート（書込み／読出しポート）を構成し、トランジスタＱＰ１１とＱＰ１２が、第２のポート（読出し専用ポート）を構成している。
【０００４】
しかしながら、このような２ポートメモリセルを使用すると、１つのメモリセルを構成するトランジスタの数が増加するので、半導体基板の面積が増大してしまい、半導体集積回路全体のコストが上昇するという問題があった。
【０００５】
ところで、下記の特許文献１には、チップサイズの増大及び画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことを可能にした液晶駆動用半導体装置が開示されている。この液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、シングルポートメモリに保持された表示用データを、センス回路を用いてセンスして所定のサイクルで液晶表示部に送出する液晶駆動回路と、ＣＰＵがシングルポートメモリにアクセスしない場合には所定のサイクルでシングルポートメモリから表示データを液晶駆動回路に取り込ませて、この取り込んだデータを液晶表示部に送出させ、シングルポートメモリから液晶駆動回路がデータを取り込んでいるときにＣＰＵがシングルポートメモリにアクセスした場合にはＣＰＵに優先権を持たせるように液晶駆動回路の表示データ取込み動作を中止させてＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて液晶駆動回路の表示データ取込み動作を行わせるように液晶駆動回路を制御する制御回路とを備えている。しかしながら、特許文献１によれば、液晶駆動回路がデータを取り込んでいるときに液晶駆動回路の表示データ取込み動作を中止させるので、制御動作が複雑になると共に、余分な電力を消費してしまうという問題がある。
【０００６】
また、下記の特許文献２には、カレントミラー型センスアンプ回路の有する消費電流が大きいという問題点と、ラッチ型センスアンプ回路の有するＭＯＳＦＥＴ特性のばらつきや内部ノードの寄生容量のアンバランスによって安定した動作特性が得られにくいという問題点を解消するために、初段のカレントミラー型アンプでビットラインの電位を受けて増幅した後、次段のラッチ型アンプでさらに増幅する半導体記憶装置が開示されている。しかしながら、特許文献２によれば、カレントミラー型アンプとラッチ型アンプという２種類の回路を組み合わせて使用するので、回路規模が大きくなり、高速動作や消費電力の低減には適していない。
【０００７】
【特許文献１】
特開２００２−１４６５９号公報（第２，４頁、図１）
【特許文献２】
特開２０００−３５９５号公報（第５頁、図２）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、（１）ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、（２）１組のビットラインを介してポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、（３）ラッチ型のセンスアンプと、１組のビットラインとセンスアンプとの間を開閉するスイッチ回路とを含み、１組のビットラインを介してポートに接続され、メモリセルからデータを読み出す読出し回路と、（４）スイッチ回路をオンさせた後にセンサアンプを活性化してメモリセルから読み出したデータをラッチさせると共に、所定のタイミングでスイッチ回路をオフさせる表示系制御回路と、（５）ＣＰＵからの書込み要求又は読出し要求に基づいて、スイッチ回路がオフしている期間に書込み／読出し回路を活性化するＣＰＵ系制御回路とを具備する。
【００１０】
ここで、表示系制御回路が、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない期間に読出し回路がデータの読出しを行うように制御するようにしても良い。
【００１１】
また、スイッチ回路が、１組のビットラインとセンスアンプとの間に接続された１組のトランジスタを含むようにしても良い。さらに、メモリセルとして、ＳＲＡＭのメモリセルを用いるようにしても良い。
【００１２】
このように構成した本発明によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを一部並行してスムーズに行うことができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態は、本発明をＬＣＤドライバＩＣに適用したものである。図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０及びＬＣＤパネル３０に接続されて使用される。
【００１４】
ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２４と、タイミング発生回路２４からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２５と、ＣＰＵ１０からの書込み要求信号及び読出し要求信号、及び、表示系制御回路２５からの各種の制御信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２６とを有している。
【００１５】
ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み要求信号ＷＲバー、読出し要求信号ＲＤバー、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２６は、書込み要求信号ＷＲバー及び書込みモード信号ＷＭに基づいて書込み制御信号ＷＥを生成すると共に、読出し要求信号ＲＤバー及び読出しモード信号ＲＭに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。
【００１６】
メモリセルアレイ２２においては、これらの制御信号に基づいて、ＣＰＵ１０から順次入力される書込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。
【００１７】
表示系制御回路２５は、タイミング発生回路２４から入力されるデータの読出し要求信号ＬＲバーと、ＣＰＵ系制御回路２６から入力される書込み制御信号ＷＥ及び読出し制御信号ＲＥとに基づいて、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥを生成する。表示系制御回路２５は、メモリセルアレイ２２に、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥを供給する。
【００１８】
メモリセルアレイ２２においては、プリチャージ制御信号ＰＲＩ、センスアンプ駆動信号ＳＥ、及び、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。
【００１９】
図２は、本実施形態において用いられるメモリセルアレイの構成を示す図である。図２に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。
【００２０】
メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。
【００２１】
トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。
【００２２】
説明を簡単にするために、図２においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。メモリセルアレイの１つの行を構成するメモリセルには、書込み／読出し用の１本のワードラインＷＬが接続される。一方、メモリセルアレイの１つの列を形成するメモリセルには、１組のビットラインＢＬａ及びＢＬｂとが接続される。
【００２３】
書込み制御信号ＷＥがハイレベルになると、書込み／読出し回路４２によってデータの書込みが行われる。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベルの信号が供給され、ビットラインＢＬｂ上にハイレベルの信号が供給される。ワードラインＷＬ上にハイレベルの信号が供給されることにより、トランジスタＱＮ１がオン状態となる。
【００２４】
これにより、ストアノードＮ１は、ビットラインＢＬａと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のハイレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。
【００２５】
読出し制御信号ＲＥがハイレベルになると、書込み／読出し回路４２によってデータの読出しが行われる。また、表示データ読出し制御信号ＬＲＥがハイレベルになると、読出し回路４３によってデータの読出しが行われる。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージ又はプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにハイレベルの信号が供給され、トランジスタＱＮ１がオン状態となる。
【００２６】
これにより、ビットラインＢＬａがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のハイレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａとＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。
【００２７】
図３は、本実施形態において用いられる表示用のデータを読み出す読出し回路の構成を示す図である。読出し回路４３は、センスアンプ４５と、プリチャージ制御信号ＰＲＩに従って、ビットラインＢＬａ及びＢＬｂをプリチャージするＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２と、センスアンプ駆動信号ＳＥに従って、これらのビットラインとセンスアンプ４５との接続を制御するスイッチ回路としてのＰチャンネルＭＯＳトランジスタＱＰ３及びＱＰ４とを含んでいる。
【００２８】
センスアンプ４５は、ＰチャンネルＭＯＳトランジスタＱＰ５及びＱＰ６と、ＮチャンネルＭＯＳトランジスタＱＮ３〜ＱＮ５とを含んでおり、センスアンプ駆動信号ＳＥがローレベルの間に入力されたデータを増幅及びラッチして、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力する。
【００２９】
次に、本発明の一実施形態に係る半導体集積回路の動作について、図１〜図４を参照しながら説明する。図４は、半導体集積回路の動作を説明するためのタイミングチャートである。
【００３０】
図４に示すように、表示用のデータを読み出す場合には、まず、ＣＰＵ系制御回路２６からの書込みを制御する書込み制御信号ＷＥ及び読出しを制御する読出し制御信号ＲＥ及び表示データ読出し制御信号ＬＲＥがローレベル（非活性）となっている期間に、表示系制御回路２５が、プリチャージ制御信号ＰＲＩをローレベルに活性化し、その後、所定の期間その状態を維持する。これにより、ビットラインＢＬａ及びＢＬｂにハイレベルの信号が供給され、ビットラインＢＬａ及びＢＬｂがプリチャージされる。
【００３１】
次に、表示データ読出し制御信号ＬＲＥがハイレベルになるとセンスアンプ駆動信号ＳＥがローレベルになり、ビットラインＢＬａ及びＢＬｂとセンスアンプ４５とが接続される。これにより、出力ラインＯＬａ及びＯＬｂが共にハイレベルとなり、センスアンプ４５がラッチしていたデータが消去される。
【００３２】
次に、ワードライン駆動回路４４が、表示データ読出し制御信号ＬＲＥがハイレベルになるタイミングに基づいて、ワードラインＷＬ上にハイレベル（活性）の信号を供給して、ビットラインＢＬａとストアノードＮ１とを同一のレベルとすると共に、ビットラインＢＬｂとストアノードＮ２とを同一のレベルとする。これにより、ビットラインＢＬａ及びＢＬｂを介してメモリセル４１の記憶しているデータがセンスアンプ４５に入力される。
【００３３】
さらに、表示系制御回路２５が、センスアンプ駆動信号ＳＥをハイレベルに活性化することにより、センスアンプ４５が、入力されたデータを増幅及びラッチして、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力する。また、ビットラインとセンスアンプ４５との接続を制御するスイッチＱＰ３及びＱＰ４は、センスアンプ駆動信号ＳＥがハイレベルになることによりオフとなる。
【００３４】
ここで、本実施形態においては、スイッチＱＰ３及びＱＰ４を制御する信号としてセンスアンプ駆動信号ＳＥを用いたので、センスアンプによるデータラッチと、スイッチＱＰ３及びＱＰ４によるビットラインとセンスアンプ４５との切断とが、ほぼ同時となるが、別個の信号を用いて、データラッチの直前又は直後にビットラインとセンスアンプ４５との接続を切断しても良い。
【００３５】
ここで、センスアンプ４５は、センスアンプ駆動信号ＳＥがハイレベルに活性化され、ビットラインＢＬａ及びＢＬｂとセンスアンプ４５との接続が切断された後も、出力信号を維持して、表示用のデータＬＲＤとして出力ラインＯＬａ及びＯＬｂに出力し続ける。したがって、表示用のデータＬＲＤを出力しながら、ビットラインＢＬａ及びＢＬｂをセンスアンプ４５から切断して、ＣＰＵによるメモリセル４１への書込み又はメモリセル４１からの読出しを実行することができる。
【００３６】
即ち、センスアンプ駆動信号ＳＥがハイレベルに活性化された後、ワードライン駆動回路４４が、ＣＰＵによって指定されたワードライン上にハイレベル（活性）の信号を供給し、ＣＰＵ系制御回路２６が、ハイレベルの書込み制御信号ＷＥ又は読出し制御信号ＲＥを、書込み／読出し回路４２に供給する。これにより、ＣＰＵの制御に基づいて、メモリセル４１へのデータの書込み、又は、メモリセル４１からのデータの読出しが行われる。
【００３７】
このように、本実施形態によれば、１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とを一部並行して行うことができる。したがって、データの書込み又は読出し動作のサイクルタイムを短縮することが可能である。また、センスアンプとデータレジスタとを別々に設ける必要がないので、コストを抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路を示すブロック図。
【図２】本発明の一実施形態におけるメモリセルアレイを示す図。
【図３】本発明の一実施形態における読出し回路を示す図。
【図４】図１の半導体集積回路の動作を説明するためのタイミング図。
【図５】従来の２ポートメモリセルの構成を示す図。
【符号の説明】
１０ ＣＰＵ、 ２０ ＬＣＤドライバＩＣ、 ２１ ＣＰＵインターフェース、 ２２ メモリセルアレイ、 ２３ ＬＣＤインターフェース、 ２４ タイミング発生回路、 ２５ 表示系制御回路、 ２６ ＣＰＵ系制御回路、 ３０ ＬＣＤパネル、 ４１ メモリセル、 ４２ 書込み／読出し回路、 ４３読出し回路、 ４４ ワードライン駆動回路、 ４５ センスアンプ、 ＢＬａ、ＢＬｂ ビットライン、 ＯＬａ、ＯＬｂ 出力ライン、 ＷＬ ワードライン、 ＱＮ１〜ＱＮ５ ＮチャネルＭＯＳトランジスタ、 ＱＰ１〜ＱＰ６ ＰチャンネルＭＯＳトランジスタ、 ＩＮＶ１、ＩＮＶ２ 反転回路、 Ｎ１、Ｎ２ ストアノード
Claims (4)
- ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
ラッチ型のセンスアンプと、前記１組のビットラインと前記センスアンプとの間を開閉するスイッチ回路とを含み、前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
前記スイッチ回路をオンさせた後に前記センサアンプを活性化して前記メモリセルから読み出したデータをラッチさせると共に、所定のタイミングで前記スイッチ回路をオフさせる表示系制御回路と、
ＣＰＵからの書込み要求又は読出し要求に基づいて、前記スイッチ回路がオフしている期間に前記書込み／読出し回路を活性化するＣＰＵ系制御回路と、
を具備する半導体集積回路。 - 前記表示系制御回路が、前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない期間に前記読出し回路がデータの読出しを行うように制御する、請求項１記載の半導体集積回路。
- 前記スイッチ回路が、前記１組のビットラインと前記センスアンプとの間に接続された１組のトランジスタを含む、請求項１又は２記載の半導体集積回路。
- 前記メモリセルがＳＲＡＭのメモリセルである、請求項１〜３のいずれか１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003190442A JP2005024915A (ja) | 2003-07-02 | 2003-07-02 | 半導体集積回路 |
Applications Claiming Priority (1)
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Publications (1)
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| JP2005024915A true JP2005024915A (ja) | 2005-01-27 |
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ID=34188331
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Country Status (1)
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| JP (1) | JP2005024915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022002168A1 (zh) * | 2020-06-30 | 2022-01-06 | 华为技术有限公司 | 一种芯片模组及通信系统、端口分配方法 |
-
2003
- 2003-07-02 JP JP2003190442A patent/JP2005024915A/ja not_active Withdrawn
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