JP2003085975A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルからデータを読み出すために必要
となる時間を短縮し、消費電力を低減した半導体集積回
路を提供する。 【解決手段】 ワードラインが駆動されたときに記憶デ
ータを第１のビットラインに出力する第１のポートを有
するメモリセル１１と、ワードラインが駆動されたとき
にタイミング信号を第２のビットラインに出力する第２
のポートを有するタイミングセル１４と、メモリセルに
記憶されているデータの読出しを行う読出し回路１３
と、タイミングセルから供給されるタイミング信号に応
答してワードライン駆動終了信号を発生するワードライ
ン駆動終了信号発生回路１５と、ワードラインを駆動す
ると共に、ワードライン駆動終了信号発生回路が発生す
るワードライン駆動終了信号に応答してワードラインの
駆動を終了するワードライン駆動回路１６とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、メモリセ
ルを含む半導体集積回路に関し、特に、スタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）セルに記憶されたデ
ータを読み出すための読出し専用ポートを有する半導体
集積回路に関する。

【０００２】

【従来の技術】ＳＲＡＭセルに記憶されたデータを読み
出すための読出し専用ポートを有する従来の半導体集積
回路の構成について、図１２と図１３を参照しながら説
明する。図１２に示す従来の半導体集積回路は、ストア
ノードＮ１とＮ２（図１３参照）を有するＳＲＡＭのメ
モリセル４１と、ビットラインＢＬ１ａ及びＢＬ１ｂを
介してメモリセル４１へのデータの書込み及びメモリセ
ル４１からのデータの読出しを行う書込み／読出し回路
４２と、ビットラインＢＬ２を介してメモリセル４１か
らのデータの読出しを行う読出し回路４３と、ワードラ
インＷＬを駆動するワードライン駆動回路４６とを含ん
でいる。

【０００３】図１３に、この半導体集積回路に含まれて
いるメモリセルの構成を示す。メモリセル４１は、反転
回路ＩＮＶ１及びＩＮＶ２と、ＮチャネルＭＯＳトラン
ジスタＱＮ１１〜ＱＮ１３とを含んでいる。反転回路Ｉ
ＮＶ１は、入力が第１のストアノードＮ１に接続されて
おり、出力が第２のストアノードＮ２に接続されてい
る。また、反転回路ＩＮＶ２は、入力が第２のストアノ
ードＮ２に接続されており、出力が第１のストアノード
Ｎ１に接続されている。

【０００４】トランジスタＱＮ１１のソース〜ドレイン
経路は、第１のストアノードＮ１とビットラインＢＬ１
ａとの間に接続されている。トランジスタＱＮ１２のソ
ース〜ドレイン経路は、第２のストアノードＮ２とビッ
トラインＢＬ１ｂとの間に接続されている。また、トラ
ンジスタＱＮ１１とＱＮ１２のゲートは、ワードライン
ＷＬ１に接続されている。

【０００５】トランジスタＱＮ１３のソース〜ドレイン
経路は、第１のストアノードＮ１とビットラインＢＬ２
との間に接続されている。また、トランジスタＱＮ１３
のゲートは、ワードラインＷＬ２に接続されている。

【０００６】このメモリセルにおいては、トランジスタ
ＱＮ１１とＱＮ１２が第１のポート（書込み／読出しポ
ート）を構成し、トランジスタＱＮ１３が、第２のポー
ト（読出し専用ポート）を構成している。

【０００７】次に、メモリセルへのデータの書込み動作
について、図１３を参照しながら説明する。データの書
込みを行う際には、ワードラインＷＬ１上にハイレベル
の駆動信号が供給されると共に、例えば、ビットライン
ＢＬ１ａ上にローレベルのデータが供給され、ビットラ
インＢＬ１ｂ上にハイレベルのデータが供給される。ワ
ードラインＷＬ１上にハイレベルの駆動信号が供給され
ることにより、トランジスタＱＮ１１がオン状態とな
る。これにより、ストアノードＮ１は、ビットラインＢ
Ｌ１ａと同一のローレベルとなり、ストアノードＮ２
は、ビットラインＢＬ１ｂと同一のハイレベルとなる。
反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持すること
により、メモリセルに１ビットのデータが記憶される。

【０００８】次に、メモリセルからのデータの読出し動
作について説明する。書込み／読出しポートを介してデ
ータの読出しを行う際には、ビットラインＢＬ１ａ及び
ＢＬ１ｂがプリチャージ又はプルアップされる。その
後、ワードラインＷＬ１上にハイレベルの駆動信号が供
給され、トランジスタＱＮ１１がオン状態となる。これ
により、ビットラインＢＬ１ａは、ストアノードＮ１と
同一のローレベルとなり、ビットラインＢＬ１ｂは、ス
トアノードＮ２と同一のハイレベルを維持する。センス
アンプを用いてビットラインＢＬ１ａとＢＬ１ｂのレベ
ルを検出することにより、メモリセルに記憶されている
１ビットのデータが読み出される。

【０００９】一方、読出し専用ポートを用いてデータの
読出しを行う際には、ビットラインＢＬ２がプリチャー
ジ又はプルアップされる。その後、ワードラインＷＬ２
上にハイレベルの駆動信号が供給され、トランジスタＱ
Ｎ１３がオン状態となる。これにより、ビットラインＢ
Ｌ２が、ストアノードＮ１と同一のローレベルとなる。
センスアンプを用いてビットラインＢＬ２のレベルを検
出することにより、メモリセルに記憶されている１ビッ
トのデータが読み出される。

【００１０】このように、ワードラインＷＬ１は、メモ
リセル１１の書込み／読出しを行うために用いられ、ワ
ードラインＷＬ２は、メモリセル１１の読出しを行うた
めに用いられる。図１２に示すように、ワードライン駆
動回路４６が２種類のポートに接続された２系統のワー
ドラインＷＬ１及びＷＬ２を駆動することにより、書込
み／読出しポートによる書込み動作と、読出し専用ポー
トによる読出し動作とを非同期で行ったり、あるいは、
書込み／読出しポートによる読出し動作と、読出し専用
ポートによる読出し動作とを別々のタイミングで行うこ
とができる。

【００１１】しかしながら、読出し動作において、ワー
ドライン駆動回路４６がワードラインＷＬ１又はＷＬ２
を駆動している読出し期間中においては、ビットライン
の電位が高電位側又は低電位側の電源電位に到達するま
で、反転回路ＩＮＶ１及びＩＮＶ２（図１３参照）がビ
ットラインの充電又は放電を継続して行う。このため、
ビットラインがデータの読出しに必要なレベル以上に充
電又は放電されるので、データの読出しに時間がかかる
と共に、電力が無駄に消費されてしまうという問題があ
った。

【００１２】また、図１４に示すように、読出し専用ポ
ートの読出し回路４３において、ビットラインＢＬ２を
介するデータを読み出すためには、一般的に、スタティ
ックな動作をする反転回路が用いられている。ここで、
読出し回路４３におけるデータ読出しのタイミングにつ
いて、図１５を参照しながら説明する。

【００１３】図１５に示すように、時刻ｔ₄₁において、
ビットラインＢＬ２がプリチャージされてハイレベルと
なる。このとき、反転回路の出力信号Ｄバーはローレベ
ルとなっている。時刻ｔ₄₂において、ワードラインＷＬ
２がハイレベルとなる。これにより、メモリセル４１の
ノードＮ１がローレベルの場合には、ビットラインＢＬ
２がハイレベルからローレベルに立ち下がる。時刻ｔ₄₂
において、ビットラインＢＬ２のレベルが２つの電源電
位の中間レベルである（Ｖ_DD＋Ｖ_SS）／２を越えたとき
に、反転回路の出力信号Ｄバーがローレベルからハイレ
ベルに変化し、メモリセル４１に記憶されている１ビッ
トのデータが読み出される。

【００１４】しかしながら、ビットラインＢＬ２のレベ
ルが２つの電源電位の中間レベルである（Ｖ_DD＋Ｖ_SS）
／２を越えるまで立ち下がらないと反転回路の出力信号
Ｄバーが反転しないため、データの読出しを行うまでに
時間がかかってしまうという問題があった。また、反転
回路の出力電位が反転する際に、反転回路に貫通電流が
流れてしまうので、余分な電力を消費してしまうという
問題があった。

【００１５】また、読出し専用ポートの読出し回路に
は、一般的に、データをラッチするためのラッチ回路が
接続される。図１４に示すように、メモリセル４１のノ
ードＮ１に接続された読出し回路４３の出力には、読出
し回路４３から出力されるデータをラッチするためのラ
ッチ回路４４が接続されている。また、メモリセル４１
の外部には、読出し回路４３に読出し制御信号を供給し
たり、ラッチ回路４４にラッチ制御信号を供給するため
のロジック部４２も形成されている。

【００１６】しかしながら、従来の半導体集積回路にお
いては、ロジック部４２がデータ読出し終了のタイミン
グを把握できないので、データ読出し動作の開始からラ
ッチ動作の開始までに長い期間をとってしまい、その間
に行われたデータの書換えがラッチ回路４１の出力デー
タに正しく反映されないという問題があった。

【００１７】ところで、日本国特許出願公開（特開）平
６―１３９７６９号公報には、ダミー用メモリセルとそ
れを読み出すダミー用センスアンプを設け、また、通常
の論理記憶用メモリセルの内容を読み出す論理読出用セ
ンスアンプの出力をラッチする機能をもったスルー／ラ
ッチ回路を設けておき、ダミー用メモリセルの内容を読
出した時点でスルー／ラッチ回路をラッチモードに切換
える半導体メモリが掲載されている。この半導体メモリ
は、ダミー用メモリセルと、そこからデータを読み出す
ダミー用センスアンプとを設けることにより、ダミー用
センスアンプの出力データに基づいて論理読出用センス
アンプの出力をラッチさせ、出力データを安定的に取り
出すことを可能としている。

【００１８】しかしながら、この半導体メモリによれ
ば、所定の長さを有する２種類のパルス信号を用いてダ
ミー用センスアンプの出力データをラッチするため、デ
ータをラッチする間隔が必要以上に長くなってしまい、
データの書換えがラッチデータに正しく反映されないお
それがある。また、スルー時には無効データが出力され
てしまうという問題がある。

【００１９】

【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明の第１の目的は、メモリセルからデータを読
み出すために必要となる時間を短縮し、消費電力を低減
した半導体集積回路を提供することである。また、本発
明の第２の目的は、データ読出し動作を開始してから読
み出されたデータをラッチするまでの時間を短縮して、
データ書換えの結果をラッチ出力に反映させることであ
る。

【００２０】

【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る半導体集積回路は、ワー
ドラインが駆動されたときに記憶データを第１のビット
ラインに出力する第１のポートを有するメモリセルと、
ワードラインが駆動されたときにタイミング信号を第２
のビットラインに出力する第２のポートを有するタイミ
ングセルと、第１のビットラインを介して第１のポート
に接続され、メモリセルに記憶されているデータの読出
しを行う読出し回路と、第２のビットラインを介して第
２のポートに接続され、タイミングセルから供給される
タイミング信号に応答してワードライン駆動終了信号を
発生するワードライン駆動終了信号発生回路と、ワード
ラインを駆動すると共に、ワードライン駆動終了信号発
生回路が発生するワードライン駆動終了信号に応答して
ワードラインの駆動を終了するワードライン駆動回路と
を具備する。

【００２１】ここで、タイミングセルの第２のポート
が、メモリセルの第１のポートと実質的に同一に構成さ
れるようにしても良い。また、本発明の第１の観点に係
る半導体集積回路は、Ｍ行（Ｍは自然数）及びＮ列（Ｎ
は自然数）に配列されたＭ×Ｎ個のメモリセルと、少な
くともＭ個のタイミングセルと、各行においてＮ列のメ
モリセル及び少なくとも１つのタイミングセルに接続さ
れたＭ個のワードラインと、各列においてＭ行のメモリ
セルに接続されたＮ個の第１のビットラインと、各行に
おいて少なくとも１つのタイミングセルに接続された第
２のビットラインとを具備するようにしても良い。

【００２２】本発明の第２の観点に係る半導体集積回路
は、Ｍ行（Ｍは自然数）及びＮ列（Ｎは自然数）に配列
されたＭ×Ｎ個のメモリセルと、各行においてＮ列のメ
モリセルに接続されたＭ個のワードラインと、各列にお
いてＭ行のメモリセルに接続されたＮ個のビットライン
と、Ｎ個のビットラインの内の少なくとも１つを介して
少なくとも１つのメモリセルに記憶されているデータの
読出しを行う読出し回路であって、ビットライン上のレ
ベルがゲートに印加され、読み出されたデータを反転し
てドレインから出力する第１のトランジスタと、第１の
トランジスタのドレインをプリチャージすると共に、デ
ータ読出し時にはオフ状態となる第２のトランジスタと
を含む読出し回路と、Ｍ個のワードラインを駆動するワ
ードライン駆動回路とを具備する。

【００２３】本発明の第３の観点に係る半導体集積回路
は、Ｍ行（Ｍは自然数）及びＮ列（Ｎは自然数）に配列
されたＭ×Ｎ個のメモリセルと、少なくともＭ個のタイ
ミングセルと、各行においてＮ列のメモリセル及び少な
くとも１つのタイミングセルに接続されたＭ個のワード
ラインと、各列においてＭ行のメモリセルに接続された
Ｎ個の第１のビットラインと、各行において少なくとも
１つのタイミングセルに接続された第２のビットライン
と、Ｎ個の第１のビットラインの内の少なくとも１つを
介して少なくとも１つのメモリセルに記憶されているデ
ータの読出しを行う読出し回路と、供給されるパルスに
基づいて、読出し回路から出力されるデータをラッチす
るラッチ回路と、第２のビットラインを介してタイミン
グセルに接続され、タイミングセルから供給されるタイ
ミング信号に基づいて、ラッチ回路に供給すべきパルス
を発生するラッチパルス発生手段と、Ｍ個のワードライ
ンを駆動するワードライン駆動回路とを具備する。

【００２４】以上において、メモリセルがＳＲＡＭのメ
モリセルを含むようにしても良い。以上のように構成し
た本発明の第１又は第２の観点に係る半導体集積回路に
よれば、メモリセルからデータを読み出すために必要と
なる時間を短縮し、消費電力を低減することができる。
また、本発明の第３の観点に係る半導体集積回路によれ
ば、データ読出し動作を開始してから読み出されたデー
タをラッチするまでの時間を短縮し、その間にデータ書
換えが行われる確率を極めて低くすることができる。

【００２５】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の第１の実施形態に係る半導体集積回路を示すブロ
ック図である。図１に示すように、この半導体集積回路
は、ストアノードＮ１とＮ２（図２参照）を有するＳＲ
ＡＭのメモリセル１１と、メモリセル１１にデータを書
き込むと共にメモリセル１１からデータを読み出す書込
み／読出し回路１２と、これとは別系統でメモリセル１
１からデータを読み出す読出し回路１３と、データ書込
み／読出しの際にワードラインを駆動するワードライン
駆動回路１６とを含んでいる。

【００２６】説明を簡単にするために、図１においては
１つのメモリセル１１のみを示しているが、実際には複
数のメモリセルがアレイ状に配列されてメモリセルアレ
イを構成する。メモリセルアレイの１つの行を構成する
メモリセルには、書込み／読出し用のワードラインＷＬ
１と、読出し専用のワードラインＷＬ２とが接続され
る。一方、メモリセルアレイの１つの列を形成するメモ
リセルには、書込み／読出し用のビットラインＢＬ１ａ
及びＢＬ１ｂと、読出し専用のビットラインＢＬ２とが
接続される。

【００２７】さらに、この半導体集積回路は、メモリセ
ル１１からのデータ読出しタイミングを検出するために
メモリセル１１に対応して設けられたタイミングセル１
４と、タイミングセル１４から供給されるタイミング信
号に基いてワードラインの駆動を終了させるワードライ
ン駆動終了信号発生回路１５とを含んでいる。

【００２８】タイミングセル１４においては、メモリセ
ル１１から読み出すために時間がかかる方のデータ（本
実施形態においては、メモリセル１１のストアノードＮ
１におけるデータ「０」に相当する）がマスクを用いて
設定されており、その他の点についてはメモリセル１１
と同一である。１つの列を形成するタイミングセルに
は、タイミング測定用のビットラインＢＬ３が接続され
ている。タイミングセル１４は、ワードラインＷＬ２が
ワードライン駆動回路１６によって駆動されると、ビッ
トラインＢＬ３にタイミング信号を出力する。

【００２９】ワードライン駆動終了信号発生回路１５
は、読出し回路１３と同じ構造を有しており、タイミン
グセル１４からビットラインＢＬ３を介して供給される
タイミング信号に基いて、ワードラインの駆動を終了さ
せるためのワードライン駆動終了信号ＳＴをワードライ
ン駆動回路１６に出力する。ワードライン駆動回路１６
は、ワードライン駆動終了信号ＳＴに応答して、ワード
ラインの駆動を終了する。このように、ワードライン駆
動回路１６は、ビットラインが完全に充電される前に、
データ読出しが終了するタイミングを把握して、ワード
ラインの駆動を終了することができる。これにより、読
出し動作の高速化や、消費電力の低減が可能となる。

【００３０】図２に、図１の半導体集積回路に含まれて
いるメモリセルの構成を示す。図２に示すように、メモ
リセル１１は、反転回路ＩＮＶ１及びＩＮＶ２と、Ｎチ
ャネルＭＯＳトランジスタＱＮ１１及びＱＮ１２と、Ｐ
チャネルＭＯＳトランジスタＱＰ１１及びＱＰ１２とを
含んでいる。反転回路ＩＮＶ１は、入力が第１のストア
ノードＮ１に接続されており、出力が第２のストアノー
ドＮ２に接続されている。また、反転回路ＩＮＶ２は、
入力が第２のストアノードＮ２に接続されており、出力
が第１のストアノードＮ１に接続されている。

【００３１】トランジスタＱＮ１１のソース〜ドレイン
経路は、第１のストアノードＮ１とビットラインＢＬ１
ａとの間に接続されている。トランジスタＱＮ１２のソ
ース〜ドレイン経路は、第２のストアノードＮ２とビッ
トラインＢＬ１ｂとの間に接続されている。トランジス
タＱＮ１１及びＱＮ１２のゲートは、ワードラインＷＬ
１に接続されている。

【００３２】トランジスタＱＰ１１のゲートは、第１の
ストアノードＮ１に接続され、トランジスタＱＰ１１の
ソースは、高電位側の電源電位Ｖ_DDに接続されている。
また、トランジスタＱＰ１１のドレインは、トランジス
タＱＰ１２のソース〜ドレイン経路を介して、ビットラ
インＢＬ２に接続されている。トランジスタＱＰ１２の
ゲートは、ワードラインＷＬ２に接続されている。

【００３３】メモリセル１１においては、トランジスタ
ＱＮ１１とＱＮ１２が第１のポート（書込み／読出しポ
ート）を構成し、トランジスタＱＰ１１とＱＰ１２が、
第２のポート（読出し専用ポート）を構成している。

【００３４】図２を参照しながら、メモリセル１１への
データの書込み動作について説明する。データの書込み
においては、ワードラインＷＬ１上にハイレベルの信号
が供給されると共に、例えば、ビットラインＢＬ１ａ上
にローレベルの信号が供給され、ビットラインＢＬ１ｂ
上にハイレベルの信号が供給される。ワードラインＷＬ
１上にハイレベルの信号が供給されることにより、トラ
ンジスタＱＮ１１がオン状態となる。これにより、スト
アノードＮ１は、ビットラインＢＬ１ａ上と同一のロー
レベルとなり、ストアノードＮ２は、ビットラインＢＬ
１ｂ上と同一のハイレベルとなる。反転回路ＩＮＶ１と
ＩＮＶ２がこの状態を維持することにより、メモリセル
１１に１ビットのデータが記憶される。

【００３５】次に、メモリセル１１からのデータの読出
し動作について説明する。書込み／読出しポートを介し
てデータの読出しを行う際には、ビットラインＢＬ１ａ
及びＢＬ１ｂがプリチャージ又はプルアップされる。そ
の後、ワードラインＷＬ１にハイレベルの信号が供給さ
れ、トランジスタＱＮ１１がオン状態となる。これによ
り、ビットラインＢＬ１ａがストアノードＮ１と同一の
ローレベルとなり、ビットラインＢＬ１ｂがストアノー
ドＮ２と同一のハイレベルを維持する。センスアンプを
用いてビットラインＢＬ１ａとＢＬ１ｂのレベルを検出
することにより、メモリセル１１に記憶されている１ビ
ットのデータが書込み／読出しポートを介して読み出さ
れる。

【００３６】一方、読出し専用ポートを用いてデータの
読出しを行う場合は、ビットラインＢＬ２が予めディス
チャージされるかプルダウンされる。その後、ワードラ
インＷＬ２にローレベルの信号が供給され、トランジス
タＱＮ１２がオン状態となる。これにより、ストアノー
ドＮ１のレベルがトランジスタＱＰ１１によって反転さ
れてビットラインＢＬ２に出力される。センスアンプを
用いてビットラインＢＬ２のレベルを検出することによ
り、メモリセル１１に記憶されている１ビットのデータ
が読出しポートを介して読み出される。

【００３７】このように、ワードラインＷＬ１は、メモ
リセルの書込み／読出しを行うために用いられ、ワード
ラインＷＬ２は、メモリセルの読出しを行うために用い
られる。２種類のポートに接続された２系統のワードラ
インＷＬ１及びＷＬ２を用いることにより、ワードライ
ンＷＬ１による書込みとワードラインＷＬ２による読出
しとを非同期で行ったり、又は、ワードラインＷＬ１に
よる読出しとワードラインＷＬ２による読出しとを別々
のタイミングで行うことができる。

【００３８】図３に、図１の半導体集積回路に含まれて
いるタイミングセルの構成を示す。図３に示すタイミン
グセル１４は、ＰチャネルトランジスタＱＰ２１及びＱ
Ｐ２２を含んでいる。トランジスタＱＰ２１のソース
は、高電位側の電源電位Ｖ_DDに接続され,トランジスタ
ＱＰ２１のドレインは、トランジスタＱＰ２２のソース
に接続されている。また、トランジスタＱＰ２１のゲー
トは、ストアノードの替わりに低電位側の電源電位Ｖ_SS
（本実施形態においては接地電位とする）に接続されて
いる。

【００３９】トランジスタＱＰ２２のソースは、トラン
ジスタＱＰ２１のドレインに接続され、トランジスタＱ
Ｐ２２のドレインは、ビットラインＢＬ３に接続されて
いる。また、トランジスタＱＰ２２のゲートは、ワード
ラインＷＬ２に接続されている。

【００４０】図４に、図１の半導体集積回路に含まれて
いるワードライン駆動終了信号発生回路の構成を示す。
ワードライン駆動終了信号発生回路１５は、ビットライ
ンＢＬ３に接続された読出し回路２３と、３段の反転回
路ＩＮＶ２１〜ＩＮＶ２３とを含んでいる。読出し回路
２３は、ビットラインＢＬ３のレベルを反転して出力す
るので、３段目の反転回路ＩＮＶ２３は、ビットライン
ＢＬ３のレベルに対して正論理のワードライン駆動終了
信号ＳＴを出力することになる。

【００４１】図１〜図４を参照しながら、タイミングセ
ル１４の動作について説明する。ワードラインＷＬ２に
ローレベルの信号が供給されると、トランジスタＱＰ２
２がオン状態となり、トランジスタＱＰ２１からビット
ラインＢＬ３にハイレベルのタイミング信号が出力され
る。ワードラインＷＬ２がローレベルとなってからタイ
ミングセル１４が出力するタイミング信号がワードライ
ン駆動終了信号発生回路１５の読出し回路２３によって
読み出されるまでに要する時間は、ワードラインＷＬ２
がローレベルとなってからメモリセル１１のストアノー
ドＮ２が出力するデータ「０」又は「１」が読出し回路
１３によって読み出されるまでに要する時間と等しいか
又は若干長いだけなので、ワードライン駆動回路１６
は、ビットラインが完全に充電されなくても、メモリセ
ル１１からのデータ読出しが終了するタイミングを把握
し、ワードラインの駆動を終了することができる。

【００４２】なお、本実施形態においては、図２に示す
メモリセル１１の読出し専用ポート、及び、図３に示す
タイミングセル１４の読出し専用ポートにおいて、Ｐチ
ャネルＭＯＳトランジスタを使用した例について説明し
たが、本発明はこれに限定されず、ＮチャネルＭＯＳト
ランジスタを使用しても良い。また、低電位側の電源電
位Ｖ_SSの替わりに、高電位側の電源電位Ｖ_DDを接地する
ようにしても良い。

【００４３】次に、図１〜図５を参照しながら、本実施
形態に係る半導体集積回路における動作タイミングにつ
いて説明する。図５は、ストアノードＮ１がローレベル
の場合について示している。時刻ｔ₁₁において、ワード
ラインＷＬ２がローレベルにされると、ビットラインＢ
Ｌ２及びＢＬ３のレベルが上昇を開始する。時刻ｔ₁₂に
おいて、データの読出しが行われ、ビットラインＢＬ３
上のタイミング信号が読出し回路２３の反転レベルを超
えると、ワードライン駆動終了信号発生回路１５がハイ
レベルのワードライン駆動終了信号ＳＴを出力する。ハ
イレベルのワードライン駆動終了信号ＳＴが供給された
ワードライン駆動回路１６は、ワードラインＷＬ２をハ
イレベルに戻す。これにより、ビットラインＢＬ２及び
ＢＬ３のレベルは上昇を停止する。

【００４４】従来は、破線で示すように、ワードライン
ＷＬ２がローレベルとなった後、外部信号により制御さ
れた時刻ｔ₁₃においてワードラインＷＬ２をハイレベル
に戻していたが、タイミングセル１４が発生するタイミ
ング信号を用いることにより、この期間を短縮してい
る。このように、ビットラインＢＬ２を必要以上に充電
又は放電させずに、記憶されているデータを読み出すた
めの必要最低限の時間で読出し動作を終了させることに
より、消費電力を低減することができる。

【００４５】次に、本発明の第２の実施形態に係る半導
体集積回路について説明する。図６に、本発明の第２の
実施形態に係る半導体集積回路の一部の構成を示す。本
実施形態に係る半導体集積回路は、メモリセルの列の数
だけ存在する複数のビットラインＢＬ２（１）、ＢＬ２
（２）、・・・、ＢＬ２（Ｎ）に接続された選択回路２
１であって、これらのビットラインの内からデータを読
み出すべきビットラインを選択する選択回路２１と、選
択回路２１によって選択されたビットラインを介してメ
モリセルからデータを読み出す読出し回路１３とを含ん
でいる。読出し回路１３は、ダイナミックな動作を行う
反転回路２２と、ＮチャネルトランジスタＱＮ３２とを
有している。ここで、反転回路２２は、Ｐチャネルトラ
ンジスタＱＰ３１と、ＮチャネルトランジスタＱＮ３１
とによって構成されている。

【００４６】複数のビットラインＢＬ２（１）〜ＢＬ２
（Ｎ）が選択回路２１に接続されており、選択回路２１
によって選択された１本のビットラインＢＬ上の信号
が、選択回路２１から出力される。選択回路２１の出力
には、読出し回路１３において、トランジスタＱＮ３１
のゲートと、トランジスタＱＮ３２のドレインとが接続
されている。また、トランジスタＱＮ３２のソースは、
低電位側の電源電位Ｖ_SS（本実施形態においては接地電
位とする）に接続されている。

【００４７】トランジスタＱＰ３１のゲートには、反転
プリチャージ信号ＰＣバーが供給される。一方、トラン
ジスタＱＮ３１のゲートには、選択回路２１の出力が供
給される。トランジスタＱＰ３１とＱＮ３１のドレイン
は互いに接続され、出力データＤバーを出力する。ま
た、トランジスタＱＮ３２のゲートには、プリチャージ
信号ＰＣが供給される。

【００４８】次に、本発明の第２の実施形態における半
導体集積回路の動作タイミングについて、図６と図７を
参照しながら説明する。図７は、図６の半導体集積回路
における動作タイミングを示すタイミング図である。図
７において、メモリセルからビットラインＢＬに出力さ
れるデータは、ハイレベルであるとする。時刻ｔ₂₁にお
いて、プリチャージ信号ＰＣが、ローレベルからハイレ
ベルになる。トランジスタＱＰ３１は、ローレベルの反
転プリチャージ信号ＰＣバーがゲートに供給されること
により、オン状態となる。トランジスタＱＮ３２も、ハ
イレベルのプリチャージ信号ＰＣがゲートに供給される
ことにより、オン状態となる。したがって、トランジス
タＱＮ３１は、オフ状態となる。このとき、ビットライ
ンＢＬはローレベルにリセットされ、反転回路２２の出
力信号Ｄバーは、ハイレベルにプリチャージされる。

【００４９】時刻ｔ₂₂において、プリチャージ信号ＰＣ
が、ハイレベルからローレベルになる。次に、時刻ｔ₂₃
において、ワードラインＷＬ２が立ち上がり、ビットラ
インＢＬの信号がローレベルからハイレベルに立ち上が
る。時刻ｔ₂₄において、ビットラインＢＬの電位がトラ
ンジスタＱＮ３１のしきい電圧Ｖ_THNを越えると、反転
回路２２の出力信号Ｄバーがハイレベルからローレベル
に反転し、メモリセルに記憶されている１ビットのデー
タが読み出される。

【００５０】ここで、反転回路２２の入力しきい電圧
が、２つの電源電位の中間レベルではなく、トランジス
タＱＮ３１のしきい電圧Ｖ_THNと等しくなって小さい値
であるため、高速にデータの読出しを行うことが可能で
ある。

【００５１】また、ビットラインＢＬのレベルがトラン
ジスタＱＮ３１のしきい電圧Ｖ_THNを越える時には、反
転プリチャージ信号ＰＣバーがハイレベルとなっている
ため、反転回路２２に貫通電流が流れない。これによ
り、余分な電力の消費を防ぐことができ、低消費電力化
を実現できる。なお、図６に示す本発明の第２の実施形
態において、ＰチャネルトランジスタとＮチャネルトラ
ンジスタとを入れ替えると共に、信号レベルを逆転して
も良い。

【００５２】次に、本発明の第３の実施形態に係る半導
体集積回路について説明する。図８に、本発明の第３の
実施形態に係る半導体集積回路の構成を示す。本実施形
態に係る半導体集積回路は、複数のメモリセル３１、３
２、・・・と、メモリセルの列の数だけ存在し、それぞ
れのメモリセルに接続されている読出し専用のビットラ
インＢＬ２（１）、ＢＬ２（２）、・・・と、これらの
メモリセルに接続されているワードラインＷＬ２と、ワ
ードラインＷＬ２を駆動するワードライン駆動回路１６
とを含んでいる。

【００５３】また、この半導体集積回路は、メモリセル
３１、３２、・・・におけるデータ読出しタイミングを
検出するために、これらのメモリセルに対応して設けら
れたタイミングセル１４と、タイミングセル１４に接続
されているビットラインＢＬ３と、タイミングセル１４
から供給されるタイミング信号に基づいてワードライン
の駆動を終了させるワードライン駆動終了信号発生回路
１５とを含んでいる。

【００５４】さらに、この半導体集積回路は、ビットラ
インＢＬ２（１）〜ＢＬ２（Ｎ）に接続され、これらの
ビットラインから１本のビットラインを選択する選択回
路２１と、選択されたビットラインからデータの読出し
を行う読出し回路１３と、読出し回路１３から出力され
たデータをラッチするラッチ回路３５と、タイミングセ
ル１４から供給されるタイミング信号に基づいてラッチ
回路３５にパルス信号ＬＴを出力するパルス発生回路３
６とを含んでいる。なお、説明を簡単にするために、図
８においては書込み／読出し用のワードライン及びビッ
トラインを省略している。

【００５５】図９に、図８のラッチ回路３５の構成を示
す。図９に示すように、ラッチ回路３５は、読出し回路
１３から出力された信号を反転するスイッチ付き反転回
路ＩＮＶ４１と、反転回路ＩＮＶ４１から出力された信
号を反転する反転回路ＩＮＶ４２と、反転回路ＩＮＶ４
２から出力された信号を反転して反転回路ＩＮＶ４２の
入力に供給するスイッチ付き反転回路ＩＮＶ４３と、反
転回路ＩＮＶ４２から出力された信号を反転して出力す
る反転回路ＩＮＶ４４とを含んでいる。

【００５６】図１０に、図９のスイッチ付き反転回路Ｉ
ＮＶ４１の構成を示す。図１０に示すように、スイッチ
付き反転回路ＩＮＶ４１は、直列接続されたＰチャネル
ＭＯＳトランジスタＱＰ４１及びＱＰ４２と、直列接続
されたＮチャネルＭＯＳトランジスタＱＮ４１及びＱＮ
４２とを含んでいる。トランジスタＱＰ４２のソース
は、高電位側の電源電位Ｖ_DDに接続され、トランジスタ
ＱＮ４２のソースは、低電位側の電源電位Ｖ_SS（本実施
形態においては接地電位とする）に接続されている。な
お、トランジスタＱＰ４１のゲート入力信号とトランジ
スタＱＰ４２のゲート入力信号とは入れ替わっても良
い。トランジスタＱＮ４１及びＱＮ４２についても同様
である。

【００５７】ここで、トランジスタＱＰ４２のゲートに
ローレベルの反転パルス信号ＬＴバーが供給され、トラ
ンジスタＱＮ４２のゲートにハイレベルのパルス信号Ｌ
Ｔが供給されたときに、スイッチ付き反転回路ＩＮＶ４
１が活性化され、トランジスタＱＰ４１及びＱＮ４１の
ドレインから反転信号を出力する。スイッチ付き反転回
路ＩＮＶ４３も同様の構成となっているが、パルス信号
ＬＴと反転パルス信号ＬＴバーの接続が逆になってい
る。

【００５８】これにより、反転回路ＩＮＶ４１は、パル
ス信号ＬＴがハイレベルのときに活性化され、反転回路
ＩＮＶ４３は、パルス信号ＬＴがローレベルのときに活
性化される。これにより、パルス信号ＬＴがハイレベル
のときには、反転回路ＩＮＶ４１とＩＮＶ４２が動作し
て、読出し回路１３から出力された信号を反転して出力
する。一方、パルス信号ＬＴがローレベルのときには、
反転回路ＩＮＶ４２とＩＮＶ４３が動作して、反転回路
ＩＮＶ４２から出力されていた信号をラッチする。

【００５９】次に、本実施形態における半導体集積回路
の動作タイミングについて、図８及び図１１を参照しな
がら説明する。図８において、ワードライン駆動回路１
６がワードラインＷＬ２を活性化すると、メモリセル３
１、３２、・・・からビットラインＢＬ(１)、ＢＬ
（２）、・・・をそれぞれ介して、データの読出しが可
能になる。選択回路２１は、ビットラインＢＬ(１)〜Ｂ
Ｌ（Ｎ）の内から１つのビットラインのデータを選択
し、読出し回路１３に出力する。読出し回路１３によっ
て読み出されたデータは、ラッチ回路３５に出力され
る。

【００６０】一方、タイミングセル１４は、ビットライ
ンＢＬ３にタイミング信号を出力する。ワードライン駆
動終了信号発生回路１５は、タイミングセル１４からビ
ットラインＢＬ３を介して供給されたタイミング信号に
基づいて、ワードラインの駆動を終了させるためのワー
ドライン終了信号ＳＴをワードライン駆動回路１６に出
力する。ワードライン駆動回路１６は、ワードライン終
了信号ＳＴに応答して、ワードラインＷＬ２を非活性化
する。

【００６１】また、パルス発生回路３６は、ワードライ
ン終了信号ＳＴに応答して、ワードライン終了信号ＳＴ
の立ち上がり時に、短いパルス信号ＬＴを発生する。図
１１に示すように、時刻ｔ₃₁においてワードライン終了
信号ＳＴが立ち上がると、例えば２〜５ｎｓ幅の短いパ
ルス信号ＬＴが発生される。このパルス信号ＬＴは、ラ
ッチ回路３５に供給される。パルス信号ＬＴが供給され
たラッチ回路３５は、パルス信号ＬＴのパルス幅に従っ
て、読出し回路１３から出力されたデータを保持する。

【００６２】従って、読出し回路１３がデータ読出し動
作を開始してから、ラッチ回路３５が読み出されたデー
タをラッチするまでの時間を短縮できるので、その間に
データ書換えが行われる確率が極めて低い。また、デー
タの読出しが行われた後にデータをラッチするので、必
ず有効なデータを出力する。

【００６３】

【発明の効果】以上述べた様に、本発明に係る半導体集
積回路によれば、メモリセルからデータを読み出すため
に必要となる時間を短縮し、消費電力を低減した半導体
集積回路を提供することができる。または、データ読出
し動作を開始してから読み出されたデータをラッチする
までの時間を短縮し、その間にデータ書換えが行われる
確率を極めて低くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の構成を示すブロック図である。

【図２】図１の半導体集積回路に含まれているメモリセ
ルの構成を示す回路図である。

【図３】図１の半導体集積回路に含まれているタイミン
グセルの構成を示す回路図である。

【図４】図１の半導体集積回路に含まれているワードラ
イン駆動終了信号発生回路の構成を示す図である。

【図５】図１の半導体集積回路における動作タイミング
を示すタイミング図である。

【図６】本発明の第２の実施形態に係る半導体集積回路
の一部の構成を示すブロック図である。

【図７】図６の半導体集積回路における動作タイミング
を示すタイミング図である。

【図８】本発明の第３の実施形態に係る半導体集積回路
の構成を示すブロック図である。

【図９】図８におけるラッチ回路の構成を示す回路図で
ある。

【図１０】図９におけるスイッチ付反転回路の構成を示
す回路図である。

【図１１】本発明の第３の実施形態に係る半導体集積回
路の動作タイミングを示すタイミング図である。

【図１２】従来の半導体集積回路の構成を示すブロック
図である。

【図１３】従来の半導体集積回路に含まれているメモリ
セルの構成を示す回路図である。

【図１４】従来の半導体集積回路に含まれているラッチ
回路とその周辺回路との接続を示すブロック図である。

【図１５】従来の半導体集積回路における動作タイミン
グを示すタイミング図である。

【符号の説明】

１１、３１、３２、・・・ メモリセル １２ 書込み／読出し回路 １３ 読出し回路 １４ タイミングセル １５ ワードライン駆動終了信号発生回路 １６ ワードライン駆動回路 ２１ 選択回路 ２２ 反転回路 ２３ 読出し回路 ３５ ラッチ回路 ３６ パルス発生回路 ＷＬ１、ＷＬ２ ワードライン ＢＬ１ａ、ＢＬ１ｂ、ＢＬ２ メモリセルのビットライ
ン ＢＬ３ タイミングセルのビットライン Ｎ１、Ｎ２ ストアノード ＩＮＶ１、ＩＮＶ２ 反転回路 ＩＮＶ２１〜ＩＮＶ２３、ＩＮＶ４１〜ＩＮＶ４４ 反
転回路 ＱＰ１１〜ＱＰ３１ ＰチャネルＭＯＳトランジスタ ＱＮ１１〜ＱＮ３２ ＮチャネルＭＯＳトランジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ワードラインが駆動されたときに記憶デ
   ータを第１のビットラインに出力する第１のポートを有
   するメモリセルと、 前記ワードラインが駆動されたときにタイミング信号を
   第２のビットラインに出力する第２のポートを有するタ
   イミングセルと、 前記第１のビットラインを介して前記第１のポートに接
   続され、前記メモリセルに記憶されているデータの読出
   しを行う読出し回路と、 前記第２のビットラインを介して前記第２のポートに接
   続され、前記タイミングセルから供給されるタイミング
   信号に応答してワードライン駆動終了信号を発生するワ
   ードライン駆動終了信号発生回路と、 前記ワードラインを駆動すると共に、前記ワードライン
   駆動終了信号発生回路が発生するワードライン駆動終了
   信号に応答して前記ワードラインの駆動を終了するワー
   ドライン駆動回路と、を具備する半導体集積回路。
2. 【請求項２】 前記タイミングセルの第２のポートが、
   前記メモリセルの第１のポートと実質的に同一に構成さ
   れている、請求項１記載の半導体集積回路。
3. 【請求項３】 Ｍ行（Ｍは自然数）及びＮ列（Ｎは自然
   数）に配列されたＭ×Ｎ個のメモリセルと、 少なくともＭ個のタイミングセルと、 各行においてＮ列のメモリセル及び少なくとも１つのタ
   イミングセルに接続されたＭ個のワードラインと、 各列においてＭ行のメモリセルに接続されたＮ個の第１
   のビットラインと、 各行において少なくとも１つのタイミングセルに接続さ
   れた第２のビットラインと、を具備する請求項１又は２
   記載の半導体集積回路。
4. 【請求項４】 Ｍ行（Ｍは自然数）及びＮ列（Ｎは自然
   数）に配列されたＭ×Ｎ個のメモリセルと、 各行においてＮ列のメモリセルに接続されたＭ個のワー
   ドラインと、 各列においてＭ行のメモリセルに接続されたＮ個のビッ
   トラインと、 前記Ｎ個のビットラインの内の少なくとも１つを介して
   少なくとも１つのメモリセルに記憶されているデータの
   読出しを行う読出し回路であって、前記ビットライン上
   のレベルがゲートに印加され、読み出されたデータを反
   転してドレインから出力する第１のトランジスタと、前
   記第１のトランジスタのドレインをプリチャージすると
   共に、データ読出し時にはオフ状態となる第２のトラン
   ジスタとを含む前記読出し回路と、 前記Ｍ個のワードラインを駆動するワードライン駆動回
   路と、を具備する半導体集積回路。
5. 【請求項５】 Ｍ行（Ｍは自然数）及びＮ列（Ｎは自然
   数）に配列されたＭ×Ｎ個のメモリセルと、 少なくともＭ個のタイミングセルと、 各行においてＮ列のメモリセル及び少なくとも１つのタ
   イミングセルに接続されたＭ個のワードラインと、 各列においてＭ行のメモリセルに接続されたＮ個の第１
   のビットラインと、 各行において少なくとも１つのタイミングセルに接続さ
   れた第２のビットラインと、 前記Ｎ個の第１のビットラインの内の少なくとも１つを
   介して少なくとも１つのメモリセルに記憶されているデ
   ータの読出しを行う読出し回路と、 供給されるパルスに基づいて、前記読出し回路から出力
   されるデータをラッチするラッチ回路と、 前記第２のビットラインを介して前記タイミングセルに
   接続され、前記タイミングセルから供給されるタイミン
   グ信号に基づいて、前記ラッチ回路に供給すべきパルス
   を発生するラッチパルス発生手段と、 前記Ｍ個のワードラインを駆動するワードライン駆動回
   路と、を具備する半導体集積回路。
6. 【請求項６】 前記メモリセルがＳＲＡＭのメモリセル
   を含む、請求項１〜５のいずれか１項記載の半導体集積
   回路。