JP2009252256A - 半導体集積回路装置 - Google Patents

Abstract

【課題】周波数／電圧制御を行なうプロセッサに対して、メモリセルトランジスタの微細化時においても、しきい値電圧のばらつきの影響を抑制して、安定にデータを送受することのできる半導体集積回路装置を実現する。
【解決手段】ワード線電源回路（１４）は、周波数／電圧制御を行うプロセッサからの操作モードを示す制御信号（ＥＮ１−ＥＮ３）に従って、ドライバ電源線（２０）上のワード線選択電圧（ＷＶＤＤ）のレベルを調整する。このワード線選択電圧は、ワード線ドライバ（ＷＤ０−ＷＤＤｎ）を介してアドレス指定された選択ワード線に伝達される。
【選択図】図５

Description

この発明は、半導体集積回路装置に関し、特に、周波数／電圧制御を行なうプロセッサが使用する情報を格納する半導体メモリ集積回路に関する。より特定的には、この発明は、プロセッサと半導体メモリとが同一半導体チップ上に集積化されてシステム・オン・チップ（ＳｏＣ）を構成する半導体集積回路装置に関する。

消費電力の低減、処理動作の高速化および装置全体の小型化などを目的として、ＬＳＩ（大規模集積回路）の微細化が進められている。このような微細化の進展に伴って、製造パラメータのばらつきの影響がトランジスタ特性に及ぼす影響が大きくなってきている。このため、製造工程における不純物揺らぎなどのパラメータのばらつきの影響により、トランジスタ特性のグローバルなばらつきに加えて、局所的なばらつきをも考慮して、ＬＳＩを設計する必要が生じてきている。

特に、小型化が最も進んでいるシステムＬＳＩ（ＳｏＣ：システム・オン・チップ）においては、ロジック（プロセッサ）とＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が同一半導体チップ上に集積化され、同様のスケーリング則にしたがって、トランジスタ素子が微細化される。このため、ＳＲＡＭセルのトランジスタが、この微細化によるしきい値電圧のばらつきの影響を最も敏感に受け、いわゆる「スタティック・ノイズ・マージン（ＳＮＭ）」を十分に確保する上で、メモリセルの縮小化が困難となってきている。すなわち、しきい値電圧のばらつきに対しても安定に動作するしきい値電圧範囲を確保する必要があり、微細化に対する１つの限界が生じる。このようなメモリセルの微細化時においてしきい値電圧がばらついても、スタティック・ノイズ・マージンを確保して安定にデータの書込・読出を行うことを図る構成が、特許文献１（特開２００５−３８５５７号公報）、特許文献２（特開２００５−１２９１０９号公報）および特許文献３（特開２００７−６６４９３号公報）に示されている。

特許文献１においては、薄膜トランジスタでＳＲＡＭセルを構成し、ワード線の電圧振幅を、メモリセルの論理振幅と異なる振幅で駆動する。薄膜トランジスタのしきい値電圧のばらつきが大きい場合においても、ワード線電圧をメモリセル電源電圧と異なる電圧レベルに設定することにより、書込または読出マージンを大きくすることを図る。

特許文献２に示されるＳＲＡＭの構成においては、データ書込時、選択ワード線の電圧レベルを、メモリセルの電源電圧よりも高くする。低電源電圧下においても、書込マージンを拡大して、安定にデータを書込むことを図る。

特許文献３に示されるＳＲＡＭの構成においては、選択ワード線の電圧レベルを、メモリセルのトランジスタのしきい値電圧の変動に連動して調整し、低電源電圧下においても、安定にデータの書込／読出を行なうことを図る。

また、ＳｏＣにおける消費電力を低減するために、処理内容に応じて周波数および電圧を制御する周波数／電圧制御（ＦＶ制御）を行なう構成が、非特許文献１（十山等、「ＣＰＵ消費電力削減のための周波数−電圧協調型電力制御方式の設計ルールとフィードバック予測方式による適用」、電子情報通信学会論文誌、Ｄ−Ｉ、Ｖｏｌ．Ｊ８７−Ｄ−Ｉ、Ｎｏ．４，ｐｐ４５２−４６１、２００４年４月）に示されている。この非特許文献１に示される構成においては、プロセッサとして動画像デコーダが用いられ、動画像の動き量に応じて、デコーダの動作周波数および電源電圧を調整する。
特開２００５−３８５５７号公報 特開２００５−１２９１０９号公報 特開２００７−６６４９３号公報 十山等、「ＣＰＵ消費電力削減のための周波数−電圧協調型電力制御方式の設計ルールとフィードバック予測方式による適用」、電子情報通信学会論文誌、Ｄ−Ｉ、Ｖｏｌ．Ｊ８７−Ｄ−Ｉ、Ｎｏ．４，ｐｐ４５２−４６１ ２００４年４月

特許文献１に示される構成においては、データの読出および書込を行なう読出モードおよび書込モードにおいて、ワード線の電圧振幅を切換えることにより、読出マージン（スタティックノイズマージン）および書込マージンを改善することを図る。具体的に、ＳＲＡＭセルの書込マージンを改善する場合には、選択ワード線電圧を、内部のセル電源電圧よりも高くする。また、読出時のマージンを改善する場合には、選択ワード線の電圧を、セル電源電圧よりも低いレベルに設定する。

この特許文献１に示される構成においては、ワード線に対して設けられるワード線ドライバそれぞれに対しレベルシフト回路を設ける。各ワード線毎にレベルシフト回路によりワード線の電圧を調整して、選択ワード線の電圧振幅を変更している。したがって、選択ワード線の電圧の振幅は変更されて、メモリセルの書込／読出マージンは改善されるものの、メモリセル電源電圧が消費されるため、消費電力を低減することができない。また、各ワード線ドライバに対してレベルシフト回路が設けられており、ワード線ドライバ部のレイアウト面積が増大し、チップサイズ低減に対する障害となる。また、メモリの電源電圧は、動作モードに拘わらず一定である。

特許文献２に示される構成においては、書込動作時、選択ワード線の電圧を、メモリセル電源電圧よりも高く設定し、書込マージンを大きくする。しかしながら、この場合、読出マージン（スタティックノイズマージン）が劣化する。メモリのトランジスタの微細化が進み、そのしきい値電圧のばらつきが大きくなった場合、低電源電圧下において、安定にデータを保持することができなくなるという問題が生じる。この特許文献２においては、微細化されたトランジスタを利用する場合においてもデータ保持特性を安定に維持する構成については考慮していない。

特許文献３は、メモリセルと同じ構造のトランジスタを電圧降下素子として利用して、選択ワード線の電圧レベルを調整する。この構成の場合、メモリセルのトランジスタのしきい値電圧がばらついても、そのしきい値電圧のばらつきに応じて選択ワード線の電圧レベルも調整される。選択ワード線の電圧をメモリセル電源電圧よりも低くすることにより、読出マージン（スタティックノイズマージン）を確保することを図る。すなわち、選択ワード線の電圧レベルをメモリセルトランジスタと同一特性のトランジスタを用いてプルダウンし、選択ワード線の電圧振幅をセル電源電圧よりも小さくする。したがって、メモリセルにおいて、メモリセルの電源電圧が、消費されることになり、消費電力を、十分に低減することができなくなるという問題が生じる。また、メモリ電源電圧は、動作モードに拘わらず一定の電圧レベルに維持される。

非特許文献１においては、ＭＰＥＧ（Motion Picture Experts Group）デコーダに対して、動画像の処理時間をモニタし、そのモニタ結果に従ってＦＶ制御を行う。すなわち、処理時間に余裕がある場合に、周波数および電源電圧を低下させ、処理時間に対する余裕が小さくなると周波数および電源電圧を高くしている。しかしながら、この非特許文献１の構成の場合、作業用のメモリとしてＳＲＡＭが用いられた場合、システム電源電圧レベルを処理内容に応じて調整した場合、このＳＲＡＭへ与えられるメモリ電源電圧のレベル変化が、ＳＲＡＭセルのデータ保持特性に対する影響については何ら考慮していない。

それゆえ、この発明の目的は、低消費電力でかつ安定にデータの書込／読出を行なうことのできる、ＳｏＣ（システム・オン・チップ）に搭載するのに適した半導体メモリおよびこの半導体メモリを内蔵する半導体集積回路装置を提供することである。

この発明に係る半導体集積回路装置は、１つの観点において、周波数／電圧制御を行なうプロセッサから与えられる制御信号に従って、スタティック型メモリセルの選択ワード線の電圧レベルを調整する。

この発明に係る半導体集積回路装置は、別の観点において、動作モードに応じて電源電圧のレベルが変更され、この電源電圧のレベルに応じて選択ワード線に伝達される電圧のレベルを調整する。

この発明に係る半導体集積回路装置は、１つの実施の形態において、クロック信号により動作サイクルが規定され、処理状況に応じてクロック信号の周波数および電源電圧のレベルが調整されるプロセッサと、少なくともこのプロセッサが使用する情報を格納する半導体メモリとを備える。この半導体メモリは、行列状に配列される複数のスタティック型メモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、アドレス信号に従ってアドレス指定された行に対応して配置されるワード線を選択状態へ駆動する行選択駆動回路とを含む。この行選択駆動回路は、プロセッサのクロック信号の周波数および電源電圧のレベルに応じて、選択行に伝達される選択電圧のレベルを調整するワード線電圧調整回路を含む。

プロセッサにおいてＦＶ制御を行ない、このＦＶ制御に従って、半導体メモリ（一実施の形態においてＳＲＡＭ）の消費電力が低減される。この場合、メモリセルのしきい値電圧のばらつきにより、メモリ電源電圧レベルにより読出マージン（スタティックノイズマージン）が劣化する場合、ワード線の電圧レベルを調整する。これにより、メモリセルのしきい値電圧のばらつきによるスタティックノイズマージンの劣化を抑制することができ、安定にデータ保持、書込および読出を行なうことができる。

［実施の形態１］
図１は、この発明に従うシステムＬＳＩの全体の構成を概略的に示す図である。図１において、この発明に従う半導体集積回路装置（半導体メモリ）を含むシステムＬＳＩは、プロセッサ１と、このプロセッサ１の使用する情報（データおよび命令）を格納する半導体メモリ２とを含む。プロセッサ１は、電源ノード３からのロジック電源電圧ＶＤＤＬを動作電源電圧として受けて、各種処理を実行する。このプロセッサ１は、また、ＦＶ制御（周波数／電圧制御）機能を有し、処理内容／処理状況に応じて、動作周波数および動作電源電圧ＶＤＤＬのレベルを制御する。プロセッサ１および半導体メモリ２は、好ましくは、同一半導体チップ上に集積化されて、ＳｏＣを構成するが、また、これらは、別々の半導体チップ上に形成されてもよい。

半導体メモリ（半導体集積回路装置）２は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）であり、電源ノード４からのメモリ電源電圧ＶＤＤＭを動作電源電圧として受ける。これらの電源ノード３および４にそれぞれ与えられる電源電圧ＶＤＤＬおよびＶＤＤＭは、共通の電源ノードから与えられる電圧であってもよく、また、別々の電源ノードを介して与えられる電圧であってもよい。また、これらのロジック電源電圧ＶＤＤＬおよびメモリ電源電圧ＶＤＤＭは、同じ電圧レベルの電圧であってもよく、また、それらの電圧レベルが異ならされてもよい。

プロセッサ１は、処理実行時、制御信号群ＣＴＬ、アドレス信号ＡＤＤを半導体メモリ２へ与え、半導体メモリ２のアドレス指定されたメモリセルとの間で情報（データまたは命令：以下、単にデータと称す）ＤＡＴＡをアクセスする。

プロセッサ１は、また、ＦＶ制御の実行状況により、半導体メモリ２のワード線電圧制御信号ＷＶＣＯＮの論理レベルを調整する。このワード線電圧制御信号ＷＶＣＯＮに従って、半導体メモリ２においては、後に説明するように、選択ワード線に伝達される電圧レベルが調整される。このシステムＬＳＩにおいて、ＦＶ制御を行うことにより、消費電流を低減する。また、このＦＶ制御実行時のメモリ電源電圧レベルに応じて半導体メモリ２において選択ワード線電圧レベルを調整することにより、半導体メモリ２においてデータ保持特性を劣化させることなくデータをアクセスする。

図２は、図１に示す半導体メモリ２の要部の構成を概略的に示す図である。図２において、半導体メモリ２は、メモリセルＭＣが行列状に配列されるメモリアレイ１０と、メモリアレイ１０のメモリセル行を選択するためのワード線デコーダ１１およびワード線ドライブ回路１２とを含む。

メモリアレイ１０においては、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、また、メモリセルＭＣの各列に対応してビット線ＢＬおよび／ＢＬが配置される。図２においては、１つのメモリセルＭＣを代表的に示す。メモリセルＭＣは、後にその構成を詳細に説明するように、ＳＲＡＭセルである。

ワード線デコーダ１１は、プロセッサ１からのアドレス信号ＡＤＤに含まれるワード線アドレスＡＤＸをデコードし、メモリアレイ１０のアドレス指定された行を指定する行選択信号を生成する。ワード線ドライブ回路１２は、ワード線それぞれに対応して設けられるワード線ドライバを含み、ワード線デコーダ１１からのワード線選択信号に従って、アドレス指定された行に対応するワード線ＷＬを選択状態へ駆動する。

このワード線ドライブ回路１２に対し、選択ワード線に伝達される電圧レベルを調整するためのワード線電源制御回路１３およびワード線電源回路１４が設けられる。ワード線電源制御回路１３は、プロセッサ１からのチップモード指示信号ＣＳを含むワード線電圧制御信号ＷＶＣＯＮに従って、ワード線電源回路１４が供給するワード線電圧ＷＶＣＣの電圧レベルを調整する。プロセッサ１は、ＦＶ制御実行時において、処理量が多い場合には、周波数Ｆおよび電圧Ｖを高くして、高速処理を実行する。この場合、ワード線電源制御回路１３は、ワード線電圧制御信号ＷＶＣＯＮに従って、ワード線回路１４が生成するワード線選択電圧ＷＶＣＣの電圧レベルを低下させる制御信号を生成する。

半導体メモリ２は、さらに、プロセッサ１からのアドレス信号ＡＤＤに含まれるビット線アドレスＡＤＹをデコードするビット線デコーダ１５と、ビット線デコーダ１５からの列選択信号に従ってメモリアレイ１０のメモリセル列を選択する列選択回路１６と、列選択回路１６により選択されたメモリセル列に対し、データの書込／読出を行なう書込／読出回路１７を含む。

ビット線デコーダ１５は、ビット線アドレスＡＤＹをデコードし、そのデコード結果にしたがって、選択列に対応するビット線を指定する列選択信号を生成する。

列選択回路１６は、ビット線ＢＬおよび／ＢＬの対それぞれに対応して設けられるビット線選択ゲートを含み、ビット線デコーダ１５からの列選択信号に従って、選択列に対応するビット線ＢＬおよび／ＢＬを、対応のビット線選択ゲートを介して書込／読出回路１７に結合する。

書込／読出回路１７は、データ書込時、外部からの書込データＤＱに従って、内部書込データを生成し、列選択回路１６を介して選択列のビット線ＢＬおよび／ＢＬの電圧レベルを、書込データに応じた電圧レベルに駆動する。書込／読出回路１７は、また、データ読出時、選択列のビット線ＢＬおよび／ＢＬの電位を差動増幅してメモリセルの記憶データを検知して内部読出データを生成し、この内部読出データに従って外部読出データＤＱを生成して出力する。

この半導体メモリ２の内部動作を制御するために、主制御回路１８が設けられる。主制御回路１８は、プロセッサ１からの制御信号群ＣＴＬに従って内部動作に必要な制御信号を生成する。この制御信号群ＣＴＬは、一例として、チップイネーブル信号ＣＥおよび書込イネーブル信号ＷＥを含む。このチップイネーブル信号ＣＥは、この半導体メモリが選択されてデータアクセスが行われることが示される。ワード線電圧制御信号に含まれるチップモード指示信号ＣＳは、半導体メモリ２の動作モードが、低速の通常動作モードであるか、この通常モードよりも高速の動作モードであるかを示す。

図３は、図２に示すメモリアレイ１０に含まれるメモリセルＭＣの構成の一例を示す図である。図３において、メモリセルＭＣは、２個のＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、４個のＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４とを含む。ＭＯＳトランジスタＰＱ１およびＮＱ１が、１つのＣＭＯＳ（相補ＭＯＳ）インバータを構成し、ＭＯＳトランジスタＰＱ２およびＮＱ２が、別のＣＭＯＳインバータを構成する。これらのＭＯＳトランジスタＰＱ１、ＰＱ２，ＮＱ１およびＮＱ２により、インバータラッチが構成され、記憶ノードＳＮおよび／ＳＮに、相補データが保持される。負荷用のＭＯＳトランジスタＰＱ１およびＰＱ２のソースノード（セル電源ノード）に、メモリ電源電圧ＶＤＤＭが供給される。

ＭＯＳトランジスタＮＱ３およびＮＱ４は、それぞれ、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時、記憶ノードＳＮおよび／ＳＮを、それぞれ、ビット線ＢＬおよび／ＢＬに結合する。

図３に示すメモリセルＭＣは、６個のトランジスタで構成されるＳＲＡＭセルである。このＳＲＡＭセルにおいては、データ保持特性（データ読出の安定性）を表わすスタティックノイズマージンＳＮＭと呼ばれる指標が規定される。このスタティックノイズマージンＳＮＭはＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１、およびＮＱ２により構成される２つのインバータの入出力伝達特性曲線により囲まれる領域の広さ（内接円の直径または内接正方形１辺または対角線の長さ）で表される。スタティックノイズマージンＳＮＭが大きい場合には、メモリセルＭＣは、安定にデータを保持し、スタティックノイズマージンＳＮＭが小さくなると、保持データが、容易に反転し破壊される。したがって、安定にデータを保持するためには、スタティックノイズマージンを確保する必要がある。

また、通常、メモリセルＭＣにおいては、ＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔｈｎとＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈｐにより、メモリセルＭＣの動作可能範囲が決定される。

図４は、ＳＲＡＭセルのトランジスタのしきい値電圧と動作可能範囲の関係を示す図である。図４において、横軸に、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを示し、縦軸に、メモリセルのＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈｐを示す。以下、説明を簡単にするために、誤解が生じる可能性のある場合を除いて、しきい値電圧の絶対値Ｖｔｈｐを、単に、しきい値電圧Ｖｔｈｐと称す。

メモリセルの動作特性において、目標とする動作速度から、しきい値電圧ＶｔｈｎおよびＶｔｈｐの上限値ＶＴｈｎｈおよびＶｔｈｐｈが決定される。したがって、点Ａは、目標とする動作速度限界点を示す。この点Ａよりも高いしきい値電圧の領域では、メモリセルトランジスタのオン電流が小さくなり、高速でデータの書込を行うことができない。

また、メモリセルのリーク電流の上限値を決定するために、しきい値電圧ＶｔｈｎおよびＶｔｈｐの下限値ＶｔｈｎｌおよびＶｔｈｐｌが決定される。したがって点Ｂは、リーク電流限界点を示す。点Ｂよりも低いしきい値電圧の領域では、メモリセルトランジスタのリーク電流が大きくなり、スタンバイ状態時における消費電流の要件が満たされない。

また、データ読出時にスタティックノイズマージンＳＮＭを確保するために、スタティックノイズマージン限界線Ｌ１が決定される。このスタティックノイズマージン限界線Ｌ１よりも上部の領域では、スタティックノイズマージンＳＮＭが保持されず、データの反転が生じ、非破壊読出を行なうことができない。

また、メモリセルＭＣの記憶データを反転させるための書込限界線Ｌ２が決定される。この書込限界線Ｌ２よりも下部の領域では、メモリセルＭＣの保持データの反転が生じず、データを書込むことができない。これらの限界線Ｌ１およびＬ２に間にありかつ限界点ＡおよびＢの範囲内の領域が、動作可能範囲である（図４において１点斜線で示す）。

この領域において、通常、用いられる電源電圧のレベル全域において安定に動作させるために、製造管理領域ＩＩが設定される（メモリセルトランジスタのしきい値電圧の範囲が、しきい値電圧のバラツキを考慮して設計される）。

メモリセルＭＣにおいて、電源電圧ＶＤＤＭが高くなると、メモリセルのインバータの伝達特性曲線が急峻となり、スタティックノイズマージンが低下し、スタティックノイズマージン限界線Ｌ１が、図４の下方向に移動する。プロセッサ１（図１参照）は、ＦＶ制御を行なっており、処理情報量が多く、高速で処理する必要がある場合、周波数Ｆおよび電源電圧Ｖを高くする。したがって、製造管理領域ＩＩを、通常動作モード時の電源電圧レベルに応じて設定した場合、図４において、ＦＶ制御モードで野高速動作時に、電源電圧が高くされると、直線Ｌ３で示すように、スタティックノイズマージン限界線が、製造管理領域ＩＩを横切ることになり、データ保持を安定に行なうことができなくなる。この場合、最初から、高速動作時の電源電圧においても、安定に動作するように製造管理領域ＩＩを設定することが考えられる。しかしながら、この場合、製造管理領域ＩＩの面積が小さくなり、しきい値電圧ばらつきに対応することができず、製造工程管理が複雑となり、また、製造マージンが低下する。

そこで、本発明の実施の形態１においては、このプロセッサ１が高速動作し、その電源電圧ＶＤＤＬおよびＶＤＤＭの電圧レベルが高くされる場合においても、安定に動作させるために、選択ワード線に伝達される電圧レベルを低下させる。

高速動作モードにメモリ電源電圧ＶＤＤＭが高くされる場合、メモリ電源電圧ＶＤＤＭに対してワード線ＷＬの選択電圧レベルを低くする。この場合、図３に示すメモリセルＭＣのアクセス用のＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４のコンダクタンスが低下し、ドライバ用のＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のコンダクタンスよりも小さくなる。したがって、ＳＲＡＭセルにおいて通常規定されるβ比を等価的に大きくすることができ、スタティックノイズマージンＳＮＭを改善することができる。これにより、高速動作時において、メモリ電源電圧ＶＤＤＭが、通常処理時の電源電圧レベルよりも高くされる場合においても、スタティックノイズマージンＳＮＭを改善して、データ保持を安定に行なう。

図５は、図２に示すワード線電源回路およびワード線ドライブ回路１２の構成の一例を示す図である。図５においては、メモリセルＭＣの構成も併せて示す。

図５において、ワード線ドライブ回路１２は、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられるワード線ドライバＷＤ０−ＷＤｎを含む。これらのワード線ドライバＷＤ０−ＷＤｎの各々は、同一のＣＭＯＳインバータ構成を有し、ＰチャネルＭＯＳトランジスタＰＴおよびＮチャネルＭＯＳトランジスタＮＴを含む。ワード線ドライバＷＤ０−ＷＤｎ各々において、ＰチャネルＭＯＳトランジスタＰＴおよびＮチャネルＭＯＳトランジスタＮＴは、図２に示すワード線デコーダ１１からのデコード信号に従って相補的に導通する。ＰチャネルＭＯＳトランジスタＰＴは、導通時、対応のワード線ＷＬｉ（ｉ＝０−ｎ）へ、ドライバ電源線２０上のワード線選択電圧ＷＶＤＤを伝達し、ＮチャネルＭＯＳトランジスタＮＴは、導通時、対応のワード線ＷＬｉへ、接地電圧を伝達する。

ワード線電源回路１４は、電源ノードとドライバ電源線２４の間に接続されるＰチャネルＭＯＳトランジスタＰＱ１０と、ドライバ電源線２０と接地ノードの間に並列に接続されるＰチャネルＭＯＳトランジスタＰＱ１１およびＰＱ１２を含む。これらのＭＯＳトランジスタＰＱ１０−ＰＱ１２は、それぞれ、制御信号ＥＮ１、ＥＮ２およびＥＮ３の活性化時（Ｌレベルのとき）導通する。

ＭＯＳトランジスタＰＱ１１およびＰＱ１２は、メモリセルＭＣに含まれる負荷用のＭＯＳトランジスタＰＱ１およびＰＱ２と同じしきい値電圧（Ｖｔｈ）特性を有し、メモリセルＭＣにおける負荷トランジスタＰＱ１およびＰＱ２のしきい値電圧のばらつきは、このワード線電源回路１４におけるＭＯＳトランジスタＰＱ１１およびＰＱ１２のしきい値電圧に反映させる。応じて、ワード線選択電圧ＷＶＤＤの電圧レベルを、メモリセルＭＣの負荷トランジスタＰＱ１およびＰＱ２のしきい値電圧のばらつきに応じて調整する。例えば、ＭＯＳトランジスタＰＱ１１およびＰＱ１２は、メモリセルＭＣの負荷用のＭＯＳトランジスタＰＱ１およびＰＱ２と、同じ製造工程で形成する。

すなわち、メモリセルのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のしきい値電圧Ｖｔｈｐが高くなった場合には、ＭＯＳトランジスタＰＱ１１およびＰＱ１２のしきい値電圧も高くなる。応じて、ワード線選択電圧ＷＶＤＤの電圧レベルが高くなる（電圧降下量が小さくなる）。一方、メモリセルのＭＯＳトランジスタＰＱ１およびＰＱ２のしきい値電圧が低くなった場合には、ＭＯＳトランジスタＰＱ１１およびＰＱ１２のしきい値電圧も低くなり、ワード線選択電圧ＷＶＤＤの電圧レベルが低下する（降下量が大きくなる）。これにより、ワード線電圧を必要以上に変化させる必要がなく、ワード線電圧降下量が大きくなりすぎて書込マージンが低下する野を防止することができ、書込マージンの劣化を抑制してスタティックノイズマージンを確保することができる。

ワード線電源回路１４は、ワード線ドライバＷＤ０−ＷＤｎへ、ワード線選択電圧ＷＶＤＤを供給するため、ＭＯＳトランジスタＰＱ１０の電流供給能力は、メモリセルＭＣのＭＯＳトランジスタＰＱ１およびＰＱ２よりも十分に大きくされる。同様、ワード線ドライバＷＤ０−ＷＤｎのＭＯＳトランジスタＰＴおよびＮＴの電流駆動力は、高速でワード線を充放電するために十分に大きくされる。

図６は、図５に示すワード線電源回路１４およびワード線ドライブ回路１２の動作を示すタイミング図である。以下、図６を参照して、図５に示す構成の動作について説明する。

通常モード、すなわちメモリ電源電圧ＶＤＤが電圧Ｖ１の電圧レベルに設定され、図４に示すＳＮＭ限界線Ｌ１より下の製造管理領域ＩＩ全域で動作している場合、制御信号ＥＮ１およびＥＮ２はＬレベル、制御信号ＥＮ３はＨレベルに設定される。半導体メモリへのアクセス時、ワード線電圧イネーブル信号ＶＤＤＥＮは、Ｈレベルであり、ワード線電源回路１４はイネーブル状態にある（ＭＯＳトランジスタＮＱ１０はオン状態）。

この状態においては、制御信号ＥＮ１およびＥＮ２により、ＭＯＳトランジスタＰＱ１０およびＰＱ１１がオン状態、ＭＯＳトランジスタＰＱ１２は、オフ状態である。したがって、ドライバ電源線２０上のワード線選択電圧ＷＶＤＤの電圧レベルは、ＭＯＳトランジスタＰＱ１０およびＰＱ１１のオン抵抗により決定される電圧レベルに設定される。電流供給用のＭＯＳトランジスタＰＱ１０の電流駆動力（コンダクタンス）は、ＭＯＳトランジスタＰＱ１１の電流駆動力よりも十分大きく設定され、ワード線選択電圧ＷＶＤＤの電圧レベルは、メモリ電源電圧ＶＤＤＭの電圧Ｖ１とほぼ同じ電圧レベルである。

一方、処理情報量が多く、高速でデータ処理を行なう場合、特殊モードとして高性能モードが設定される。この高性能モードにおいては、制御信号ＥＮ１、ＥＮ２およびＥＮ３がすべてＬレベルに設定され、ワード線電源回路１４において、ＭＯＳトランジスタＰＱ１０−ＰＱ１２がすべてオン状態に設定される。

この状態においては、ドライバ電源線２０にはＭＯＳトランジスタＰＱ１１およびＰＱ１２が並列に接続され、ＭＯＳトランジスタＮＱ１０を介してドライバ電源線２０が放電され、ドライバ電源線２０上のワード線選択電圧ＷＶＤＤの電圧レベルが、通常モード時よりも低下する。この場合、ＭＯＳトランジスタＰＱ１０のオン抵抗とＭＯＳトランジスタＰＱ１１およびＰＱ１２の並列オン抵抗とで抵抗分圧回路が構成される。従って、ＭＯＳトランジスタＰＱ１１が１つドライバ電源線２０に接続される場合よりも、ドライバ電源線２０のワード線選択電圧ＷＶＤＤの電圧降下量ΔＶが大きくなる。図６においては、電圧低下量ΔＶとして、２種類の電圧降下量ΔＶ１およびΔＶ２を代表的に示す。メモリ電源電圧ＶＤＤＭの電圧レベルに応じてΔＶ１またはΔＶ２が用いられる。

高性能モード時のワード線選択電圧のメモリ電源電圧ＶＤＤＭに対する降下量ΔＶ１またはΔＶ２は、メモリセルの動作特性に応じて適切な値に設定される。たとえば、メモリ電源電圧ＶＤＤＭの通常モード時の電圧Ｖ１が、約１．２Ｖのとき、ワード線選択電圧ＷＶＤＤは、約１．１Ｖに設定される。一方、高性能モードにおいては、メモリ電源電圧ＶＤＤＭの電圧レベルＶ２が、約１．５Ｖに設定される場合、ワード線選択電圧ＷＶＤＤは、約１．３Ｖの電圧レベルに設定される。

高性能モード時においては、選択ワード線ＷＬの電圧レベルは、メモリ電源電圧ＶＤＤＭよりもさらに低くなる。メモリセルＭＣにおいて、アクセストランジスタＮＱ３およびいＮＱ４のコンダクタンスが、通常モード時に比べて、負荷ＭＯＳトランジスタＰＱ１、ＰＱ２およびドライバＭＯＳトランジスタＮＱ１、ＮＱ２のコンダクタンスに比べて小さくなる。応じて、β比が、等価的に小さくなり、データの反転が生じにくくなり、スタティックノイズマージンＳＮＭが改善される。

このようにして、メモリ電源電圧ＶＤＤＭが高くされ、図４に示すＳＮＭ限界線Ｌ３の状態が生じても、その限界線を、等価的に、ＳＮＭ限界線Ｌ１の方向にシフトさせることが可能となる。これにより、製造管理領域ＩＩ内のメモリセルに対して安定にデータの読出および書込を行なうことができる。

スタンバイモード（スリープモード）などの低消費電力モードにおいては、制御信号ＥＮ１がＨレベルに設定される。このとき、ワード線電圧イネーブル信号ＷＶＤＤＥＮが、また、Ｌレベルに設定される。応じて、ワード線電源回路１４は、出力ハイインピーダンス状態となる。ワード線ドライバＷＤ０−ＷＤｎにおいては、ＭＯＳトランジスタＰＴがオフ状態に設定される。従って、ドライバ電源線２０が、ハイインピーダンス状態となり、その電圧レベルは、リーク電流により放電され、ほぼ接地電圧レベルに近い電圧レベルにまで低下する。

上述のように、ワード線電源回路１４を用いて、プロセッサのＦＶ制御時の電源電圧ＶＤＤＬおよびＶＤＤＭの電圧レベルに応じて、ワード線選択電圧のレベルを調整している。従って、ＦＶ制御により低消費電力で動作する処理システムを構築することができる。また、半導体メモリ（ＳＲＡＭ）は、高性能モード時においても、ワード線電圧レベルをメモリ電源電圧よりも低下させている。応じて、しきい値電圧のばらつきの影響を抑制して、スタティックノイズマージンＳＮＭが改善され、安定に、データを保持することができる。これにより、微細化されたメモリセルを用いてＦＶ制御時においても安定に動作するＳＲＡＭを実現することができる。

このワード線電源回路１４の出力するワード線選択電圧ＷＶＤＤの電圧レベルを調整することにより、各ワード線ドライバごとに電圧調整用の素子を設ける必要がなく、メモリレイアウト面積の増大が抑制される。

図７は、図２に示すワード線電源制御回路１３の構成の一例を示す図である。図７において、ワード線電源制御回路１３へは、プロセッサからワード線電圧制御信号ＷＶＣＯＮとして、外部チップイネーブル信号ＣＥＥＸ♯、外部レジュームスタンバイ指示信号ＲＳＥＸおよび外部チップモード指示信号ＣＳＥＸが、外部から与えられる。

ワード線電源制御回路１３は、外部チップイネーブル信号ＣＥＥＸ♯を受けるインバータＩＶ１と、外部レジュームスタンバイ指示信号ＲＳＥＸを受けるバッファ回路ＢＦ１と、このインバータＩＶ１の出力信号に従って選択的にイネーブルされるＮＡＮＤゲートＮＧ１−ＮＧ３を含む。

バッファ回路ＢＦ１は、２段の縦続接続されるインバータで構成される。レジュームスタンバイ指示信号ＲＳＥＸは、活性化時Ｈレベルに設定され、この半導体メモリ（ＳＲＡＭ）の処理を中断させる。たとえば携帯電話において動画アプリケーション実行時、、そのアプリケーションを中断させて通話を行なう際などに、この外部レジュームスタンバイ指示信号ＲＳＥＸが、活性化される。また、これに代えて、動画アプリケーションの完了後に携帯電話を折りたたむ（または、ラップトップコンピュータにおいて蓋を閉める）などの操作を行うと、ボタンが押圧されて、レジュームスタンバイ指示信号ＲＳＥＸが活性化される。

外部チップイネーブル信号ＣＥＥＸ♯は、この半導体メモリへのアクセス時に活性化されて、Ｌレベルに設定される。

ＮＡＮＤゲートＮＧ１は、インバータＩＶ１の出力信号とバッファＢＦ１の出力信号とを受けて、制御信号ＥＮ１を生成する。ＮＡＮＤゲートＮＧ２は、メモリ電源電圧ＶＤＤＭとインバータＩＶ１の出力信号とを受けて、制御信号ＥＮ２を生成する。ＮＡＮＤゲートＮＧ３は、外部チップモード指示信号ＣＳＥＸとインバータＩＶ１の出力信号とを受けて、制御信号ＥＮ３を生成する。

このワード線電源制御回路１３は、さらに、主制御回路１８に含まれる内部クロック発生回路２２からの内部クロック信号ＣＬＫＩＮとインバータＩＶ１の出力信号とを受けて、所定の時間幅のワード線電圧イネーブル信号ＶＤＤＥＮを生成するパルス発生回路２１を含む。

主制御回路１８に含まれる内部クロック発生回路２２は、外部からのクロック信号ＣＬＫＥＸに従って所定のパルス幅を有する内部クロック信号ＣＬＫＩＮを生成する。この内部クロック信号ＣＬＫＩＮに従って半導体メモリの内部動作サイクルおよび内部動作タイミングが規定される。

図８は、図７に示すワード線電源制御回路１３の動作を示すタイミング図である。以下、図８を参照して、図７に示すワード線電源制御回路１３の動作について説明する。

外部クロック信号ＣＬＫＥＸにより、プロセッサおよび半導体メモリの動作サイクルが規定される。内部クロック発生回路２２は、外部からの外部クロック信号ＣＬＫＥＸに従って、所定のパルス幅を有する内部クロック信号ＣＬＫＩＮを生成する。内部クロック発生回路２２からの内部クロック信号ＣＬＫＩＮは、外部クロック信号に同期したクロック信号であるものの、そのパルス幅は一定である。これにより、外部クロック信号ＣＬＫＥＸのジッタなどの影響を抑制して、安定な内部動作サイクル規定信号を生成し、内部動作サイクルおよび内部動作タイミングを安定化させる。

半導体メモリ（ＳＲＡＭ）のアクセス時において、外部チップイネーブル信号ＣＥＥＸ♯は、活性状態のＬレベルであり、ＮＡＮＤゲートＮＧ１−ＮＧ３およびパルス発生回路２１がイネーブルされる。半導体メモリへのアクセス時においては、レジュームスタンバイ指示信号ＲＳＥＸは、非活性状態のＨレベルである。外部からのレジュームスタンバイ指示信号ＲＳＥＸがＨレベルであるため、外部チップイネーブル信号ＣＥＥＸ♯がＬレベルに設定されると、ＮＡＮＤゲートＮＧ１からの制御信号ＥＮ１は、Ｌレベルに設定される。応じて、ワード線電源回路１４がイネーブルされ、ドライバ電源線２０に電流を供給する。

ＮＡＮＤゲートＮＧ２は、通常モードおよび高性能モードいずれにおいても、メモリ電源電圧ＶＤＤＭに従って、制御信号ＥＮ２をＬレベルに維持する。

半導体メモリの動作モードが、高性能モードのときには、外部からのチップモード指示信号ＣＳＥＸがＨレベルであり、通常モードのときには、外部からのチップモード指示信号ＣＳＥＸはＬレベルである。したがって、半導体メモリへのアクセス時、制御信号ＥＮ３は、通常モードのときには、Ｈレベル、高性能モードのときには、Ｌレベルとなる。

パルス発生回路２１は、内部クロック信号ＣＬＫＩＮの立上がりに同期して立上がり、その立下がりよりも少し遅れて立下がるワンショットのパルス信号を、ワード線電圧イネーブル信号ＶＤＤＥＮとして生成する。クロック信号ＣＬＫＩＮが生成されると、チップイネーブル信号ＣＥＥＸ♯の活性化時、外部からのアドレス信号ＡＤＤと内部クロック信号ＣＬＫＩＮとに従って図示しないワード線活性化信号が主制御回路１８において活性化され、アドレス指定されたワード線ＷＬが選択状態へ駆動される。ワード線ＷＬの選択前に、ワード線電圧イネーブル信号ＶＤＤＥＮが活性化されており、ワード線電源回路（１４）は、前述のように、高性能モードおよび通常モードに応じて、ワード線選択電圧ＷＶＤＤの降下量ΔＶを調整して、動作モードに応じた電圧レベルのワード線選択電圧ＷＶＤＤをメモリ電源電圧ＶＤＤＭから生成する。

図示しないワード線活性化信号が非活性化されると、ワード線ＷＬが非選択状態へ駆動される。このワード線ＷＬの非活性化後、パルス発生回路２１からのワード線電圧イネーブル信号ＶＤＤＥＮが、非活性状態に駆動される。応じて、ワード線電源回路（１４）の放電経路が遮断され、ドライバ電源線（２０）上のワード線選択電圧ＷＶＤＤが、図５に示すＭＯＳトランジスタＰＱ１０により、メモリ電源電圧ＶＤＤＭレベルに復帰する。

以降、外部クロック信号ＣＬＫＥＸの立ち上がりに同期して、内部クロック信号ＣＬＫＩＮが生成され、内部クロック信号ＣＬＫＩＮが規定するサイクル内で以下の動作が実行される。ワード線電圧イネーブル信号ＶＤＤＥＮが活性化される。ワード線電圧イネーブル信号ＶＤＤＥＮの活性化に従って、ワード線選択電圧ＷＶＤＤの電圧レベルが、動作モードに応じた電圧レベルに設定される。このワード線選択電圧ＷＶＤＤが安定化すると、所定のタイミングでワード線活性化信号（図示せず）が選択状態へ駆動され、ワード線ＷＬが選択状態へ駆動される。所定期間経過後、このワード線ＷＬが非選択状態へ駆動されると、次いで、パルス発生回路２１からのワード線電圧イネーブル信号ＶＤＤＥＮが非活性化され、ワード線選択電圧ＷＶＤＤが、元のメモリ電源電圧ＶＤＤＭレベルに復帰する。この動作が、各クロックサイクルごとに繰返される（外部チップイネーブル信号ＣＥＥＸ♯の活性状態の間）。

外部チップイネーブル信号ＣＥＥＸ♯が非活性化されてＨレベルとなると、インバータＩＶ１の出力信号はＬレベルとなり、制御信号ＥＮ１−ＥＮ３がすべてＨレベルとなる。また、パルス発生回路２１からのワード線電圧イネーブル信号ＶＤＤＥＮは、非活性状態のＬレベルに維持される。これにより、ワード線電源回路（１４）は、出力ハイインピーダンス状態に維持される。

チップイネーブル信号ＣＥＥＸ♯が、Ｈレベルの時に、レジュームスタンバイ指示信号ＲＳＥＸが活性化されて低消費電力モードが指定された場合には、制御信号ＥＮ１が、Ｈレベルに駆動される。このとき、内部クロック発生回路２２の内部クロック信号ＣＬＫＩＮのはくロック発生動作が停止され、パルス発生回路２１からのワード線電圧イネーブル信号ＶＤＤＥＮも、非活性化状態（Ｌレベル）に維持される。したがって、制御信号ＥＮ２およびＥＮ３の状態にかかわらず、ワード線電源回路（１４）は出力ハイインピーダンス状態に維持される。この状態においては、いわゆるスリープモードが指定された状態と同様となり、半導体メモリの内部動作が停止され、半導体メモリの消費電力が低減される。

なお、図７に示す構成においては、内部クロック発生回路２２に、レジュームスタンバイ指示信号ＲＳＥＸが与えられている。しかしながら、この内部クロック発生回路２２に対してれジュームスタンバイ指示信号を供給する代わりに、以下の構成が利用されてもよい。すなわち、プロセッサは、レジュームスタンバイ指示信号ＲＳＥＸの活性化時、外部クロック信号ＣＬＫＥＸの半導体メモリへの供給を停止し、応じて、内部クロック発生回路２２からの内部クロック信号ＣＬＫＩＮの発生が停止する。

また、パルス発生回路２１の構成としては、インバータＩＶ１の出力信号がＨレベルのときに、内部クロック信号ＣＬＫＩＮに従って、ワード選択期間の間Ｈレベルに維持されるワンショットのパルス信号を生成する構成であればよい。

図９は、図１に示すプロセッサの半導体メモリに対する電圧制御を行なうシーケンスを示すフロー図である。以下、図９を参照して、プロセッサからの半導体メモリに対するワード線電圧制御シーケンスについて説明する。

なお、このプロセッサ１は、その内部構成は示さないが、命令／データメモリ（キャッシュメモリ）と、この命令／データメモリへアクセスして必要な情報の授受を行なって所定の処理を実行するコントローラ（ＣＰＵコア）とを含む。コントローラが、外部からの指示に従って各種の指定された処理を実行する。

まず、プロセッサ（１）は、処理開始が指示されたかを判定する（ステップＳ１）。この処理開始判定は、外部からのオペレータからの処理開始指示が与えられたか（たとえば操作ボタンの押圧による）を見ることにより行われる。

処理開始が指定されると、次いで、その処理内容が、通常モードで処理可能であるかの判定が行なわれる（ステップＳ２）。処理を通常モードで行なうか否かの判定は、一例として以下のようにして行われる。処理開始指示が与えられたときに、処理対象のプログラム（またはアプリケーション）を取込み、そのアプリケーションの内容（ヘッダ情報等）を見ることにより行なわれるか、または、処理開始指示時において、処理の種類（動画像の処理または音声の処理）を操作ボタンの押圧によりしてし、この操作ボタンの種類を識別して処理内容を識別する。たとえば、処理対象が、音声処理の場合、通常モードが指定され、動画像（ゲームなど）処理を行なう場合には、高性能モードが指定される。

通常モードが指定された場合、プロセッサは、半導体メモリに対するチップモード指示信号ＣＳＥＸをＬレベルに設定する（ステップＳ３）。一方、その処理内容が、高性能モードデ処理する内容の場合には、プロセッサは、半導体メモリに対するチップモード指示信号ＣＳＥＸを、Ｈレベルに設定する（ステップＳ４）。

チップモード指示信号ＣＳＥＸの論理レベルを設定して、半導体メモリのワード線選択電圧の設定が行なわれると、プロセッサは、指定された処理を実行し、また、半導体メモリへのアクセスを並行して実行する（ステップＳ５）。

この処理の実行中において、処理の中断の指示が与えられたか（ステップＳ６）またはこの処理の終了指示が与えられたか（ステップＳ１１）の判定が行なわれる。処理の中断指示は、たとえばオペレータからの中断操作ボタンなどの操作により指定されるか、または所定の割込指示が発生された場合に行なわれる。

ステップＳ６において、処理中断指示が与えられた場合、プロセッサは、レジュームスタンバイ指示信号ＲＳＥＸをアサートし、Ｈレベルに設定する（ステップＳ７）。このレジュームスタンバイ指示信号ＲＳＥＸをアサートした後、次いで、プロセッサにおいて処理再開の指示が与えられるかの判定が行なわれる（ステップＳ８）。この処理再開の可否は、処理中断指示を与えた動作が回避されたかをモニタすることにより判定される（ステップＳ８）。

一方、ステップＳ８において処理再開指示がまだ与えられていないとき、次いで、オペレータから中断中の処理を終了する指示が与えられたかの判定が行なわれる（ステップＳ９）。

この処理終了指示が与えられていない場合には、処理再開ステップＳ８に戻り、再開指示が与えられるのを待つ。一方、ステップＳ９において、処理終了指示が、オペレータの操作により与えられた場合には、ステップＳ１２へ進み、所定の終了処理が実行されて、この処理が終了する。

一方、ステップＳ８において、処理再開指示が与えられると、中断された処理が再開される（ステップＳ１０）。必要な再開処理が行われた後に、再度ステップＳ５からの処理が実行される。

ステップＳ１１において、処理の実行中に、オペレータのボタンの押圧などの操作により処理終了が指示されると、ステップＳ１２に移動し、必要な終了処理が実行されて、一連の処理が完了する。

したがって、プロセッサにおいて、オペレータからの処理指示が与えられると、その処理内容に応じて、ＦＶ制御が実行される。このＦＶ制御に従って、半導体メモリに対するワード線電圧を制御する制御信号が生成される。これにより、プロセッサは、処理に応じた消費電力で動作し、また、半導体メモリは、安定にデータを保持することができる。これにより、低消費電力の処理システムを実現することができる。

［変更例］
図１０は、この発明の実施の形態１に従う半導体メモリのワード線電源回路１４の変更例の構成を示す図である。このワード線電源回路１４は、ドライバ電源線２０とＭＯＳトランジスタＮＱ１０の間に、互いに並列に、ＮチャネルＭＯＳトランジスタＮＱ１１およびＮＱ１２が接続される。これらのＭＯＳトランジスタＮＱ１１およびＮＱ１２は、それぞれ先の制御信号ＥＮ２およびＥＮ３の相補な制御信号ＥＮ２ＺおよびＥＮ３Ｚをゲートに受けて、選択的に導通する。

これらのＮチャネルＭＯＳトランジスタＮＱ１１およびＮＱ１２は、メモリセルに含まれるＮチャネルＭＯＳトランジスタ（ＮＱ１−ＮＱ４）と同じしきい値電圧特性（Ｖｔｈ特性）を有する。これらのＭＯＳトランジスタＮＱ１１およびＮＱ１２は、メモリセルのＮチャネルＭＯＳトランジスタ（ＮＱ１−ＮＱ４）と同一製造工程で形成することにより、同じしきい値電圧Ｖｔｈ特性を有することができる。これにより、ＰＭＯＳトランジスタＰＱ１１およびＰＱ１２を利用売る場合と同様、ワード線選択電圧ＷＶＤＤの電圧レベルに対し、メモリセルトランジスタ（ＮＱ１−ＮＱ４）のしきい値電圧のばらつきの影響を反映させることができる。

すなわち、メモリセルのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４のしきい値電圧が高くなった場合、同様、このワード線電源回路１４においても、ＭＯＳトランジスタＮＱ１１およびＮＱ１２のしきい値電圧が高くなり、ワード線選択電圧ＷＶＤＤの電圧レベルを高くする。逆に、メモリセルのＭＯＳトランジスタＮＱ１−ＮＱ４のしきい値電圧が低くなった場合、同様、これらのＭＯＳトランジスタＮＱ１１およびＮＱ１２のしきい値電圧も低くなり、ワード線選択電圧ＷＶＤＤの電圧レベルを低下させる。これにより、メモリセルのしきい値電圧ばらつきに対しても、ワード線選択電圧ＷＶＤＤを過剰に低下させる必要がなく、書込マージンを劣化させることなく、読出マージン（スタティックノイズマージンＳＮＭ）を確保することができる。

図１０に示すワード線電源回路１４の構成において、制御信号ＥＮ２ＺおよびＥＮ３Ｚは、先の制御信号ＥＮ２およびＥＮ３の相補な信号であり、ＭＯＳトランジスタＮＱ１１が、常時オン状態、ＭＯＳトランジスタＮＱ１２が、通常動作モード時およびレジュームスタンバイモード時にオン状態、高性能モード時にオン状態となる。従って、図５に示すワード線電源回路１４と同じ電圧制御を実現することができる。

図１１は、この発明に従う半導体メモリを組み込んだＳｏＣを構成する処理システムの構成の一例を示す図である。すなわち、図１１は、図１に示す半導体集積回路装置の具体的適用例の構成を示す図である。

図１１において、この発明に従う半導体集積回路装置３０は、アプリケーションプログラムを処理するアプリケーションブロック３２と、音声／データの通信を行なう通信ブロック３４を含む。このアプリケーションブロック３２は、アプリケーションプログラムを処理するアプリケーションプロセッサ４０と、このアプリケーションプロセッサ４０の出力するプログラムおよびデータを格納するローカルメモリ（半導体メモリ）４２と、これらのアプリケーションプロセッサ４０およびローカルメモリ４２に対する電源電圧ＶＤＤＬおよびＶＤＤＭをそれぞれ供給する電源コントローラ４４とを含む。

電源コントローラ４４は、装置３０外部に設けられた電源ユニット４６から与えられる電源電圧ＶＤＤの電圧レベルを調整して、ロジック電源電圧ＶＤＤＬおよびメモリ電源電圧ＶＤＤＭを生成する。アプリケーションプロセッサ４０およびローカルメモリ４２は、図１に示すプロセッサ１および半導体メモリ２に対応する。このアプリケーションプロセッサ４０は、ＦＶ制御機能を有し、その処理内容（例えば音声処理および画像処理）に応じて、ローカルメモリ４２に対するワード線電圧制御信号ＷＶＣＯＮの論理レベルを設定する。電源コントローラ４４は、アプリケーションプロセッサ４０からの電源制御信号ＶＣＯＮに従って、電源ユニット４６から供給される電源電圧ＶＤＤの電圧レベルを調整する。この電源ユニット４６は、外部からの電源電圧ＥＸＶＤＤから電源電圧ＶＤＤを生成して電源コントローラ４４へ供給する。電源コントローラ４４または電源ユニット４６は、また、各種中間電圧（基準電圧等）を生成するブロックを有していてもよい。電源ユニット４６と電源コントローラ４４との間には双方向で制御信号が伝達され、電源ユニット４６における動作状態（電源電圧の安定化）の判定および電源コントローラ４４からの電圧発生動作停止指示等が送受される。

通信ブロック３４は、通信を行なうベースバンドプロセッサ５０と、このベースバンドプロセッサ５０の使用する情報（音声データ／パケットデータ等）を格納するローカルメモリ５２を有する。このベースバンドプロセッサ５０は、アプリケーションプロセッサ４０ほど高速動作処理は要求されないため、特にＦＶ制御機能は設けられていない。

アプリケーションプロセッサ４０およびベースバンドプロセッサ５０それぞれに対して、ローカルメモリ４２および５２を設けることにより、それぞれ処理に応じて個々に処理を実行することができる。なお、これらのプロセッサ４０および５０に対して共通に大容量のメモリが、アップリケーションプログラム格納およびメールデータ格納用の外部メモリとして設けられてもよい。

なお、電源コントローラ４４において、電源ユニット４６から供給される電源電圧ＶＤＤの電圧レベルを、各モードに応じて電圧制御信号ＶＣＯＮに従って電源電圧ＶＤＤＬおよびＶＤＤＭの電圧レベルを調整する構成は、たとえば、アナログ／デジタル変換回路のような、抵抗分圧器を用いることにより、容易に実現することができる。また、この電源コントローラ４４は、基準電圧と内部電源電圧とを比較し、その比較結果に従って内部電源電圧レベルを基準電圧レベルに調整するフィードバックループ型の降圧回路（ＶＤＣ）の構成を有していてもよい。基準電圧の電圧レベルを、電圧制御信号ＶＣＯＮに従って更新するか、または、この内部電源電圧の電圧レベルを変更して、固定された基準電圧と比較する。この内部電源電圧の変化量を、電圧制御信号ＶＣＯＮに従って調整する。これらの構成を利用することにより、電源コントローラ４４は、アプリケーションプロセッサ４０からの電圧制御信号ＶＣＯＮに従って必要とされる電圧レベルの電源電圧ＶＤＤＬおよびＶＤＤＭを供給することができる。

なお、電源制御信号ＶＣＯＮは、ＦＶ制御実行時に、電圧レベルを調整するためにアプリケーションプロセッサ４０から出力される。

また、図１１に示す構成においては、電源コントローラ４４は、アプリケーションプロセッサ４０に対する電源電圧ＶＤＤＬとローカルメモリ４２に対応する電源電圧ＶＤＤＭを別々の経路で供給している。しかしながら、電源コントローラ４４は、電源電圧ＶＤＤＬおよびＶＤＤＭを、共通の電源線を介してアプリケーションプロセッサ４０およびローカルメモリ４２に供給してもよい。

この半導体集積回路装置３０において、１つのアプリケーションブロック３２がマクロとして半導体チップ上に配置され、また、通信ブロック３４が１つのマクロとして、半導体チップ上に配置され、全体として、１つの半導体チップ上にこれらのアプリケーションブロック３２および通信ブロック３４が集積化される。しかしながら、これらのアプリケーションブロック３２および通信ブロック３４は、別々の半導体チップ上に形成されてもよい。

以上のように、この発明の実施の形態１に従えば、ＦＶ制御機能を有するプロセッサの動作速度および動作電源電圧の電圧レベルに応じて、半導体メモリ（ＳＲＡＭ）のワード線に伝達される電圧レベルは調整している。したがって、高速動作時においても、スタティックノイズマージンＳＮＭを十分に確保することができ、微細化されたＳＲＡＭセルを用いて、低消費電流電力で、安定に動作する処理システムを構築することができる。

なお、上述の構成においては、通常動作モード時および高性能モード時において、ともにワード線選択電圧ＷＶＤＤの電圧レベルを、メモリ電源電圧ＶＤＤＭの電圧レベルよりも低下させている。しかしながら、通常動作モード時においては、ＭＯＳトランジスタＰＱ１０のみをオン状態とし、残りのトランジスタＰＱ１１，ＰＱ１２またはＮＱ１１，ＮＱ１２をオフ状態として、ワード線選択電圧ＷＶＤＤを、メモリ電源電圧ＶＤＤＭの電圧レベルに設定してもよい。

［実施の形態２］
図１２は、この発明の実施の形態２における半導体メモリのメモリセルのＳＮＭ限界線を模式的に示す図である。図１２に示すメモリセルの特性においては、通常モード時のメモリ電源電圧ＶＤＤＭが電圧Ｖ１のとき、ＳＮＭ限界線Ｌ４が、製造管理領域ＩＩを横切る。また、高性能モード時のメモリ電源電圧ＶＤＤＭが、電圧Ｖ２のときにも、ＳＮＭ限界線Ｌ５は、製造管理領域ＩＩを横切る。実施の携帯２においては、このような場合においても、通常および高性能モード時に十分にＳＮＭを確保することにより、製造歩留りを改善する。

図１３は、この発明の実施の形態２におけるワード線選択電圧とメモリ電源電圧の関係を概略的に示す図である。通常モード時において、メモリ電源電圧ＶＤＤＭが、電圧Ｖ１の場合、ワード線選択電圧ＷＶＤＤは、電圧ΔＶ１だけ低下させ、電圧Ｖ１−ΔＶ１の電圧レベルに設定する。一方高性能モード時において、メモリ電源電圧ＶＤＤＭが、電圧Ｖ２のときには、ワード線選択電圧ＷＶＤＤは、電圧ΔＶ２だけ低下させ、電圧Ｖ２−ΔＶ２の電圧レベルに設定する。この場合、Ｖ１−ΔＶ１は、電圧Ｖ２−ΔＶ２よりも高い電圧レベルである。また、ΔＶ１＜ΔＶ２である。この電圧降下量ΔＶ１およびΔＶ２は、実施の形態１において示した高性能モード時の電圧降下量と同一電圧レベルであってもよく、異なる電圧レベルであってもよい。したがって、通常モード時においてスタティックノイズマージンＳＮＭを確保することにより、高性能モード時においても、スタティックノイズマージンＳＮＭを十分に確保して、安定に動作させることができる。

図１４は、この発明の実施の形態２に従う半導体メモリのワード線電源回路１４の構成の一例を示す図である。図１４に示すワード線電源回路の構成は、図５に示すワード線電源回路１４の構成と、以下の点で異なる。すなわち、ドライバ電源線２０とＭＯＳトランジスタＮＱ１０の間に、さらに、制御信号ＥＮ２に応答して選択的に導通するＰチャネルＭＯＳトランジスタＰＱ１３が設けられる。このＭＯＳトランジスタＰＱ１３は、メモリセルに含まれる負荷用のＭＯＳトランジスタＰＱ１およびＰＱ２と同じしきい値電圧（Ｖｔｈ）特性を有する。この図１４に示すワード線電源回路１４の他の構成は、図５に示すワード線電源回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１４に示すワード線電源回路１４の構成の場合、通常モード時においては、ＭＯＳトランジスタＰＱ１１およびＰＱＰＱ１３がオン状態、ＭＯＳトランジスタＰＱ１２がオフ状態である。したがって、先の実施の形態１の構成に比べて、２つのＭＯＳトランジスタＰＱ１１およびＰＱ１３で、ドライバ電源線２０の電圧レベルを低下させるため、電源線２０上のワード線選択電圧ＷＶＤＤは、メモリ電源電圧ＶＤＤＭよりもさらに低下し、電圧Ｖ１−ΔＶ１となる。これらの電圧は、Ｖ１−ΔＶ１＞Ｖ２−ΔＶ２の関係を満たす。高性能モード時において深く製造管理領域ＩＩに侵入したＳＮＭ限界線Ｌ５を、通常モード時よりも大きく図１２の左上方向に移動させてスタティックノイズマージンＳＮＭを改善する。

高性能モードにおいて、制御信号ＥＮ３がＬレベルに設定されるため、これらのＭＯＳトランジスタＰＱ１１−ＰＱ１３によりドライバ電源線２０が放電され、ワード線選択電圧ＷＶＤＤの電圧レベルがさらに、低下する。したがって、実施の形態１の構成に比べて、ワード線選択電圧ＷＶＤＤの電圧レベルをさらに低下させることができ、電圧Ｖ２−ΔＶ２となる。従って、通常モードおよび高性能モードいずれにおいてもＳＮＭ限界線が製造管理領域ＩＩを横切る場合においても、メモリセルのスタティックノイズマージンを改善することができ、しきい値電圧のばらつきの影響を抑制して安定にデータアクセスを行うことができる半導体メモリを実現することができる。

なお、制御信号ＥＮ２およびＥＮ３に従って導通するＭＯＳトランジスタの数の比は、図１４に示すように、２：１に限定されない。ワード線選択電圧ＷＶＤＤの電圧レベルと、メモリ電源電圧ＶＤＤＭの電圧レベルの関係に応じて、電圧降下量ΔＶ１およびΔＶ２の電圧レベルが適切な値となり、ワード線選択電圧ＷＶＤＤが適切な電圧レベルとなるように、放電用（電圧降下用）のトランジスタの数が調節されればよい。

また、この図１４に示すワード線電源回路１４の構成においても、ＭＯＳトランジスタＰＱ１１−ＰＱ１３に代えて、メモリセルＭＣのＮチャネルＭＯＳトランジスタＮＴ１−ＮＴ４と同じしきい値電圧特性を有するＮチャネルＭＯＳトランジスタが用いられてもよい。

なお、制御信号ＥＮ１−ＥＮ３およびＶＤＤＥＮを生成するワード線電源制御回路の構成としては、実施の形態１のワード線伝現制御回路の構成と同じ構成を利用することができる。

［変更例］
図１５は、この発明の実施の形態２に従う半導体メモリのワード線電源回路１４の変更例の構成を概略的に示す図である。図１５において、ドライバ電源線２０とＭＯＳトランジスタＮＱ１０の間に並列に、ＰチャネルＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍおよびＰＱ１２ａ−ＰＱ１２ｎが設けられる。ＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍのゲートには、制御信号ＥＮ２ａ−ＥＮ２ｍがそれぞれ与えられ、ＭＯＳトランジスタＰＱ１２ａ−ＰＱ１２ｎは、それぞれゲートに、制御信号ＥＮ３ａ−ＥＮ３ｎを受ける。ＭＯＳトランジスタＰＱ１０およびＮＱ１０は、先の実施の形態１および２において説明したものと同じである。

この図１５に示すワード線電源回路１４の構成においては、制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎを適切に活用状態（Ｌレベル）に通常モード時および高性能モード時に設定することにより、ドライバ電源線２０上のワード線選択電圧ＷＶＤＤの電圧レベルを、使用環境に応じて適切な電圧レベルに設定することができる。

この図１５に示すワード線電源回路１４の構成において、一例として、通常モード時および高性能モード時、ＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍは、常時オン状態に維持され、高性能モード時に、ＭＯＳトランジスタＰＱ１２ａ−ＰＱ１２ｎが選択的にオン状態に設定されてもよい。これに代えて、通常モード時においては、ＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍが選択的にオン状態に設定され、また、ＭＯＳトランジスタＰＱ１２ａ−ＰＱ１２ｎが、高性能モード時、制御信号ＥＮ３ａ−ＥＮ３ｎに従って選択的にオン状態に設定されてもよい。

なお、この図１５に示すワード線電源回路１４の構成においても、ＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍおよびＰＱ１２ａ−ＰＱ１２ｎは、メモリセルの負荷のＭＯＳトランジスタＰＱ１，ＰＱ２と同じしきい値電圧特性を有する。また、これらのＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍおよびＰＱ１２ａ−ＰＱ１２ｎに代えて、メモリセルのＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４と同じしきい値電圧特性を有するＮチャネルＭＯＳトランジスタが用いられてもよい。同一のしきい値電圧特性を有するＭＯＳトランジスタは、一例として、同一製造工程でこれらのトランジスタを作成することにより容易に実現される。

図１６は、図１５に示すワード線電源回路に対するワード線電源制御回路の構成の一例を示す図である。図１６においては、制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎを生成する部分の構成を示す。

図１６において、ワード線電源制御回路１３は、固定的にヒューズプログラムにより情報を記憶するヒューズプログラム回路６０と、ヒューズプログラム回路６０の記憶情報とチップモード指示信号ＣＳとに従って制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎを生成するデコーダ６２を含む。

ヒューズプログラム回路６０は、ヒューズ素子の溶断／非溶断により、制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎの活性／比活性状態を示す情報を記憶する。デコーダ６２は、このヒューズプログラム回路６０のプログラム情報とチップモード指示信号ＣＳとに従って通常モードおよび高性能モードにおいて、制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎを選択的に活性状態（Ｌレベル）へ駆動する。

ヒューズプログラム回路６０の記憶するデータのビット数は、ワード線電源回路１４に含まれるＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍおよびＰＱ１２ａ−ＰＱ１２ｎの数に応じて適切に定められる。

このヒューズプログラム回路６０を利用して、通常モード時および高性能モード時にオン状態に設定されるＭＯＳトランジスタを設定することにより、ワード線選択電圧ＷＶＤＤを、メモリ電源電圧ＶＤＤＭの通常モード時および高性能モード時の電圧レベルに応じてまたメモリの特性に応じて適切なレベルに設定することができる。

なお、この図１５に示すワード線電源回路１４において、ＭＯＳトランジスタＰＱ１１ａ−ＰＱ１１ｍおよびＰＱ１２ａ−ＰＱ１２ｎに代えて、ＮチャネルＭＯＳトランジスタが用いられる場合、デコーダ６２は、これらの制御信号ＥＮ２ａ−ＥＮ２ｍおよびＥＮ３ａ−ＥＮ３ｎの相補な制御信号を生成する。

以上のように、この発明の実施の形態２に従えば、メモリ電源電圧は通常モード時および高性能モード時に関わらず、ワード線選択電圧レベルを低下させ、かつその降下量を動作モードに応じて調整している。これにより、メモリセルの微細化時においてそのしきい値電圧のばらつきが生じても、正確に、データの書込／読出を行なうことのできる半導体メモリを実現することができ、応じて低消費電力で安定にかつ高速に動作する処理システムを実現することができる。

なお、この実施の形態２においても、半導体メモリが用いられる処理システムは、実施の形態１において示したシステムと同じである。

なお、実施の形態１および２においてＦＶ制御時において通常モードおよび高性能モードの２つのアクセス動作モードが示され、各動作モードに応じて電源電圧のレベル調整されている。しかしながら、この電源電圧のレベルは、２に限定されず、さらに多くの数の動作モードに応じて調整されてもよい。

この発明に係る半導体集積回路装置（半導体メモリ）は、ＦＶ制御を行なうプロセッサとともに利用されるＳＲＡＭに適用することにより、低占有面積でかつ低消費電力かつ高速動作する半導体集積回路装置（システムＬＳＩ）を実現することができる。

なお、プロセッサが行なうＦＶ制御の対象情報としては、動画像および音声データに限定されない。その処理状況に応じて、プロセッサの動作周波数および動作電源電圧のレベルが変更されるプロセッサであれば、本発明に従う半導体集積回路装置を適用することができる。

特に、ＳｏＣ（システム・オン・チップ）のＳＲＡＭに本発明に従う半導体集積回路装置（半導体メモリ）を適用することにより、トランジスタサイズが微細化される場合においても、メモリセルのしきい値電圧のばらつきの影響を抑制して、低占有面積で安定に動作するＳＲＡＭコアを実現することができる。

この発明に従う半導体メモリを含む処理システムの構成を概略的に示す図である。 図１に示す半導体メモリの全体の構成を概略的に示す図である。 図２に示す半導体メモリのメモリセルの構成の一例を示す図である。 図３に示すメモリセルの動作特性を概略的に示す図である。 図２に示すワード線電源回路およびワード線電源制御回路の構成の一例を示す図である。 図５に示す回路の動作を示すタイミング図である。 図４に示すワード線電源制御回路の構成の一例を示す図である。 図７に示すワード線電源制御回路の動作を示すタイミング図である。 この発明の実施の形態１に従う半導体集積回路装置のプロセッサの主動作を示すフロー図である。 この発明の実施の形態１の変更例のワード線電源回路の構成の一例を示す図である。 この発明の実施の形態１に従う半導体メモリが適用されるシステム・オン・チップの構成の一例を示す図である。 この発明の実施の形態２に従う半導体メモリのメモリセルの動作特性を概略的に示す図である。 この発明の実施の形態２におけるワード線選択電圧の調整態様を概略的に示す図である。 この発明の実施の形態２に従う半導体メモリのワード線電源回路の構成の一例を示す図である。 この発明の実施の形態２に従う半導体メモリのワード線電源回路の変更例の構成を概略的に示す図である。 図１５に示す制御信号を発生する部分の構成の一例を概略的に示す図である。

符号の説明

１ プロセッサ、２ 半導体メモリ、１０ メモリアレイ、１１ ワード線デコーダ、１２ ワード線ドライブ回路、１３ ワード線電源制御回路、１４ ワード線電源回路、ＰＱ１，ＰＱ２，ＰＱ１０−ＰＱ１２，ＰＱ１１ａ−ＰＱ１１ｍ，ＰＱ１２ａ−ＰＱ１２ｎ ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ４，ＮＱ１０，ＮＱ１２ ＮチャネルＭＯＳトランジスタ、３０ 半導体集積回路装置（システムＬＳＩ）、３２ アプリケーションブロック、３４ 通信ブロック、４０ アプリケーションプロセッサ、４２ ローカルメモリ、５０ ベースバンドプロセッサ、５２ ローカルメモリ、６０ ヒューズプログラム回路、６２ デコーダ。

Claims (7)

1. クロック信号により動作サイクルが規定され、処理状況に応じて前記クロック信号の周波数および電源電圧のレベルが調整されるプロセッサ、および
   少なくとも前記プロセッサが使用する情報を格納する半導体メモリを備え、前記半導体メモリは、行列状に配列される複数のスタティック型メモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、アドレス信号に従ってアドレス指定された行に対応して配置されるワード線を選択状態に駆動する行選択駆動回路とを含み、前記行選択駆動回路は、前記プロセッサのクロック信号の周波数および電源電圧のレベルに応じて、選択行に伝達される選択電圧のレベルを調整するワード線電圧調整回路を含む、半導体集積回路装置。
2. 動作モードに応じて電源電圧のレベルが変更される半導体メモリであって、
   行列状に配列される複数のスタティック型メモリセルと、
   各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、アドレス信号に従ってアドレス指定された行に対応して配置されるワード線を選択状態に駆動する行選択駆動回路とを含み、前記行選択駆動回路は、動作モードに従って、選択行に伝達されるワード線選択電圧のレベルを調整するワード線電圧調整回路を含む、半導体集積回路装置。
3. 前記ワード線電圧調整回路は、前記電源電圧の電圧レベルに応じて前記選択電圧のレベルの調整量を変更する、請求項１または２に記載の半導体集積回路装置。
4. 前記ワード線電圧調整回路は、前記電源電圧が第１の電圧レベルのときには前記選択電圧として前記電源電圧に対応する電圧を伝達し、前記電源電圧が前記第１のレベルよりも高い第２の電圧レベルのときには前記電源電圧を降圧した電圧を前記選択電圧として伝達する、請求項１または２記載の半導体集積回路装置。
5. 前記ワード線電圧調整回路は、前記電源電圧が第１の電圧レベルのときには前記電源電圧を第１の量低下させた電圧を前記選択電圧として伝達し、前記電源電圧が前記第１の電圧レベルよりも高い第２の電圧レベルのときには前記電源電圧を前記第１の量よりも大きい第２の量降圧した電圧を前記選択電圧として伝達する、請求項１または２記載の半導体集積回路装置。
6. 前記行選択駆動回路は、さらに、前記複数のワード線に対応して配置され、各々が前記アドレス信号をデコードし、該デコード結果に従ってアドレス指定された行のワード線を選択状態に駆動するデコード信号を生成する複数のワード線デコーダと、各前記ワード線に対応して配置され、各々が対応のワード線デコーダからのワード線デコード信号に従って対応のワード線を選択状態へ駆動する複数のワード線ドライバとを備え、
   前記ワード線電圧調整回路は、前記複数のワード線ドライバに共通に配置され、前記電源電圧から前記選択電圧を生成して各前記ワード線ドライバへ動作電源電圧として供給するワード線ドライバ電源回路を備える、請求項１または２記載の半導体集積回路装置。
7. 各前記スタティック型メモリセルは、第１導電型のトランジスタを含み、
   前記ワード線ドライバ電源回路は、前記メモリセルの第１導電型のトランジスタと同一特性のトランジスタを電圧調整素子として含む、請求項６記載の半導体集積回路装置。

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