JP2020181626A - 半導体装置および半導体装置の駆動方法 - Google Patents

半導体装置および半導体装置の駆動方法 Download PDF

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Abstract

【課題】寄生抵抗の高い配線や負荷容量の大きい配線において、ドライバから遠い箇所の配線の電圧の立ち上がり又は立下り速度を高速化する技術を提供する。【解決手段】メモリ装置の単位回路において、第１部分Ｘ１と、Ｘ１と異なる第２部分Ｘ２と、Ｘ１とＸ２との間に設けられた第３部分Ｘ３と、を有する第１配線Ｌ１と、Ｘ３に接続された複数のメモリセルＭＣと、Ｘ２に接続されたドレインと、ゲートと、を有する電界効果トランジスタＰ１２と、Ｌ１と並走して設けられた第２配線Ｌ２と、を含む。Ｘ３は、Ｘ１の最も近くに位置する第４部分Ｘ４と、Ｘ２の最も近くに位置する第５部分Ｘ５と、を含む。Ｌ１は、Ｘ１とＸ４との間に設けられた第６部分Ｘ６を含む。複数のＭＣは、Ｘ４に接続された第１メモリセルＭＣ１と、Ｘ５に接続された第２メモリセルＭＣ２と、を含む。Ｌ２は、Ｘ６とＰ１２のゲートの間に、電気的に接続される。【選択図】図３

Description

本開示は、半導体装置に関し、寄生抵抗の高い金属配線や負荷容量の大きい金属配線を有する半導体装置に適用可能である。
最先端の製造プロセスを利用して製造した半導体装置では、金属配線の寄生抵抗が高くなる傾向にある。たとえば、ワード線の抵抗成分の影響によってワード線ドライバから遠い箇所のワード線の電圧の立ち上がりおよび立下り速度が遅くなるのを回避するため、ワード線ドライバが接続されていない側のワード線の他端にアシストドライバを備える半導体装置が提案されている（たとえば、特開２０１７−５４５７０号公報を参照）。
また、微細化されたＳＲＡＭ（スタティックランダムアクセスメモリ）において、スタティックノイズマージン（以下、ＳＮＭと称す）が不足するメモリセルにおいて、ＳＮＭを拡大するために、ワード線の電位を降圧する回路を有する半導体メモリが提案されている（たとえば、特開２００９−２５２２５６号公報を参照）。
特開２０１７−５４５７０号公報 特開２００９−２５２２５６号公報
特開２０１７−５４５７０号公報では、アシストドライバはメモリセルが接続されたワード線の他端の電圧に応じて、ワード線の他端を電源（Ｖｄｄ）に接続または分断している。ワード線の寄生抵抗が高くなると、アシストドライバへの信号電圧の到達が遅くなるので、高速化の効果はそれほど高くない場合があった。また、ＳＮＭが不足するメモリセルが寄生抵抗の高いワード線に接続された場合、ワード線の他端をアシストドライバによって電源（Ｖｄｄ）に接続すると、そのメモリセルの動作が不安定となってしまう場合もあった。
本開示の課題は、寄生抵抗の高い配線や負荷容量の大きい配線において、ドライバから遠い箇所の配線の電圧の立ち上がり速度または立下り速度を高速化することが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
一実施の形態による半導体装置は、第１部分と、前記第１部分と異なる第２部分と、前記第１部分および前記第２部分と異なり、かつ、前記第１部分と前記第２部分との間に設けられた第３部分と、を有する第１配線と、前記第１配線の前記第３部分に接続された複数のメモリセルと、前記第２部分に接続されたドレインと、ゲートと、を有する電界効果トランジスタと、前記第１配線と並走して設けられた第２配線と、を含む。前記第１配線の前記第３部分は、前記第１部分の最も近くに位置する第４部分と、前記第２部分の最も近くに位置する第５部分と、を含む。前記第１配線は、さらに、前記第１部分および前記第４部分とは異なり、かつ、前記第１部分と前記第４部分との間に設けられた第６部分を含む。前記複数のメモリセルは、前記第４部分に接続された第１メモリセルと、前記第５部分に接続された第２メモリセルと、を含む。前記第２配線は、前記第６部分と前記電界効果トランジスタの前記ゲートの間に、電気的に接続される。
上記半導体装置によれば、ドライバ回路から遠い箇所の配線の電圧の立ち上がり速度または立下り速度を高速化することが可能である。
図１は、実施例１に係る半導体装置の構成例を示す図である。 図２は、図１のメモリ装置の構成例を示す図である。 図３は、図２の単位回路の構成例を説明する図である。 図４は、図３のメモリセルの構成例を示す図である。 図５は、図３の電源電位生成回路の構成例を示す図である。 図６は、図３の単位回路の読み出し動作時におけるワード線の電位を説明するフロー図である。 図７は、図３の単位回路の読み出し動作時におけるワード線の電位を説明する波形図である。 図８は、単位回路の概略的な平面レイアウトを説明する図である。 図９は、図８のＡ−Ａ’線に沿う概略的な断面図を示している。 図１０は、第２配線のレイアウトの変形例を示す図である。 図１１は、実施例２に係る単位回路の構成例を示す図である。 図１２は、実施例２に係る単位回路の読み出し動作時におけるワード線の電位を説明する波形図である。 図１３は、変形例１に係る単位回路の構成例を示す図である。 図１４は、変形例２に係る単位回路の構成例を示す図である。 図１５は、変形例３に係る単位回路の構成例を示す図である。 図１６は、変形例４に係る単位回路の構成例を示す図である。 図１７は、変形例４に係る単位回路の読み出し動作時におけるワード線の電位を説明する波形図である。 図１８は、変形例５に係るメモリ装置の構成例を示す図である。 図１９は、変形例６に係る単位回路の構成例を示す図である。 図２０は、変形例７に係る単位回路の構成例を示す図である。 図２１は、変形例７に係る単位回路の読み出し動作時におけるワード線の電位を説明する波形図である。 図２２は、実施例３に係る単位回路の構成例を示す図である。 図２３は、実施例３に係る単位回路の動作を説明する図である。 図２４は、変形例８に係るメモリ装置の構成例を説明する図である。 図２５は、変形例８に係るメモリ装置の動作を説明する図である。 図２６は、実施例４に係るＴＣＡＭの単位回路の構成例を示す図である。 図２７は、インバータ回路の構成を説明する図である。 図２８は、実施例４に係る単位回路の動作を説明する図である。 図２９は、メモリセルＴＣＡＭＭＣの構成例を示す図である。
以下、実施例、および、変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
（半導体装置の構成例）
図１は、実施例１に係る半導体装置の構成例を示す図である。半導体装置１００は、単結晶シリコンの様な１つの半導体チップに、公知のＣＭＯＳトランジスタの製造方法を利用して形成されている。半導体装置１００は、マイクロコントローラ（ＭＣＵ）を構成しており、中央処理装置（ＣＰＵ）１０１と、スタティックランダムアクセスメモリ（ＳＲＡＭ）の様な揮発性のメモリ装置（ＭＥＭ）１０２と、フラッシュメモリの様な電気的に書き換え可能な不揮発性メモリ（ＲＯＭ）１０３と、を含む。半導体装置１００は、さらに、データ転送装置や通信回路など所望の機能を有する複数の機能モジュールを含む周辺回路（ＰＭＯ）１０４と、を含む。半導体装置１００内の各回路（１０１，１０２，１０３，１０４）は、バス１０５により相互に接続されている。半導体装置１００は、第１参照電位としての電源電位ＶＤＤが供給される外部端子１０６と、第１参照電位と異なる第２参照電位としての接地電位ＧＮＤが供給される外部端子１０７と、信号の入力および出力などに利用される複数の外部端子（不図示）と、を有する。電源電位ＶＤＤや接地電位ＧＮＤは、半導体装置１００内の各回路（１０１，１０２，１０３，１０４）に供給される。
（メモリ装置１０２の構成例）
図２は、図１のメモリ装置１０２の構成例を示す図である。メモリ装置１０２は、複数のメモリセルＭＣ、複数のワード線ＷＬ、および、複数対の相補ビット線ＢＴ、／ＢＴを含むメモリセルアレイＭＣＡが形成されるメモリセルアレイ領域ＭＣＡＲと、複数のワード線ドライバ回路ＷＬＤが形成されるワード線ドライバ回路形成領域ＷＬＤＲと、複数のワード線プルアップ回路ＷＬＰＵが形成されるワード線プルアップ回路形成領域ＷＬＰＵＲと、を含む。複数のメモリセルＭＣは、メモリセルアレイＭＣＡ内に、行列状に配置される。1本のワード線ＷＬと1対の相補ビット線ＢＴ、／ＢＴとが複数のメモリセルＭＣのおのおのに接続される。
メモリ装置１０２は、さらに、メモリ装置１０２の動作を制御する制御部ＣＮＴが形成される制御部形成領域ＣＮＴＲと、読み出し回路および書き込み回路などの入出力部ＩＯが形成される入出力部形成領域ＩＯＲと、を含む。メモリ装置１０２は、さらに、ワード線プルアップ回路ＷＬＰＵを制御するワード線プルアップ制御回路ＷＬＰＵＣが形成されるワード線プルアップ制御回路形成領域ＷＬＰＵＣＲと、ワード線ドライバ回路ＷＬＤを制御するワード線ドライバ制御回路ＷＬＤＣが形成されるワード線ドライバ制御回路形成領域ＷＬＤＣＲと、を有する。
図２において、１行分の単位回路（以下、単に、単位回路と称する）４が四角形の点線で示される。単位回路４の複数は、平面視において、領域ＷＬＤＲ、ＭＣＡＲ、ＷＬＰＵＲに縦方向に並んで配置される。
（単位回路４の構成例）
図３は、図２の単位回路４の構成例を説明する図である。図４は、図３のメモリセルの構成例を示す図である。図３に示す様に、単位回路４は、１つのワード線ドライバ回路（駆動回路）ＷＬＤ、ワード線ドライバ回路ＷＬＤに接続された１本のワード線ＷＬ、ワード線ＷＬに接続された複数のメモリセルＭＣ、ワード線ＷＬに接続された１つのワード線プルアップ回路ＷＬＰＵ、ワード線ＷＬに並走して設けられた配線Ｌ２等を含む。ワード線ＷＬを第１配線Ｌ１とした場合、配線Ｌ２は第２配線と見做すことができる。なお、図面の簡素化のため、単位回路４には、複数のメモリセルＭＣのおのおのに接続される複数対の相補ビット線ＢＴ、／ＢＴは描かれていない。
複数のメモリセルＭＣのおのおのの回路構成ＭＣＣは、一例では、図４に示す様に、２つのアクセストランジスタＮＡ１，ＮＡ２と、２つの負荷トランジスタＰＱ１，ＰＱ２と、２つの駆動トランジスタＮＱ１，ＮＱ２と、を含む。アクセストランジスタＮＡ１，ＮＡ２、駆動トランジスタＮＱ１，ＮＱ２のおのおのは、Ｎチャネル型ＭＯＳ電界効果トランジスタであり、負荷トランジスタＰＱ１，ＰＱ２はＰチャネル型ＭＯＳ電界効果トランジスタである。
負荷トランジスタＰＱ１のソースドレイン経路と駆動トランジスタＮＱ１のソースドレイン経路とは、メモリセル電源電位ＶＤＤＭ２と接地電位ＧＮＤとの間に直列に接続されている。負荷トランジスタＰＱ２のソースドレイン経路と駆動トランジスタＮＱ２のソースドレイン経路とは、第２メモリ電源電位（メモリアレイ電源電位）ＶＤＤＭ２と接地電位ＧＮＤとの間に直列に接続されている。
負荷トランジスタＰＱ１のゲートと駆動トランジスタＮＱ１のゲートは接続されて共通ゲートを構成し、負荷トランジスタＰＱ２のドレインと駆動トランジスタＮＱ２のドレインとは接続されて共通ドレインを構成し、負荷トランジスタＰＱ１と駆動トランジスタＮＱ１の共通ゲートが負荷トランジスタＰＱ２と駆動トランジスタＮＱ２の共通ドレインに接続される。
同様に、負荷トランジスタＰＱ２のゲートと駆動トランジスタＮＱ２のゲートは接続されて共通ゲートを構成し、負荷トランジスタＰＱ１のドレインと駆動トランジスタＮＱ１のドレインとは接続されて共通ドレインを構成し、負荷トランジスタＰＱ２と駆動トランジスタＮＱ２の共通ゲートが負荷トランジスタＰＱ１と駆動トランジスタＮＱ１の共通ドレインに接続される。
アクセストランジスタＮＡ１のソースドレイン経路は、相補ビット線対ＢＴ、／ＢＴのビット線ＢＴと負荷トランジスタＰＱ１と駆動トランジスタＮＱ１の共通ドレインとの間に接続される。アクセストランジスタＮＡ１のゲートはワード線ＷＬに接続ノードＮＤ１によって接続されている。アクセストランジスタＮＡ２のソースドレイン経路は、相補ビット線対ＢＴ、／ＢＴのビット線／ＢＴと負荷トランジスタＰＱ２と駆動トランジスタＮＱ２の共通ドレインとの間に接続される。アクセストランジスタＮＡ２のゲートはワード線ＷＬに接続ノードＮＤ２によって接続されている。
複数のメモリセルＭＣのおのおのレイアウト構成ＭＣＬは、半導体チップに形成されたＰ型ウエルＰＷ１、ＰＷ２と、Ｐ型ウエルＰＷ１、ＰＷ２の間に配置されたＮ型ウエルＮＷと、多結晶シリコンによって形成された４つのゲート電極ＧＭ１〜ＧＭ４と、を含む。
ゲート電極ＧＭ１、ＧＭ２とＮ型不純物導入層ＮＮ１とがＰ型ウエルＰＷ１に形成される。Ｐ型ウエルＰＷ１の領域において、ゲート電極ＧＭ１はワード線ＷＬに接続されたアクセストランジスタＮＡ１のゲートを構成し、ゲート電極ＧＭ２は駆動トランジスタＮＱ１のゲートを構成する。アクセストランジスタＮＡ１のソースまたはドレインを構成するＮ型不純物導入層ＮＮ１は、ビット線ＢＴに接続される。駆動トランジスタＮＱ１のソースを構成するＮ型不純物導入層ＮＮ１は、接地電位ＧＮＤの供給される配線に接続される。ゲート電極ＧＭ１とゲート電極ＧＭ２との間に設けられたＮ型不純物導入層ＮＮ１は、駆動トランジスタＮＱ１のドレインまたはアクセストランジスタＮＡ１のドレインまたはソースを構成する。
ゲート電極ＧＭ２、ＧＭ３とＰ型不純物導入層ＰＰ１とがＮ型ウエルＮＷに形成される。Ｎ型ウエルＮＷの領域において、ゲート電極ＧＭ２は負荷トランジスタＰＱ１のゲートを構成し、ゲート電極ＧＭ３は負荷トランジスタＰＱ２のゲートを構成する。ゲート電極ＧＭ２とゲート電極ＧＭ３との間に設けられたＰ型不純物導入層ＰＰ１は、負荷トランジスタＰＱ１，ＰＱ２のソースを構成し、第２メモリ電源電位ＶＤＤＭ２の供給される配線に接続される。負荷トランジスタＰＱ１のドレインを構成するＰ型不純物導入層ＰＰ１は、ゲート電極ＧＭ３、および、駆動トランジスタＮＱ１のドレインを構成するＮ型不純物導入層ＮＮ１に、たとえば、第１層目の金属配線などを用いて接続される。
ゲート電極ＧＭ３、ＧＭ４とＮ型不純物導入層ＮＮ２とがＰ型ウエルＰＷ２に形成される。Ｐ型ウエルＰＷ２の領域において、ゲート電極ＧＭ４はワード線ＷＬに接続されたアクセストランジスタＮＡ２のゲートを構成し、ゲート電極ＧＭ３は駆動トランジスタＮＱ２のゲートを構成する。アクセストランジスタＮＡ２のソースまたはドレインを構成するＮ型不純物導入層ＮＮ２は、ビット線／ＢＴに接続される。駆動トランジスタＮＱ２のソースを構成するＮ型不純物導入層ＮＮ２は、接地電位ＧＮＤの供給される配線に接続される。ゲート電極ＧＭ３とゲート電極ＧＭ４との間に設けられたＮ型不純物導入層ＮＮ２は、駆動トランジスタＮＱ２のドレインまたはアクセストランジスタＮＡ２のドレインまたはソースを構成する。負荷トランジスタＰＱ２のドレインを構成するＰ型不純物導入層ＰＰ１は、ゲート電極ＧＭ２、および、駆動トランジスタＮＱ２のドレインを構成するＮ型不純物導入層ＮＮ１に、たとえば、第１層目の金属配線などを用いて接続される。
ワード線ドライバ回路ＷＬＤは、図３に示す様に、入力端子ｉと、出力端子ｏと、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１と、を含む。ワード線ドライバ回路ＷＬＤの入力端子ｉは、前段回路であるインバータＩＶ１の出力に、配線（第３配線）ＷＬＮを介して接続される。ワード線ドライバ回路ＷＬＤの出力端子ｏは、ワード線ＷＬに接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１のソースは、ワード線ドライバ回路ＷＬＤの電源電位を生成する電源電位生成回路（ＶＷＬ Ｇｅｎ.）ＶＷＬの出力が供給される配線に接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１のドレインは、出力端子ｏに接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１のゲートは、入力端子ｉに接続される。Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１のソースは、接地電位ＧＮＤが供給される配線に接続される。Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１のドレインは、出力端子ｏに接続される。Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１のゲートは、入力端子ｉに接続される。ワード線ドライバ回路ＷＬＤは、入力端子ｉに入力される電位に応じて、電源電位生成回路ＶＷＬが出力する電位または接地電位ＧＮＤをワード線ＷＬに供給することで、ワード線ＷＬの電位を変化させる。
ワード線ＷＬは、図３に示す様に、第１部分Ｘ１と、第１部分Ｘ１と異なる第２部分Ｘ２と、第１部分Ｘ１と第２部分Ｘ２との間に設けられ、かつ、第１部分Ｘ１および第２部分Ｘ２とは異なる第３部分Ｘ３と、を含む。第１部分Ｘ１は、ワード線ドライバ回路ＷＬＤの出力端子ｏに接続される。第２部分Ｘ２は、ワード線プルアップ回路ＷＬＰＵ内に設けられた、プルアップトランジスタとされるＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のドレインに接続される。第３部分Ｘ３は、メモリセルアレイＭＣＡに設けられた１行分の複数のメモリセルＭＣ内のアクセストランジスタＮＡ１，ＮＡ２のゲートが接続される。したがって、第３部分Ｘ３は、メモリセル接続領域と見做すこともできる。複数のアクセストランジスタのゲートは、ワード線ＷＬに対する負荷容量と見做すことができる。
ワード線ドライバ回路ＷＬＤの出力端子ｏ側からワード線ＷＬを見た場合において、第１部分Ｘ１はワード線ＷＬの近端部ＷＬＡと見做すことができ、第２部分Ｘ２はワード線ＷＬの遠端部ＷＬＢと見做すことができる。言い換えると、ワード線ＷＬは、ワード線ドライバ回路ＷＬＤの出力端子ｏに近い近端部ＷＬＡと、近端部ＷＬＡよりもワード線ドライバ回路ＷＬＤの出力端子ｏから遠い遠端部ＷＬＢを有する。
ワード線ＷＬの第３部分Ｘ３は、さらに、第１部分Ｘ１の最も近くに位置する第４部分Ｘ４と、第２部分Ｘ２の最も近くに位置する第５部分Ｘ５と、を含む。１行分の複数のメモリセルＭＣは、第４部分Ｘ４にそのゲートが接続されたアクセストランジスタＮＡ１，ＮＡ２を有する第１メモリセル（ＭＣ１）と、第５部分Ｘ５にそのゲートが接続されたアクセストランジスタＮＡ１，ＮＡ２を有する第２メモリセル（ＭＣ２）と、を含む。ワード線ＷＬは、さらに、第１部分Ｘ１および第４部分Ｘ４とは異なり、かつ、第１部分Ｘ１と第４部分Ｘ４との間に設けられた第６部分Ｘ６を有する。
第２配線Ｌ２は、図３に示す様に、第６部分Ｘ６に接続された第１部分Ｙ１と、第１部分Ｙ１と異なる第２部分Ｙ２と、を有する。第２部分Ｙ２は、ワード線プルアップ回路ＷＬＰＵ内のインバータ回路ＩＶ２の入力端子に接続される。ワード線ドライバ回路ＷＬＤの出力端子ｏ側から第２配線Ｌ２を見た場合において、第１部分Ｙ１は第２配線Ｌ２の近端部と見做すことができ、第２部分Ｙ２は第２配線Ｌ２の遠端部と見做すことができる。第２配線Ｌ２は、ワード線ＷＬと異なる金属配線層によって構成することできる。第２配線Ｌ２は、また、ワード線ＷＬと同層の金属配線層によって構成することもできる。第２配線Ｌ２に接続されるトランジスタの数が少ないので、第２配線Ｌ２の負荷は、ワード線ＷＬの負荷と比較して、小さい。
ワード線プルアップ回路ＷＬＰＵは、図３に示す様に、波形成形回路の役割を有するインバータ回路ＩＶ２と、２つのＰチャネル型ＭＯＳ電界効果トランジスタＰ１１、Ｐ１２と、を含む。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１はワード線プルアップ回路ＷＬＰＵの活性化および非活性化を制御するイネーブルスイッチトランジスタの役割を有する。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２は、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢの電位をプルアップさせるためのプルアップトランジスタの役割を有する。インバータ回路ＩＶ２の出力端子は、配線（第４配線）Ｌ２Ｂを介して、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２のゲートに接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のソースは、電源電位生成回路ＶＷＬの出力が供給される配線に接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のゲートには、ワード線プルアップ回路ＷＬＰＵの動作を制御するプルアップイネーブル信号ＷＬＰＵＥがワード線プルアップ制御回路ＷＬＰＵＣから供給される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のドレインは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２のソースへ接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２のドレインは、第２部分Ｘ２または遠端部ＷＬＢに接続される。
プルアップイネーブル信号ＷＬＰＵＥがロウレベルの様な活性化レベルにされると、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオン状態となる。この状態において、ワード線ドライバ回路ＷＬＤの出力信号がロウレベルの様な非選択レベルからハイレベルの様な選択状態へ遷移とすると、ワード線ＷＬの第１部分Ｘ１または近端部ＷＬＡがロウレベルからハイレベルへ遷移し、第２配線Ｌ２の第１部分Ｙ１も、ほぼ同時に、ロウレベルからハイレベルへ遷移する。第２配線Ｌ２の負荷はワード線ＷＬの負荷と比較して小さいので、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢがロウレベルからハイレベルへ遷移する前に、第２配線Ｌ２の第２部分Ｙ２はロウレベルからハイレベルへ遷移する。これにより、インバータ回路ＩＶ２の出力信号がハイレベルからロウレベルへ遷移し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン状態となり、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢの電位が電源電位生成回路ＶＷＬの生成した電位に基づいて、プルアップされる。つまり、ワード線プルアップ回路ＷＬＰＵによるワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢのプルアップ動作の開始が速くできるので、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢにおける電位の遷移を高速化することができる。これにより、たとえば、ワード線ＷＬの第４部分Ｘ４に接続された第１メモリセル（ＭＣ１）の選択状態への遷移から若干遅れるものの、ワード線ＷＬの第５部分Ｘ５に接続された第２メモリセル（ＭＣ２）の選択状態への遷移を高速化できるので、メモリ装置１０２の読み出し動作や書き込み動作における全体的なアドレスアクセス時間を高速化することができる。
(電源電位生成回路ＶＷＬの構成例)
図５は、電源電位生成回路（ＶＷＬ Ｇｅｎ.）ＶＷＬの構成例を示す図である。
電源電位生成回路ＶＷＬは、ワード線ドライバ回路ＷＬＤの電源電位を生成する電源電位生成回路である。電源電位生成回路ＶＷＬは、第１メモリ電源電位ＶＤＤＭ１と接地電位ＧＮＤが供給され、制御部ＣＮＴから供給される制御信号ＴＳＮＭを受けるように構成されている。また、電源電位生成回路ＶＷＬは、制御部ＣＮＴから供給される制御信号ＥＮ１，ＥＮ２，ＥＮ３を受けるように構成されている。
電源電位生成回路ＶＷＬは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１０、ＰＱ１１，ＰＱ１２，ＰＱ１３，ＰＱ１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＱ１０と、を含む。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１０、ＰＱ１１，ＰＱ１２のおのおののソースドレイン経路とＮチャネル型ＭＯＳ電界効果トランジスタＮＱ１０のソースドレイン経路とは、第１メモリ電源電位ＶＤＤＭ１と接地電位ＧＮＤの間に、直列に接続されている。また、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１３、ＰＱ１４の直列接続されたソースドレイン経路は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１１，ＰＱ１２の直列接続されたソースドレイン経路と並列に接続されている。制御信号ＥＮ１がＰチャネル型ＭＯＳ電界効果トランジスタＰＱ１０のゲートに供給され、制御信号ＥＮ２がＰチャネル型ＭＯＳ電界効果トランジスタＰＱ１１、ＰＱ１２のゲートに供給され、制御信号ＥＮ３がＰチャネル型ＭＯＳ電界効果トランジスタＰＱ１３、ＰＱ１４のゲートに供給される。制御信号ＴＳＮＭがＮチャネル型ＭＯＳ電界効果トランジスタＮＱ１０ゲートに供給される。
Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１０の駆動能力と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１１およびＰＱ１２の駆動能力と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１３およびＰＱ１４の駆動能力との駆動能力の比は近しい比とされている。また、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＱ１１、Ｑ１２のＶｔｈ特性とＰチャネル型ＭＯＳ電界効果トランジスタＰＱ１３、ＰＱ１４のＶｔｈ特性と、メモリセルＭＣの負荷トランジスタＰＱ１，ＰＱ２のＶｔｈ特性とは、同一Ｖｔｈ特性とされている。
制御信号ＥＮ１は、電源電位生成回路ＶＷＬを使用する場合、ロウレベルの様な信号レベルとなる（ＥＮ１＝０）。また、制御信号ＥＮ２、ＥＮ３は電源電位生成回路ＶＷＬの出力電位ＷＶＤＤのレベル調整を行うため制御信号であり、制御信号ＥＮ２、ＥＮ３が共にロウレベルの様な信号レベル（ＥＮ２＝０，ＥＮ３＝０）の時、メモリセルに対するリードアシスト機能が無効にされる。制御信号ＥＮ２、ＥＮ３が共にロウレベルの様な信号レベル以外の信号レベルとされた場合、電源電位生成回路ＶＷＬの出力電位ＷＶＤＤの電位レベルは、たとえば、３段階に調整することができる。
制御信号ＴＳＮＭが、メモリ装置１０２の内部クロックに同期して、ハイレベルの様な活性化レベルにされると、電源電位生成回路ＶＷＬの出力電位ＷＶＤＤの電位レベルは、第１メモリ電源電位ＶＤＤＭ１から電位差ΔＶ分降圧された電位（ＶＤＤＭ１−ΔＶ）となる。ここで、ＶＤＤＭ１−ΔＶは、メモリ装置１０２のワード線ドライバ回路ＷＬＤのリード時における電源電位ＷＶＤＤＲとなる。
つまり、電源電位生成回路ＶＷＬは、メモリアレイＭＣＡの読み出し動作時において、制御信号ＴＳＮＭの活性化レベルに基づいて、第１メモリ電源電位ＶＤＤＭ１を降圧して読み出し時のワード線電源電位ＷＶＤＤＲを生成する。読み出し時のワード線電源電位ＷＶＤＤＲは、メモリセルのスタティックノイズマージン（ＳＮＭ）を拡大するために用いられる。一方、電源電位生成回路ＶＷＬは、ＥＮ１＝０とされている場合において、メモリアレイＭＣＡの読み出し動作期間を除く書き込み動作期間などにおいて、制御信号ＥＮ２、ＥＮ３に基づいた電位レベルとされるワード線電源電位ＷＶＤＤを生成する。
なお、第１メモリ電源電位ＶＤＤＭ１、第２メモリ電源電位ＶＤＤＭ２、ワード線ドライバ回路ＷＬＤのリード時における電源電位ＷＶＤＤＲとの電位関係は、ＶＤＤＭ１＝ＶＤＤＭ２＞ＷＶＤＤＲとされてもよいし、ＶＤＤＭ１＞ＶＤＤＭ２＞ＷＶＤＤＲ、あるいは、ＶＤＤＭ２＞ＷＶＤＤＲ＞ＶＤＤＭ１のようにされてもよい。つまり、ＶＤＤＭ２＞ＷＶＤＤＲの関係が維持できれば、メモリセルＭＣのリード時におけるスタティックノイズマージン（ＳＮＭ）を拡大することができる。
（動作説明）
図６は、図３の単位回路の読み出し動作時におけるワード線の電位を説明するフロー図である。図７は、図３の単位回路の読み出し動作時におけるワード線の電位を説明する波形図である。以下の説明では、図６の各ステップを、図７を参照しながら説明する。
ステップＳ０：時刻ｔ１において、プルアップイネーブル信号ＷＬＰＵＥをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移（ｆａｌｌ）させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオン（ＯＮ）状態となる。
ステップＳ１：時刻ｔ２において、制御信号ＴＳＮＭをロウレベルの様な非活性化レベルからハイレベルの様な活性化レベルへ遷移（Ｒｉｓｅ）させる。これにより、電源電位生成回路ＶＷＬは、第１メモリ電源電位ＶＤＤＭ１を電位差ΔＶだけプルダウン（降圧）して、読み出し時のワード線電源電位ＷＶＤＤＲ（＝ＶＤＤＭ１−ΔＶ）を生成する。
ステップＳ２：また、時刻ｔ２において、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移（ｆａｌｌ）させる。これにより、時刻ｔ３において、ワード線ＷＬが活性化し、ワード線ＷＬの近端部ＷＬＡがロウレベルの様な非選択レベルからハイレベルの様な選択レベルへ遷移（Ｒｉｓｅ）する。なお、ワード線ＷＬの選択レベルの電位は、読み出し時のワード線電源電位ＷＶＤＤＲである。
ワード線ＷＬの遠端部ＷＬＢの電位が緩やかに上昇（Ｒｉｓｅ）する。一方、第２配線Ｌ２の負荷はワード線ＷＬの負荷と比較して小さいので、第２配線Ｌ２の遠端部Ｙ２の電位は、読み出し時のワード線電源電位ＷＶＤＤＲまで、鋭く上昇（Ｒｉｓｅ）する。これにより、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移（ｆａｌｌ）し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン（ＯＮ）状態となる。そのため、時刻ｔ４において、ワード線ＷＬの遠端部ＷＬＢの電位が鋭く上昇（Ｒｉｓｅ）し、ハイレベルの様な選択レベルへ遷移する。
図７において、点線Ｚで示す波形は、特開２０１７−５４５７０号公報のアシストドライバを採用した場合におけるワード線ＷＬの遠端部ＷＬＢの電位変化を示している。図７から理解されるように、実線で示す本実施例の遠端部ＷＬＢの選択レベルへ遷移は、点線Ｚで示す波形と比較して、早い時刻に完了する。
ステップＳ３：時刻ｔ５において、プルアップイネーブル信号ＷＬＰＵＥをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移（Ｒｉｓｅ）させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオフ（ＯＦＦ）状態となる。
ステップＳ４：時刻ｔ６において、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移（Ｒｉｓｅ）させ、ワード線ＷＬを非活性化させる。これにより、時刻ｔ７において、ワード線ＷＬの近端部ＷＬＡがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移（ｆａｌｌ）し、配線Ｌ２の遠端部Ｙ２がハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移（ｆａｌｌ）する。そして、ワード線ＷＬの遠端部ＷＬＢがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ徐々に遷移（ｆａｌｌ）する。また、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移（Ｒｉｓｅ）し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオフ（ＯＦＦ）状態となる。
ステップＳ５：時刻ｔ８において、制御信号ＴＳＮＭをハイレベルの様な活性化レベルからロウレベルの様な非活性化レベルへ遷移（ｆａｌｌ）させる。これにより、電源電位生成回路ＶＷＬの生成する電源電位の電位レベルは、読み出し時のワード線電源電位ＷＶＤＤＲが第１メモリ電源電位ＶＤＤＭ１へ戻される。
次に、図を用いて、単位回路４におけるワード線ＷＬと第２配線Ｌ２の平面レイアウトおよび断面図を説明する。
（ワード線ＷＬと第２配線Ｌ２の平面レイアウトおよび断面図の説明）
図８は、単位回路４の概略的な平面レイアウトを説明する図である。図９は、図８のＡ−Ａ’線に沿う概略的な断面図を示している。図８において、ビア電極Ｖ１１〜Ｖ１７、およびビア電極Ｖ２１，Ｖ２２は、各ビア電極の形成される場所を模式的に示している。図９において、半導体チップＣＨＩＰは、ワード線ドライバ回路ＷＬＤ、複数のメモリセルＭＣ、ワード線プルアップ回路ＷＬＰＵを構成する各電界効果トランジスタが形成された半導体チップを模式的に表している。
図８には、Ｙ方向に縦に配置した４つの単位回路４の平面レイアウトが示されている。４つの単位回路４のおのおのは、Ｘ方向に並んで順次配置された、ワード線ドライバ回路ＷＬＤと、メモリアレイＭＣＡと、ワード線プルアップ回路ＷＬＰＵと、を含む。
ワード線ドライバ回路ＷＬＤは、Ｘ方向に延伸するように設けられた多結晶シリコン（ＰＯＬＹ）により構成された第１ゲート電極Ｇ１および第２ゲート電極Ｇ２と、Ｎ型不純物の導入されたＮ型不純物導入層（ＤＩＦＦ）Ｎ１と、Ｐ型不純物の導入されたＰ型不純物導入層（ＤＩＦＦ）Ｐ１と、を有する。第１ゲート電極Ｇ１および第２ゲート電極Ｇ２は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１およびＰチャネル型ＭＯＳ電界効果トランジスタＰＭ１のゲート電極を構成している。Ｎ型不純物導入層Ｎ１は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮＭ１のソース領域またはドレイン領域を構成する。Ｐ型不純物導入層Ｐ１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１のソース領域またはドレイン領域を構成する。つまり、この例では、１つのワード線ドライバ回路ＷＬＤは、並列接続された２つのＮチャネル型ＭＯＳ電界効果トランジスタＮＭ１と、並列接続された２つのＰチャネル型ＭＯＳ電界効果トランジスタＰＭ１と、により構成されている。
ワード線ＷＬは、Ｘ方向に延伸するように設けられた第２層目の金属配線層（Ｍ２）により構成される。ワード線ドライバ回路ＷＬＤの出力端子ｏは、図９に示す様に、第１層目の金属配線層（不図示）、および、ビア電極Ｖ１１を介して、ワード線ＷＬの第１部分Ｘ１またはワード線ＷＬの近端部ＷＬＡに接続される。ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢは、図８には図示されていないが、たとえば、第１層目の金属配線層（不図示）によって、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のドレインに接続される。
メモリアレイＭＣＡは、ワード線ＷＬの第３部分Ｘ３に接続される複数のメモリセル（ＭＣ）を含む。メモリアレイＭＣＡの複数のメモリセルは、ワード線ＷＬの第４部分Ｘ４に接続される第１メモリセル（ＭＣ１）と、ワード線ＷＬの第５部分Ｘ５に接続される第２メモリセル（ＭＣ２）と、を含む。メモリセル（ＭＣ、ＭＣ１、ＭＣ２）のおのおののレイアウトは、一例では、図４に示したメモリセルＭＣのレイアウト構成ＭＣＬを利用することができる。メモリセル（ＭＣ、ＭＣ１、ＭＣ２）のおのおののアクセストランジスタＮＡ１，ＮＡ２のゲートの接続ノードＮＤ１、ＮＤ２は、図９に示す様に、第１層目の金属配線層（不図示）およびビア電極Ｖ１２、Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６を介して、ワード線ＷＬに接続されている。
第２配線Ｌ２は、Ｘ方向に延伸するように設けられた第３層目の金属配線層（Ｍ３）により構成される。第２配線Ｌ２は、または、第３層目の金属配線層（Ｍ３）より上側の、たとえば、第４層目の金属配線層（Ｍ３以上）により構成することもできる。第２配線Ｌ２は、図９に示す様に、メモリアレイＭＣＡにおいて、ワード線ＷＬの上側に並走して設けられている。第２配線Ｌ２の第１部分Ｙ１は、ビア電極Ｖ２１を介して、ワード線ＷＬの第６部分Ｘ６に接続されている。第２配線Ｌ２の第２部分Ｙ２は、ビア電極Ｖ２２を介して、第２層目の金属配線層（Ｍ２）により構成される配線ＬＩＮ２に接続され、配線ＬＩＮ２は、さらに、ビア電極Ｖ１７および第１層目の金属配線層（不図示）を介して、ワード線プルアップ回路ＷＬＰＵ内のインバータ回路ＩＶ２の入力端子に接続される。
ワード線プルアップ回路ＷＬＰＵのインバータ回路ＩＶ２は、Ｘ方向に延伸するように設けられた多結晶シリコン（ＰＯＬＹ）により構成された第３ゲート電極Ｇ３および第４ゲート電極Ｇ４と、Ｎ型不純物の導入されたＮ型不純物導入層（ＤＩＦＦ）Ｎ２と、Ｐ型不純物の導入されたＰ型不純物導入層（ＤＩＦＦ）Ｐ２と、を有する。第３ゲート電極Ｇ３および第４ゲート電極Ｇ４は、インバータ回路ＩＶ２を構成するＮチャネル型ＭＯＳ電界効果トランジスタよびＰチャネル型ＭＯＳ電界効果トランジスタのゲート電極をそれぞれ構成している。Ｎ型不純物導入層Ｎ２は、インバータ回路ＩＶ２を構成するＮチャネル型ＭＯＳ電界効果トランジスタのソース領域またはドレイン領域を構成する。Ｐ型不純物導入層Ｐ２は、インバータ回路ＩＶ２を構成するＰチャネル型ＭＯＳ電界効果トランジスタのソース領域またはドレイン領域を構成する。
図８および図９に示す様に、ワード線ＷＬの負荷より小さい第２配線Ｌ２を、ワード線ＷＬの上側に並走する様に設けることができる。
（第２配線Ｌ２のレイアウトの変形例）
図８および図９では、第２配線Ｌ２はワード線ＷＬの上側に並走する様に設けた構成をしましたが、これに限定されない。第２配線Ｌ２は、ワード線ＷＬの横に、並走するように設けてもよい。図１０は、第２配線Ｌ２のレイアウトの変形例を示す図である。図１０において、図８および図９と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。また、図８と同様に、図１０において、第１ビア電極Ｖ１１〜Ｖ１７は、各ビア電極の形成される場所を模式的に示している。
図１０が図８および図９と異なる点は、図１０において、第２配線Ｌ２が、平面視で、ワード線ＷＬの第６部分Ｘ６において、ワード線ＷＬから上側に分岐し、メモリアレイＭＣＡにおいて、ワード線ＷＬの横に並走するように設けられている点である。そして、第２配線Ｌ２の第２部分Ｙ２において、下側に曲げられて、配線ＬＩＮ２を構成し、ビア電極Ｖ１７および第１層目の金属配線層（不図示）を介して、ワード線プルアップ回路ＷＬＰＵ内のインバータ回路ＩＶ２の入力端子に接続される。
図１０に示す様に、ＷＬの負荷より小さい第２配線Ｌ２を、ワード線ＷＬの横側に並走する様に設けることができる。
実施例１によれば、以下の効果を得ることができる。
１）第２配線Ｌ２の負荷はワード線ＷＬの負荷と比較して小さいので、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢがロウレベルからハイレベルへ遷移する前に、第２配線Ｌ２の第２部分Ｙ２はロウレベルからハイレベルへ遷移する。これにより、ワード線プルアップ回路ＷＬＰＵ内のインバータ回路ＩＶ２の出力信号がハイレベルからロウレベルへ遷移し、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン状態となり、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢの電位が電源電位生成回路ＶＷＬの生成した電位に基づいて、プルアップされる。
２）ワード線プルアップ回路ＷＬＰＵによるワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢのプルアップ動作の開始が速くできるので、ワード線ＷＬの第２部分Ｘ２または遠端部ＷＬＢにおける電位の遷移を高速化することができる。これにより、たとえば、ワード線ＷＬの第４部分Ｘ４に接続された第１メモリセル（ＭＣ１）の選択状態への遷移から若干遅れるものの、ワード線ＷＬの第５部分Ｘ５に接続された第２メモリセル（ＭＣ２）の選択状態への遷移を高速化できるので、メモリ装置１０２の読み出し動作や書き込み動作における全体的なアドレスアクセス時間を高速化することができる。
次に、実施例２を説明する。実施例２において、実施例１と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。実施例２では、実施例１の単位回路４の別の構成例を説明する。
図１１は、実施例２に係る単位回路４の構成例を示す図である。図１１が図３と異なる点は、図１１において、第２配線Ｌ２の第１部分（近端部）Ｙ１がインバータＩＶ１１の出力に接続され、インバータＩＶ１１の入力がインバータＩＶ１の出力に配線ＷＬＮを介して接続される点である。図１１の他の構成は、図３の構成と同じである。インバータＩＶ１１には、電源として、第１メモリ電源電位ＶＤＤＭ１と接地電位ＧＮＤとが供給される。
図１１において、プルアップイネーブル信号ＷＬＰＵＥがロウレベルの様な活性化レベルにされた状態において、インバータＩＶ１の出力がロウレベルになった後、第２配線Ｌ２の第１部分Ｙ１がインバータＩＶ１１によってハイレベルとなり、第２配線Ｌ２の第２部分Ｙ２がハイレベルとなり、配線Ｌ２ＢがインバータＩＶ２によってロウレベルとなる。これにより、ワード線プルアップ回路ＷＬＰＵが動作する。
（動作説明）
図１２は、実施例２に係る単位回路４の読み出し動作時におけるワード線の電位を説明する波形図である。図１２において、点線Ｚ１は実施例１におけるワード線ＷＬの遠端部ＷＬＢの電位レベルを示し、点線ＺＹ２は実施例１における第２配線Ｌ２の遠端部Ｙ２の電位レベルを示す。
時刻ｔ１において、プルアップイネーブル信号ＷＬＰＵＥをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオン状態となる。
時刻ｔ２において、制御信号ＴＳＮＭをロウレベルの様な非活性化レベルからハイレベルの様な活性化レベルへ遷移させる。これにより、電源電位生成回路ＶＷＬは、第１メモリ電源電位ＶＤＤＭ１を電位差ΔＶだけプルダウン（降圧）して、読み出し時のワード線電源電位ＷＶＤＤＲ（＝ＶＤＤＭ１−ΔＶ）を生成する。
また、時刻ｔ２において、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移させる。これにより、時刻ｔ３において、ワード線ＷＬが活性化し、ワード線ＷＬの近端部ＷＬＡがロウレベルの様な非選択レベルからハイレベルの様な選択レベルへ遷移する。なお、ワード線ＷＬの選択レベルの電位は、読み出し時のワード線電源電位ＷＶＤＤＲである。ワード線ＷＬの遠端部ＷＬＢの電位が緩やかに上昇する。一方、第２配線Ｌ２の負荷はワード線ＷＬの負荷と比較して小さいので、第２配線Ｌ２の遠端部Ｙ２の電位は、第１メモリ電源電位ＶＤＤＭ１まで、鋭く上昇する。これにより、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン状態となる。そのため、時刻ｔ４において、ワード線ＷＬの遠端部ＷＬＢの電位が鋭く上昇し、ハイレベルの様な選択レベルへ遷移する。図１２において、点線Ｚ１で示す波形は、実施例1におけるワード線ＷＬの遠端部ＷＬＢの電位変化を示している。図１２から理解されるように、実施例２のワード線ＷＬの負荷は実施例１のワード線ＷＬの負荷と比較して小さいので、実線で示す本実施例の遠端部ＷＬＢのレベルの遷移の開始時刻および選択レベルへ遷移時刻は、点線Ｚ１で示す波形と比較して、早い時刻に行われる。
時刻ｔ５において、プルアップイネーブル信号ＷＬＰＵＥをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオフ状態となる。
時刻ｔ６において、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移させ、ワード線ＷＬを非活性化させる。これにより、時刻ｔ７において、ワード線ＷＬの近端部ＷＬＡがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移し、配線Ｌ２の遠端部Ｙ２がハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移する。そして、ワード線ＷＬの遠端部ＷＬＢがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ徐々に遷移する。また、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオフ状態となる。
時刻ｔ８において、制御信号ＴＳＮＭをハイレベルの様な活性化レベルからロウレベルの様な非活性化レベルへ遷移させる。これにより、電源電位生成回路ＶＷＬの生成する電源電位の電位レベルは、読み出し時のワード線電源電位ＷＶＤＤＲが第１メモリ電源電位ＶＤＤＭ１へ戻される。
実施例２によれば、以下の効果を得ることができる。
第２配線Ｌ２は、ワード線ドライバ回路ＷＬＤの出力信号ではなく、ワード線ドライバ回路ＷＬＤの前段回路であるインバータＩＶ１およびインバータＩＶ１の出力信号によって駆動されるインバータＩＶ１１によって駆動される。したがって、ワード線ドライバ回路ＷＬＤは、実施例１と比較して負荷の少ないワード線ＷＬを駆動する。したがって、ワード線ＷＬの第１部分Ｘ１または近端部ＷＬＡは、実施例１と比較して、より速くロウレベルからハイレベルへ遷移することができる。
また、配線抵抗が高抵抗である先端プロセスでは、ワード線ドライバ回路ＷＬＤを構成するトランジスタ（ＰＭ１，ＮＭ１）のゲート幅を広くしても、ワード線ＷＬの選択動作は速くならないことがしばしばあり、実施例１の図８で示すワード線ドライバ回路ＷＬＤの占有面積を有効に活用できないことがある。実施例２では、ワード線ドライバ回路ＷＬＤとは別に、インバータＩＶ１１が必要となるので、ワード線ドライバ回路ＷＬＤを構成するトランジスタ（ＰＭ１，ＮＭ１）のゲート幅を小さく設計し、空いた領域に、インバータＩＶ１１を設ける。これにより、半導体チップの面積を有効に活用することが可能である。また、インバータＩＶ１１は、第１メモリ電源電位ＶＤＤＭ１より低い電源電位ＷＶＤＤＲで動作する必要がないので、より高速に第２配線Ｌ２を駆動することができる。
次に、実施例２の変形例をいくつか説明する。
（変形例１）
変形例１において、実施例２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１３は、変形例１に係る単位回路４の構成例を示す図である。図１３が図１１と異なる点は、図１３において、インバータＩＶ１１，ＩＶ２が削除されている点である。図１３の他の構成は、図１１の構成と同じである。
変形例１では、第２配線Ｌ２の第１部分（近端部）Ｙ１がインバータＩＶ１の出力に接続された配線ＷＬＮに直接的に接続され、第２配線Ｌ２の第２部分（遠端部）Ｙ２がワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のゲートに、配線Ｌ２Ｂを介して接続される。したがって、インバータＩＶ１の出力信号によって、第２配線Ｌ２が直接的に駆動される。
変形例１によれば、インバータＩＶ１１，ＩＶ２が削除されているので、半導体チップの面積を削減することができる。
（変形例２）
変形例２において、実施例２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１４は、変形例２に係る単位回路４の構成例を示す図である。図１４が図１１と異なる点は、図１４において、インバータＩＶ１１がワード線プルアップ回路ＷＬＰＵ内に配置された点である。図１４の他の構成は、図１１の構成と同じである。
変形例２では、第２配線Ｌ２の第１部分（近端部）Ｙ１がインバータＩＶ１の出力に配線ＷＬＮに直接的に接続され、第２配線Ｌ２の第２部分（遠端部）Ｙ２が２つのインバータＩＶ１１、ＩＶ２を介して、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のゲートに接続される。ワード線プルアップ回路ＷＬＰＵ内に配置された２つのインバータＩＶ１１、ＩＶ２は、波形成形の役割を有する。
変形例２によれば、インバータＩＶ１の出力を２つのインバータＩＶ１１、ＩＶ２によって波形成形することにより、ワード線プルアップ回路ＷＬＰＵの高速なプルアップ動作が可能である。
（変形例３）
変形例３において、実施例２と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１５は、変形例３に係る単位回路４の構成例を示す図である。図１５が図１１と異なる点は、図１５において、電源電位生成回路ＶＷＬとは別の電源電位生成回路ＶＷＬ２が設けられている点である。図１５の他の構成は、図１１の構成と同じである。
電源電位生成回路ＶＷＬ２の出力電位ＷＶＤＤ２は、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１１のソースに接続されている。電源電位生成回路ＶＷＬ２の構成及び動作は、実施例１の電源電位生成回路ＶＷＬの構成及び動作と同じであるので、説明は省略する。電源電位生成回路ＶＷＬ２の出力電位ＷＶＤＤ２の電位レベルは、制御信号ＴＳＮＭのハイレベルに基づいて、第１メモリ電源電位ＶＤＤＭ１から電位差ΔＶ分降圧された電位（ＶＤＤＭ１−ΔＶ）となる。ここで、ＶＤＤＭ１−ΔＶは、メモリ装置１０２のワード線ドライバ回路ＷＬＤのリード時における電源電位ＷＶＤＤＲ２となる。
図１１では、電源電位生成回路ＶＷＬの出力電位ＷＶＤＤがワード線ドライバ回路ＷＬＤとワード線プルアップ回路ＷＬＰＵに接続されるため、電源電位生成回路ＶＷＬの負荷が大きい。そのため、出力電位ＷＶＤＤがプルダウンされる前に、ワード線ＷＬがハイレベルに上昇してしまい、メモリセルＭＣが安定に動作しない可能性が考えられる。
変形例３では、ワード線プルアップ回路ＷＬＰＵ側にも別に電源電位生成回路ＶＷＬ２を有する構成である。ワード線ドライバ回路ＷＬＤ側では電源電位生成回路ＶＷＬが出力電位ＷＶＤＤを生成し、ワード線プルアップ回路ＷＬＰＵ側では電源電位生成回路ＶＷＬ２が出力電位ＷＶＤＤ２を生成する。電源電位生成回路ＶＷＬの負荷が減るので、出力電位ＷＶＤＤ、ＷＶＤＤ２を、速やかに、ワード線ドライバ回路ＷＬＤのリード時における電源電位ＷＶＤＤＲ、ＷＶＤＤＲ２へプルダウンさせることができる。
（変形例４）
変形例４において、変形例３と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１６は、変形例４に係る単位回路４の構成例を示す図である。図１７は、変形例４に係る単位回路４の読み出し動作時におけるワード線の電位を説明する波形図である。図１６が図１５と異なる点は、図１６において、出力電位ＷＶＤＤ２がメモリセルＭＣを模した寄生容量素子Ｃ１〜Ｃｎを用いて生成される点と、制御信号ＴＳＮＭをゲートに受けるＰチャネル型ＭＯＳ電界効果トランジスタＰ１１によって容量素子Ｃ１〜Ｃｎを充電する点と、である。図１６の他の構成は、図１５の構成と同じである。
Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のソースは、第１メモリ電源電位ＶＤＤＭ１に接続され、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のゲートは、制御信号ＴＳＮＭを受けるように接続される。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１のドレインは、メモリセルＭＣを模した容量素子Ｃ１〜Ｃｎが接続される配線Ｌ１０に接続され、また、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のドレインに、配線Ｌ１１を用いて接続される。配線Ｌ１０は、ワード線ＷＬに並走して設けられている。
次に、図１７を用いて変形例４の動作を説明する。
制御信号ＴＳＮＭがロウレベルの時、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１はオン状態となるので、配線Ｌ１０は第１メモリ電源電位ＶＤＤＭ１に接続され、容量素子Ｃ１〜Ｃｎが充電される。
時刻ｔ１において、制御信号ＴＳＮＭがハイレベルになると、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１はオフ状態となり、配線Ｌ１０はフローティング状態となる。また、電源電位生成回路ＶＷＬが出力電位ＷＶＤＤＲを生成する。
インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルがロウレベル、ワード線ＷＬの近端部ＷＬＡがハイレベル、第２配線Ｌ２の遠端部Ｙ２がハイレベル、配線Ｌ２Ｂがロウレベルとなると、ワード線プルアップ回路ＷＬＰＵ内のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン（ＯＮ）状態となる。これにより、容量素子Ｃ１〜Ｃｎに充電された電荷に基づいて、電源電位ＷＶＤＤＲ２が生成され、ワード線ＷＬの遠端部ＷＬＢが生成された電源電位ＷＶＤＤＲ２を用いてプルアップされる。つまり、ワード線ＷＬの遠端部ＷＬＢは、容量素子Ｃ１〜Ｃｎに充電された電荷によってプルアップされる。
時刻ｔ２において、制御信号ＴＳＮＭがハイレベルからロウレベルへ遷移すると、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１はオン状態となり、配線Ｌ１０に接続された容量素子Ｃ１〜Ｃｎが充電される。
変形例４によれば、容量素子Ｃ１〜Ｃｎに充電された電荷がワード線ＷＬへ供給されるため、ワード線ＷＬは第１メモリ電源電位ＶＤＤＭ１まで上昇しないので、メモリセルＭＣは安定した動作を行うことができる。また、容量素子Ｃ１〜Ｃｎは、ワード線ＷＬに接続された複数のメモリセルＭＣを模しているので、メモリアレイＭＣＡのワード線の本数や相補ビット線対（ＢＴ，／ＢＴ）の本数が変更されても、同等の効果を得ることができる。
（変形例５）
変形例５において、変形例４と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１８は、変形例５に係るメモリ装置の構成例を示す図である。変形例５では、変形例４で説明した配線Ｌ１０を複数本（配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３）設けた場合において、メモリ装置１０２上での配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３のレイアウト配置が説明される。そして、配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３のおのおのは、複数の単位回路４に対して共用して利用される。図１８では、配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３のおのおのに付加される容量素子Ｃ１〜Ｃｎは記載していないが、変形例４で説明した配線Ｌ１０と同様に、配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３のおのおのには、容量素子Ｃ１〜Ｃｎが付加されている。
図１８に示す様に、メモリアレイＭＣＡには、変形例４で説明した複数の単位回路４が配置される。メモリアレイＭＣＡには、一例では、４本の配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３が、ワード線ＷＬの延在方向と同一の方向であるＸ方向に並走するように設けられる。配線Ｌ１０＿０はメモリアレイＭＣＡの下側に設けられ、配線Ｌ１０＿３はメモリアレイＭＣＡの上側に設けられ、配線Ｌ１０＿１、１０＿２は、配線Ｌ１０＿０と配線Ｌ１０＿３との間のメモリアレイＭＣＡの上に設けられる。
配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３のそれぞれには、変形例４で説明したＰチャネル型ＭＯＳ電界効果トランジスタＰ１１に対応するＰチャネル型ＭＯＳ電界効果トランジスタＰ１１＿０，Ｐ１１＿１，Ｐ１１＿２，Ｐ１１＿３が接続されている。配線Ｌ１１＿０，Ｌ１１＿１，Ｌ１１＿２，Ｌ１１＿３は、変形例４で説明した配線Ｌ１１に対応する。配線Ｌ１１＿０，Ｌ１１＿１，Ｌ１１＿２，Ｌ１１＿３は、ワード線プルアップ回路ＷＬＰＵの形成される領域内において、ワード線ＷＬの延在方向と異なる方向であるＹ方向（垂直方向）に延在して設けられる。配線Ｌ１１＿３の部分に例示的に示されるように、変形例４で説明した複数の単位回路４内の複数のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のソースが接続される。配線Ｌ１１＿０，Ｌ１１＿１，Ｌ１１＿２においても、配線Ｌ１１＿３と同様に、複数の単位回路４内の複数のＰチャネル型ＭＯＳ電界効果トランジスタＰ１２のソースが接続される。
なお、図１８において、パワースイッチ（Ｐｏｗｅｒ ＳＷ）は、たとえば、複数のメモリセルＭＣのリーク電流を削減するために設けられるＭＯＳトランジスタなどのスイッチ素子を示している。また、タップ（ＴＡＰ）は、複数のメモリセルＭＣの形成されるＮ型ウエルやＰ型ウエルを、所望の参照電位（ＧＮＤ，ＶＤＤＭ２）に接続させるための領域を示している。
変形例５では、配線（Ｌ１０＿０とＬ１１＿０，Ｌ１０＿１とＬ１１＿１，Ｌ１０＿２とＬ１１＿２，Ｌ１０＿３とＬ１１＿３）のおのおのは、複数行のワード線ＷＬで共有することが可能である。変形例５では、変形例４の配線Ｌ１１をワード線ＷＬと垂直方向に分割してメモリアレイＭＣＡ上で複数の配線Ｌ１０＿０，Ｌ１０＿１，Ｌ１０＿２，Ｌ１０＿３を有する構成をとる。変形例４で示したように、配線Ｌ１０はワード線ＷＬを模した寄生容量（容量素子Ｃ１〜Ｃｎ）が持つことが望ましいが、複数のワード線ＷＬで配線Ｌ１０を共有すると、ワード線ＷＬと垂直方向の寄生容量（配線Ｌ１１の寄生容量）が発生する。変形例５に示す様に、変形例４の配線Ｌ１１をワード線ＷＬと垂直方向（Ｙ方向）に分割した配線Ｌ１１＿０，Ｌ１１＿１，Ｌ１１＿２，Ｌ１１＿３とすることで、配線（Ｌ１０＿０とＬ１１＿０，Ｌ１０＿１とＬ１１＿１，Ｌ１０＿２とＬ１１＿２，Ｌ１０＿３とＬ１１＿３）のおのおの寄生容量がよりワード線ＷＬの延在方向（Ｘ方向）の依存が強くなる。したがって、メモリアレイＭＣＡのワード線の本数や相補ビット線対（ＢＴ，／ＢＴ）の本数が変更されても、配線（Ｌ１０＿０とＬ１１＿０，Ｌ１０＿１とＬ１１＿１，Ｌ１０＿２とＬ１１＿２，Ｌ１０＿３とＬ１１＿３）の寄生容量は、よりワード線ＷＬの寄生容量を模すことが可能である。
（変形例６）
変形例６において、変形例３と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図１９は、変形例６に係る単位回路４の構成例を示す図である。図１９が図１５と異なる点は、図１９において、電源電位生成回路ＶＷＬが削除されて、第１メモリ電源電位ＶＤＤＭ１がワード線ドライバ回路ＷＬＤの電源電位として利用される点と、ワード線ドライバ回路ＷＬＤに、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ２が設けられた点である。ワード線ドライバ回路ＷＬＤは、入力端子ｉに入力される電位に応じて、出力端子ｏに、第１メモリ電源電位ＶＤＤＭ１または接地電位ＧＮＤを供給することで、ワード線ＷＬの電位を変化させる。図１９の他の構成は、図１５の構成と同じである。
Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ２のソースドレイン経路は、ワード線ＷＬと接地電位ＧＮＤの供給される配線との間に接続され、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ２のゲートは、ワード線ドライバ回路ＷＬＤの入力端子ｉに接続されている。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ２のソースはワード線ＷＬまたはワード線ドライバ回路ＷＬＤの出力端子ｏに接続され、Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ２のドレインは、接地電位ＧＮＤの供給される配線に接続される。
変形例６では、ワード線ＷＬに直接プルダウンするＰチャネル型ＭＯＳ電界効果トランジスタＰＭ２を有し、ワード線プルアップ回路ＷＬＰＵ側には電源電位生成回路ＶＷＬ２を有する構成である。Ｐチャネル型ＭＯＳ電界効果トランジスタＰＭ１とＰＭ２は電源電位生成回路ＶＷＬ２で生成される出力電位ＷＶＤＤ２（ＷＶＤＤＲ２）と同等の電圧（ＷＶＤＤ（ＷＶＤＤＲ）が生成可能である駆動能力比を有する。
ワード線ＷＬがハイレベルの期間中は、プルダウンされた電源電位ＷＶＤＤＲ２を供給するために、制御信号ＴＳＮＭはハイレベルである必要がある。しかし、メモリアレイＭＣＡのワード線の本数や相補ビット線対（ＢＴ，／ＢＴ）の本数が多様なメモリ装置１０２では、ワード線ドライバ回路ＷＬＤの電源制御を制御信号ＴＳＮＭで行う場合、タイミングの調整が困難であることがしばしばある。ワード線ＷＬを直接プルダウンするＰチャネル型ＭＯＳ電界効果トランジスタＰＭ２を設けたので、ワード線ドライバ回路ＷＬＤの電源制御において、タイミング制御が不要となる。一方で、ワード線プルアップ回路ＷＬＰＵ側の電源電位生成回路ＶＷＬ２は、制御信号ＴＳＮＭとプルアップイネーブル信号ＷＬＰＵＥの２本により、比較的容易に、電源電位ＷＶＤＤＲ２の生成タイミングを制御することができる。
（変形例７）
変形例７において、変形例６と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図２０は、変形例７に係る単位回路４の構成例を示す図である。図２１は、変形例７に係る単位回路４の読み出し動作時におけるワード線の電位を説明する波形図である。図２０が図１９と異なる点は、図２０において、ワード線プルアップ回路ＷＬＰＵに、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２が設けられた点である。図２０の他の構成は、図１９の構成と同じである。
Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２のゲートは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２のゲートに接続され、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２のソースドレイン経路は、ワード線ＷＬの遠端部Ｘ２（ＷＬＢ）において、ワード線ＷＬと接地電位ＧＮＤとの間に接続される。Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２は、インバータの出力信号のハイレベルに基づいて、ワード線ＷＬの遠端部Ｘ２（ＷＬＢ）の電位レベルをハイレベルの様な選択レベルからロウレベルの様な非選択レベルへプルダウンする。
次に、図２１を用いて変形例７の動作を説明する。
時刻ｔ１において、プルアップイネーブル信号ＷＬＰＵＥをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオン状態となる。
時刻ｔ２において、制御信号ＴＳＮＭをロウレベルの様な非活性化レベルからハイレベルの様な活性化レベルへ遷移させる。これにより、電源電位生成回路ＶＷＬ２は、第１メモリ電源電位ＶＤＤＭ１を電位差ΔＶだけプルダウン（降圧）して、読み出し時のワード線電源電位ＷＶＤＤＲ２（＝ＶＤＤＭ１−ΔＶ）を生成する。
また、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移させる。これにより、ワード線ＷＬが活性化し、ワード線ＷＬの近端部ＷＬＡがロウレベルの様な非選択レベルからハイレベルの様な選択レベルへ遷移する。なお、ワード線ＷＬの選択レベルの電位は、読み出し時のワード線電源電位ＷＶＤＤＲ２である。ワード線ＷＬの遠端部ＷＬＢの電位が緩やかに上昇する。
一方、第２配線Ｌ２の負荷はワード線ＷＬの負荷と比較して小さいので、第２配線Ｌ２の遠端部Ｙ２の電位は、第１メモリ電源電位ＶＤＤＭ１まで、鋭く上昇する。これにより、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ハイレベルの様な非選択レベルからロウレベルの様な選択レベルへ遷移し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオン状態となり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２がオフ状態となる。これにより、ワード線ＷＬの遠端部ＷＬＢの電位が鋭く上昇し、ハイレベルの様な選択レベルへ遷移する。
時刻ｔ３において、プルアップイネーブル信号ＷＬＰＵＥをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移させる。これにより、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１がオフ状態となる。
時刻ｔ４において、インバータＩＶ１の出力に接続される配線ＷＬＮの電位レベルをロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移させ、ワード線ＷＬを非活性化させる。これにより、ワード線ＷＬの近端部ＷＬＡがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移し、配線Ｌ２の遠端部Ｙ２がハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ遷移する。そして、ワード線ＷＬの遠端部ＷＬＢがハイレベルの様な選択レベルからロウレベルの様な非選択レベルへ徐々に遷移する。また、インバータ回路ＩＶ２の出力端子に接続された配線Ｌ２Ｂの電位レベルは、ロウレベルの様な選択レベルからハイレベルの様な非選択レベルへ遷移し、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１２がオフ状態となり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１２がオン状態となる。これにより、ワード線ＷＬの遠端部ＷＬＢの電位レベルが鋭く下降（プルダウン）し、ロウレベルの様な非選択レベルへ速やかに遷移する。なお、図２１において、点線Ｚ１２で示す波形は、変形例６におけるワード線ＷＬの遠端部ＷＬＢのハイレベルからロウレベルへの電位変化を示している。このように、変形例7において、ワード線ＷＬの遠端部ＷＬＢのハイレベルからロウレベルへの電位変化は、点線Ｚ１２で示す波形と比較して、速くロウレベルへ遷移する。
時刻ｔ５において、制御信号ＴＳＮＭをハイレベルの様な活性化レベルからロウレベルの様な非活性化レベルへ遷移させる。これにより、電源電位生成回路ＶＷＬ２の生成する電源電位の電位レベルは、読み出し時のワード線電源電位ＷＶＤＤＲ２が第１メモリ電源電位ＶＤＤＭ１へ戻される。
変形例７によれば、ワード線ＷＬの遠端部ＷＬＢの電位レベルがロウレベルの様な非選択レベルへ速やかに遷移するので、メモリ装置１０２の読み出し動作や書き込み動作における全体的なアドレスアクセス時間を高速化することができる。
実施例１、実施例２および変形例１−７では、ワード線ＷＬの遠端部のプルアップ動作に関し説明した。実施例３では、メモリ装置１０２のビット線へ適用した場合の構成例を説明する。図２２は、実施例３に係る単位回路５の構成例を示す図である。図２３は、実施例３に係る単位回路５の動作を説明する図である。実施例３は、実施例１、実施例２および変形例１−７のいずれか１つと組み合わせて利用することが可能である。
図２２は、メモリ装置１０２の列方向の単位回路５を示している。単位回路５は、２つのライトドライバ回路ＷＤＣ１，ＷＤＣ２と、２つのカラムスイッチＹＳ１，ＹＳ２と、１対の相補ビット線ＢＴ、／ＢＴと、２本の配線Ｌ２０，Ｌ２１と、複数のメモリセルＭＣと、ビット線プリチャージ回路ＰＣＣと、ビット線電位制御回路ＢＬＰＤと、を含む。１対の相補ビット線ＢＴ、／ＢＴの一方のビット線ＢＴは第１ビット線と言うことができ、１対の相補ビット線ＢＴ、／ＢＴの他方のビット線／ＢＴは第２ビット線と言うことができる。なお、単位回路５において、複数のメモリセルＭＣのおのおのに接続されるワード線ＷＬは、図面の簡素化のため、描かれていない。
複数のメモリセルＭＣは、図４に示すメモリセルＭＣの構成を利用することができる。１つのメモリセルＭＣにおいて、アクセストランジスタＮＡ１のソースまたはドレインがビット線ＢＴに接続され、アクセストランジスタＮＡ２のソースまたはドレインがビット線／ＢＴに接続される。
カラムスイッチＹＳ１，ＹＳ２のおのおのは、そのカラム選択信号ＹＳＥ１を受けるゲートを有している。カラムスイッチＹＳ１のソースドレイン経路は、ビット線ＢＴとライトドライバ回路ＷＤＣ１の出力端子との間に接続される。カラムスイッチＹＳ２のソースドレイン経路は、ビット線／ＢＴとライトドライバ回路ＷＤＣ２の出力端子との間に接続される。カラムスイッチＹＳ１，ＹＳ２は、一例では、Ｎチャネル型ＭＯＳ電界効果トランジスタによって構成することができる。カラムスイッチＹＳ１，ＹＳ２のおのおのは、Ｎチャネル型ＭＯＳ電界効果トランジスタとＰチャネル型ＭＯＳ電界効果トランジスタとを用いたＣＭＯＳスイッチによって構成することもできる。
ライトドライバ回路ＷＤＣ１，ＷＤＣ２は、書き込みデータＤＴＢ、ＤＢＢとライトイネーブル信号ＷＴＥと、を入力される。ライトドライバ回路ＷＤＣ１，ＷＤＣ２のおのおのは、ライトイネーブル信号ＷＴＥによってその動作が制御される。書き込みデータＤＴＢがハイレベル、書き込みデータＤＢＢがロウレベルの場合、カラムスイッチＹＳ１，ＹＳ２がオン状態の時、ビット線ＢＴはハイレベルにされ、ビット線／ＢＴはロウレベルにされ、選択されたメモリセルに、データ“１”の書き込みが行われる。書き込みデータＤＴＢがロウレベル、書き込みデータＤＢＢがハイレベルの場合、カラムスイッチＹＳ１，ＹＳ２がオン状態の時、ビット線ＢＴはロウレベルにされ、ビット線／ＢＴはハイレベルにされ、選択されたメモリセルに、データ“０”の書き込みが行われる。言い換えると、ライトドライバ回路ＷＤＣ１は、入力されるライトイネーブル信号ＷＴＥに応じて、書き込みデータＤＴＢに対応する電位をビット線に供給することで、ビット線ＢＴの電位を変化させる。また、ライトドライバ回路ＷＤＣ２は、ライトイネーブル信号ＷＴＥに応じて、書き込みデータＤＢＢに対応する電位をビット線／ＢＴに供給することで、ビット線／ＢＴの電位を変化させる。
ビット線ＢＴは、ライトドライバ回路ＷＤＣ１の出力端子側、または、カラムスイッチＹＳ１側から見た場合、近端部ＢＴＡと遠端部ＢＴＢと、を有する。同様に、ビット線／ＢＴは、ライトドライバ回路ＷＤＣ２の出力端子側、または、カラムスイッチＹＳ２側から見た場合、近端部／ＢＴＡと遠端部／ＢＴＢと、を有する。
配線Ｌ２０は、ビット線ＢＴに並走して設けられた金属配線であり、近端部Ｌ２０Ａと遠端部Ｌ２０Ｂと、を有する。ビット線ＢＴの近端部ＢＴＡは、インバータ回路ＩＢ１を介して、配線Ｌ２０の近端部Ｌ２０Ａに接続される。配線Ｌ２１は、ビット線／ＢＴに並走して設けられた金属配線であり、近端部Ｌ２１Ａと遠端部Ｌ２１Ｂと、を有する。ビット線／ＢＴの近端部／ＢＴＡは、インバータ回路ＩＢ２を介して、配線Ｌ２１の近端部Ｌ２１Ａに接続される。
ビット線プリチャージ回路ＰＣＣは、１つのイコライズトランジスタＰＣ１と、２つのプリチャージトランジスタＰＣ２，ＰＣ３と、を含む。各トランジスタＰＣ１，ＰＣ２，ＰＣ３は、一例では、Ｐチャネル型ＭＯＳ電界効果トランジスタによって構成することができる。イコライズトランジスタＰＣ１は、プリチャージ制御信号ＰＣを受けるゲートと、ビット線ＢＴの近端部ＢＴＡとビット線／ＢＴの近端部／ＢＴＡとの間に接続されたソースドレイン経路と、を有する。プリチャージトランジスタＰＣ２は、プリチャージ制御信号ＰＣを受けるゲートと、第１メモリ電源電位ＶＤＤＭ１の供給される配線とビット線ＢＴの近端部ＢＴＡとの間に接続されたソースドレイン経路と、を有する。プリチャージトランジスタＰＣ３は、プリチャージ制御信号ＰＣを受けるゲートと、第１メモリ電源電位ＶＤＤＭ１の供給される配線とビット線／ＢＴの近端部／ＢＴＡとの間に接続されたソースドレイン経路と、を有する。
プリチャージ制御信号ＰＣがハイレベルにされた場合、各トランジスタＰＣ１，ＰＣ２，ＰＣ３はオフ状態となる。プリチャージ制御信号ＰＣがロウレベルにされた場合、各トランジスタＰＣ１，ＰＣ２，ＰＣ３はオン状態となる。オン状態のイコライズトランジスタＰＣ１によって、ビット線ＢＴの近端部ＢＴＡとビット線／ＢＴの近端部／ＢＴＡとが接続され、ビット線ＢＴの近端部ＢＴＡとビット線／ＢＴの近端部／ＢＴＡとの間の電位差がイコライズされる。また、オン状態のプリチャージトランジスタＰＣ２、ＰＣ３によって、ビット線ＢＴの近端部ＢＴＡの電位とビット線／ＢＴの近端部／ＢＴＡの電位とが所定のプリチャージ電位にされる。これにより、ビット線ＢＴの電位とビット線／ＢＴの電位とが、近端部（ＢＴＡ，／ＢＴＡ）側から遠端部（ＢＴＢ，／ＢＴＢ）側へ向けて、所定のプリチャージ電位にされる。
ビット線電位制御回路ＢＬＰＤは、１つのイコライズトランジスタＰＢ１と、２つのプルアップトランジスタＰＢ２，ＰＢ３と、イネーブルトランジスタＮＢ１と、２つのプルダウントランジスタＮＢ２，ＮＢ３と、を含む。イコライズトランジスタＰＢ１とプルアップトランジスタＰＢ２，ＰＢ３とは、ビット線ＢＴ，／ＢＴをプルアップするビット線プルアップ回路と見做すこともできる。イネーブルトランジスタＮＢ１とプルダウントランジスタＮＢ２，ＮＢ３とは、ビット線ＢＴ，／ＢＴをプルダウンするビット線プルダウン回路と見做すこともできる。イコライズトランジスタＰＢ１、プルアップトランジスタＰＢ２，ＰＢ３は、一例では、Ｐチャネル型ＭＯＳ電界効果トランジスタによって構成することができる。イネーブルトランジスタＮＢ１、プルダウントランジスタＮＢ２，ＮＢ３は、一例では、Ｎチャネル型ＭＯＳ電界効果トランジスタによって構成することができる。
イコライズトランジスタＰＢ１は、制御信号ＢＬＰＤＥを受けるゲートと、ビット線ＢＴの遠端部ＢＴＢとビット線／ＢＴの遠端部／ＢＴＢとの間に接続されたソースドレイン経路と、を有する。プルアップトランジスタＰＢ２は、制御信号ＢＬＰＤＥを受けるゲートと、第１メモリ電源電位ＶＤＤＭ１の供給される配線とビット線ＢＴの遠端部ＢＴＢとの間に接続されたソースドレイン経路と、を有する。プルアップトランジスタＰＢ３は、制御信号ＢＬＰＤＥを受けるゲートと、第１メモリ電源電位ＶＤＤＭ１の供給される配線とビット線／ＢＴの遠端部／ＢＴＢとの間に接続されたソースドレイン経路と、を有する。
制御信号ＢＬＰＤＥがハイレベルの場合、イコライズトランジスタＰＢ１とプルアップトランジスタＰＢ２，ＰＢ３とはオフ状態となる。制御信号ＢＬＰＤＥがロウレベルの場合、イコライズトランジスタＰＢ１とプルアップトランジスタＰＢ２，ＰＢ３とはオン状態となる。オン状態のイコライズトランジスタＰＢ１によって、ビット線ＢＴの遠端部ＢＴＢとビット線／ＢＴの遠端部／ＢＴＢとが接続され、ビット線ＢＴの遠端部ＢＴＢとビット線／ＢＴの遠端部／ＢＴＢとの間の電位差がイコライズされる。また、オン状態のプルアップトランジスタＰＢ２、ＰＢ３によって、ビット線ＢＴの遠端部ＢＴＢの電位とビット線／ＢＴの遠端部／ＢＴＢの電位とが所定のプルアップ電位にされる。これにより、ビット線ＢＴの電位とビット線／ＢＴの電位とが、遠端部（ＢＴＢ，／ＢＴＢ）側から近端部（ＢＴＡ，／ＢＴＡ）側へ向けて、所定のプルアップ電位にされる。
イネーブルトランジスタＮＢ１は、制御信号ＢＬＰＤＥを受けるゲートと、接地電位ＧＮＤに接続されたソーストレイン経路と、を有する。プルダウントランジスタＮＢ２は、配線Ｌ２０の遠端部Ｌ２０Ｂに接続されたゲートと、ビット線ＢＴの遠端部ＢＴＢとイネーブルトランジスタＮＢ１のソーストレイン経路との間に設けられたソーストレイン経路と、を有する。プルダウントランジスタＮＢ２のソーストレイン経路とイネーブルトランジスタＮＢ１のソーストレイン経路とは、ビット線ＢＴの遠端部ＢＴＢと接地電位ＧＮＤとの間に直列に接続される。プルダウントランジスタＮＢ３は、配線Ｌ２１の遠端部Ｌ２１Ｂに接続されたゲートと、ビット線／ＢＴの遠端部／ＢＴＢとイネーブルトランジスタＮＢ１のソーストレイン経路との間に設けられたソーストレイン経路と、を有する。プルダウントランジスタＮＢ３のソーストレイン経路とイネーブルトランジスタＮＢ１のソーストレイン経路とは、ビット線ＢＴの遠端部ＢＴＢと接地電位ＧＮＤとの間に直列に接続される。
イネーブルトランジスタＮＢ１は、制御信号ＢＬＰＤＥのハイレベルによって、オン状態になる。ロウレベルの書き込みデータＤＴＢを選択されたメモリセルに書き込む場合、カラムスイッチＹＳ１，ＹＳ２がオン状態にされ、ビット線ＢＴがライトドライバ回路ＷＤＣ１によってハイレベルからロウレベルへ遷移する。この場合、ビット線ＢＴの近端部ＢＴＡの電位レベルが、まず、ハイレベルからロウレベルへ遷移する。ビット線ＢＴの負荷容量は、複数のメモリセルＭＣが接続されるので比較的大きくなっている。そのため、ビット線ＢＴの遠端部ＢＴＢの電位レベルは、徐々にハイレベルから下降する。一方、インバータ回路ＩＢ１は、ビット線ＢＴの近端部ＢＴＡのハイレベルからロウレベルへの遷移に基づいて、配線Ｌ２０の近端部Ｌ２０Ａの電位レベルをロウレベルからハイレベルへ遷移させる。配線Ｌ２０は、複数のメモリセルＭＣが接続されるビット線ＢＴと比較して、負荷容量が少ないので、配線Ｌ２０の近端部Ｌ２０Ａのロウレベルからハイレベルへ遷移は速やかに、配線Ｌ２０の遠端部Ｌ２０Ｂへ伝達される。これにより、プルダウントランジスタＮＢ２がオフ状態からオン状態となり、ビット線ＢＴの遠端部ＢＴＢの電位レベルを速やかにロウレベルへ遷移させる。これにより、選択されたメモリセルへのデータの書き込が高速化される。なお、ハイレベルの書き込みデータＤＴＢを書き込む場合、ビット線／ＢＴがライトドライバ回路ＷＤＣ２によってハイレベルからロウレベルへ遷移する。以降の動作は、上記説明から当業者は容易に理解できると思われるので、その説明は省略する。
ここで、ビット線（ＢＴ，／ＢＴ）と配線（Ｌ２０、Ｌ２１）について説明する。ビット線（ＢＴ，／ＢＴ）を第１配線とした場合、配線（Ｌ２０、Ｌ２１）は第２配線と見做すことができる。
ビット線（ＢＴ，／ＢＴ）は、図２２に示す様に、第１部分Ｘ１と、第１部分Ｘ１と異なる第２部分Ｘ２と、第１部分Ｘ１と第２部分Ｘ２との間に設けられ、かつ、第１部分Ｘ１および第２部分Ｘ２とは異なる第３部分Ｘ３と、を含む。第１部分Ｘ１は、カラムスイッチ（ＹＳ１、ＹＳ２）を介してライトドライバ回路（ＷＤＣ１、ＷＤＣ２）に接続される。第２部分Ｘ２は、ビット線電位制御回路ＢＬＰＤ内に設けられた、プルダウントランジスタ（ＮＢ２，ＮＢ３）のドレインに接続される。第３部分Ｘ３は、メモリセルアレイＭＣＡに設けられた１列分の複数のメモリセルＭＣ内のアクセストランジスタＮＡ１，ＮＡ２のソースまたはドレインが接続される。したがって、第３部分Ｘ３は、メモリセル接続領域と見做すこともできる。複数のアクセストランジスタのソースまたはドレインは、ビット線（ＢＴ，／ＢＴ）に対する負荷容量と見做すことができる。
ライトドライバ回路（ＷＤＣ１，ＷＤＣ２）の出力端子側、または、カラムスイッチ（ＹＳ１，ＹＳ２）側からビット線（ＢＴ，／ＢＴ）を見た場合において、第１部分Ｘ１はビット線（ＢＴ，／ＢＴ）の近端部（ＢＴＡ，／ＢＴＡ）と見做すことができ、第２部分Ｘ２はビット線（ＢＴ，／ＢＴ）の遠端部（ＢＴＢ，／ＢＴＢ）と見做すことができる。
ビット線（ＢＴ，／ＢＴ）の第３部分Ｘ３は、さらに、第１部分Ｘ１の最も近くに位置する第４部分Ｘ４と、第２部分Ｘ２の最も近くに位置する第５部分Ｘ５と、を含む。１列分の複数のメモリセルＭＣは、第４部分Ｘ４にそのソースまたはドレインが接続されたアクセストランジスタＮＡ１，ＮＡ２を有する第１メモリセル（ＭＣ１）と、第５部分Ｘ５にそのソースまたはドレインが接続されたアクセストランジスタＮＡ１，ＮＡ２を有する第２メモリセル（ＭＣ２）と、を含む。ビット線（ＢＴ，／ＢＴ）は、さらに、第１部分Ｘ１および第４部分Ｘ４とは異なり、かつ、第１部分Ｘ１と第４部分Ｘ４との間に設けられた第６部分Ｘ６を有する。
配線（Ｌ２０、Ｌ２１）は、図２２に示す様に、第６部分Ｘ６に接続された第１部分Ｙ１と、第１部分Ｙ１と異なる第２部分Ｙ２と、を有する。第２部分Ｙ２は、ビット線電位制御回路ＢＬＰＤ内のプルダウントランジスタ（ＮＢ２，ＮＢ３）のゲートに接続される。ライトドライバ回路（ＷＤＣ１，ＷＤＣ２）の出力端子側、または、カラムスイッチ（ＹＳ１，ＹＳ２）側からビット線（ＢＴ，／ＢＴ）を見た場合において、第１部分Ｙ１は配線（Ｌ２０、Ｌ２１）の近端部と見做すことができ、第２部分Ｙ２は配線（Ｌ２０、Ｌ２１）の遠端部と見做すことができる。配線（Ｌ２０、Ｌ２１）は、ビット線（ＢＴ，／ＢＴ）と異なる金属配線層によって構成することできる。配線（Ｌ２０、Ｌ２１）は、また、ビット線（ＢＴ，／ＢＴ）と同層の金属配線層によって構成することもできる。配線（Ｌ２０、Ｌ２１）に接続されるトランジスタの数が少ないので、配線（Ｌ２０、Ｌ２１）の負荷容量は、ビット線（ＢＴ，／ＢＴ）の負荷容量と比較して、小さい。
次に、図２３を用いて、書き込み時におけるビット線ＢＴの電位の遷移を説明する。
時刻ｔ１において、制御信号ＢＬＰＤＥがロウレベルからハイレベルへ遷移する。これにより、イネーブルトランジスタＮＢ１がオン状態となる。ライトイネーブル信号ＷＴＥによってライトドライバ回路ＷＤＣ１，ＷＤＣ２が活性化され、ビット線プリチャージ回路ＰＣＣがプリチャージ制御信号ＰＣによって非活性化にされる。これにより、ビット線ＢＴの近端部ＢＴＡは、書き込みデータＤＴＢに基づいて、ロウレベル側へ鋭く遷移する。ビット線ＢＴの遠端部ＢＴＢは、ロウレベル側へ緩やかに遷移する。
時刻ｔ２において、配線Ｌ２０の負荷容量はビット線（ＢＴ，／ＢＴ）の負荷容量と比較して小さいので、配線Ｌ２０の遠端部Ｌ２０Ｂは鋭くロウレベルからハイレベルへ遷移する。これにより、プルダウントランジスタＮＢ２がオン状態となるので、ビット線ＢＴの遠端部ＢＴＢは、ロウレベルへ速やかに遷移する。
時刻ｔ３において、制御信号ＢＬＰＤＥがハイレベルからロウレベルへ遷移する。また、ライトイネーブル信号ＷＴＥによってライトドライバ回路ＷＤＣ１，ＷＤＣ２が非活性化され、ビット線プリチャージ回路ＰＣＣがプリチャージ制御信号ＰＣによって活性化にされる。これにより、ビット線ＢＴの近端部ＢＴＡは、ロウレベルからハイレベルへ鋭く遷移する。ビット線ＢＴの遠端部ＢＴＢは、ハイレベル側へ緩やかに遷移する。
時刻ｔ４において、制御信号ＢＬＰＤＥのロウレベルに基づいて、ビット線電位制御回路ＢＬＰＤ内のイコライズトランジスタＰＢ１、および、プルアップトランジスタＰＢ２，ＰＢ３がオン状態とされるので、ビット線ＢＴの遠端部ＢＴＢは、ハイレベル側へ速やかに遷移する。
実施例３によれば、ビット線（ＢＴ、／ＢＴ）の遠端部（ＢＴＢ，／ＢＴＢ）にビット線電位制御回路ＢＬＰＤを設け、負荷容量の少ない配線（Ｌ２０，Ｌ２１）によって、ビット線電位制御回路ＢＬＰＤ内のプルダウントランジスタ（ＮＢ２，ＮＢ３）を制御するので、ビット線の遠端部における電位レベルの遷移を高速化できる。したがって、メモリ装置１０２の書き込み動作におけるアドレスアクセス時間を高速化することができ、メモリ装置１０２の読み出し動作や書き込み動作における全体的なアドレスアクセス時間を高速化することができる。
（変形例８）
次に、変形例８を説明する。変形例８は、実施例３の単位回路５に入力される制御信号（ＢＬＰＤＥ、ＰＣ、ＷＴＥ）等の信号生成回路、ロウプリデコーダ、カラムデコーダなどについて説明する。変形例８において、実施例３と同一の機能を有する構成については、同一の符号を付し、その説明を省略する。図２４は、変形例８に係るメモリ装置１０２の構成例を説明する図である。図２５は、変形例８に係るメモリ装置１０２の動作を説明する図である。図２４において、単位回路５の構成は、図２２の単位回路５の構成と同じであるので、説明は省略する。また、図２４の単位回路５において、図面の簡素化のため、図２２の単位回路５で用いた符号の内、主な符号のみ抜粋して記載している。
図２４を参照し、アドレス信号ＡＤＤはロウアドレス信号とカラムアドレス信号とを含む。ロウアドレス信号は、ロウプリデコーダＲＰＤＥＣ１およびロウプリデコーダＲＰＤＥＣ２へ供給される。カラムアドレス信号はカラムデコーダＣＤＥＣへ供給される。
内部クロック信号発生回路ＣＧＥＮは内部クロックパルスＴＤＥＣを生成する。内部クロックパルスＴＤＥＣは、ロウプリデコーダＲＰＤＥＣ１、ＰＤＥＣ２およびカラムデコーダＣＤＥＣへ供給され、ロウプリデコーダＲＰＤＥＣ１、ＰＤＥＣ２およびカラムデコーダＣＤＥＣの動作を制御する。
ナンド回路ＮＡＮＤ２０〜２ｎ−１は、ロウメインデコーダの役割とワード線ドライバ回路（ＷＬＤ）の役割を有する。ナンド回路ＮＡＮＤ２０〜２ｎ−１の入力端子は、ロウプリデコーダＲＰＤＥＣ１、ＰＤＥＣ２の出力に接続される。ロウプリデコーダＲＰＤＥＣ１から出力されるロウ選択信号ＸＧＮ０〜ＸＧＮｎ−１は、ナンド回路ＮＡＮＤ２０〜２ｎ−１の入力端子にそれぞれ接続される。ナンド回路ＮＡＮＤ２０〜２ｎ−１の出力端子は、複数のメモリセルＭＣの接続されたワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続される。
カラムデコーダＣＤＥＣから出力されるカラム選択信号ＹＳＥ１は、カラムスイッチＹＳ１，ＹＳ２のゲートに供給される。なお、図２４には、カラム選択信号ＹＳＥ１のみが描かれており、カラムデコーダＣＤＥＣから出力される他のカラム選択信号は記載されていない。
プリチャージ制御回路ＰＣＣＮＴは、カラム選択信号ＹＳＥ１に基づいて、プリチャージ制御信号ＰＣを生成し、ビット線プリチャージ回路ＰＣＣ内のイコライズトランジスタＰＣ１、プリチャージトランジスタＰＣ２，ＰＣ３の各ゲートへ供給する。
ライト制御回路ＷＣＮＴは、内部クロック信号発生回路ＣＧＥＮにより生成された内部クロックパルスＴＤＥＣを受け、ライトイネーブル信号ＷＴＥを生成し、ライトドライバ回路ＷＤＣ１，ＷＤＣ２へ供給する。
ナンド回路ＮＡＮＤ２は、内部クロックパルスＴＤＥＣを反転した反転内部クロックパルスＴＤＥＣＢと、ロウプリデコーダＲＰＤＥＣ１から出力されるロウ選択信号ＸＧＮ０〜ＸＧＮｎ−１とを受けるようにされ、制御信号ＢＬＰＤＥを生成する。生成された制御信号ＢＬＰＤＥは、ビット線電位制御回路ＢＬＰＤへ供給される。
次に、図２５を用いて、メモリ装置１０２の動作を説明する。
時刻ｔ１において、内部クロックパルスＴＤＥＣがロウレベルからハイレベルへ遷移し、反転内部クロックパルスＴＤＥＣＢがハイレベルからロウレベルへ遷移する。内部クロックパルスＴＤＥＣのハイレベルへの遷移によって、ロウ選択信号ＸＧＮｎ−１がハイレベルからロウレベルへ遷移し、カラム選択信号ＹＳＥ１がロウレベルからハイレベルへ遷移する。
時刻ｔ２において、ロウ選択信号ＸＧＮｎ−１のロウレベルへの遷移によって、制御信号ＢＬＰＤＥがロウレベルからハイレベルへ遷移し、これにより、イネーブルトランジスタＮＢ１がオン状態となる。また、ワード線ＷＬｎ−１がロウレベルからハイレベルへ遷移し、ビット線ＢＴの近端部ＢＴＡは速やかにハイレベルからロウレベルへ遷移し、ビット線ＢＴの遠端部ＢＴＢはロウレベル側へ緩やかに遷移する。
時刻ｔ３において、配線Ｌ２０の負荷容量はビット線（ＢＴ，／ＢＴ）の負荷容量と比較して小さいので、配線Ｌ２０の遠端部Ｌ２０Ｂは鋭くロウレベルからハイレベルへ遷移する。これにより、プルダウントランジスタＮＢ２がオン状態となるので、ビット線ＢＴの遠端部ＢＴＢは、ロウレベルへ速やかに遷移する。
時刻ｔ４において、内部クロックパルスＴＤＥＣがハイレベルからロウレベルへ遷移し、反転内部クロックパルスＴＤＥＣＢがロウレベルからハイレベルへ遷移する。内部クロックパルスＴＤＥＣのロウレベルへの遷移によって、ロウ選択信号ＸＧＮｎ−１がロウレベルからハイレベルへ遷移し、カラム選択信号ＹＳＥ１がハイレベルからロウレベルへ遷移する。ロウ選択信号ＸＧＮｎ−１のハイレベルへの遷移によって、制御信号ＢＬＰＤＥがハイレベルからロウレベルへ遷移し、これにより、イネーブルトランジスタＮＢ１がオフ状態となる。また、ワード線ＷＬｎ−１がハイレベルからロウレベルへ遷移し、ビット線ＢＴの近端部ＢＴＡは速やかにロウレベルからハイレベルへ遷移し、ビット線ＢＴの遠端部ＢＴＢはハイレベル側へ緩やかに遷移する。
時刻ｔ５において、制御信号ＢＬＰＤＥのロウレベルに基づいて、ビット線電位制御回路ＢＬＰＤ内のイコライズトランジスタＰＢ１、および、プルアップトランジスタＰＢ２，ＰＢ３がオン状態とされるので、ビット線ＢＴの遠端部ＢＴＢは、ハイレベル側へ速やかに遷移する。配線Ｌ２０の負荷容量はビット線（ＢＴ，／ＢＴ）の負荷容量と比較して小さいので、配線Ｌ２０の遠端部Ｌ２０Ｂは鋭くハイレベルからロウレベルへ遷移する。
変形例８によれば、制御信号ＢＬＰＤＥは、内部クロックパルスＴＤＥＣと、内部クロックパルスＴＤＥＣとアドレス信号ＡＤＤはロウアドレス信号から生成されるロウ選択信号ＸＧＮ１〜ｎ−１のパルスを用いて生成する。メモリ装置１０２を構成する複数のトランジスタの仕上がりや、温度、電圧によって、ワード線ＷＬ１〜ｎ−１のハイレベル（選択レベル）の期間とビット線ＢＴのロウレベルの期間がずれてしまうことがある。しかし、ロウ選択信号ＸＧＮ１〜ｎ−１はワード線ＷＬ１〜ｎ−１のハイレベルの期間のパルス幅を決めているため、ワード線ＷＬ１〜ｎ−１がハイレベルの期間中はビット線ＢＴのプルアップがされず、ビット線ＢＴのロウレベルの期間が確保される効果がある。
実施例４は、ＴＣＡＭのサーチ線へ適用した場合の構成例を説明する。図２６は、実施例４に係るＴＣＡＭの単位回路６の構成例を示す図である。図２７は、インバータ回路（ＩＶ２３、ＩＶ２５）の構成を説明する図である。図２８は、実施例４に係る単位回路６のサーチ動作を説明する図である。
ＴＣＡＭ（Ｔｅｒｎａｒｙ Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）は、内容参照メモリであり、ＴＣＡＭの複数のメモリセルＴＣＡＭＭＣのおのおのは、“０”および“１”の他に“ドントケア（Don't Care）”の情報を記憶可能である。“ドントケア”は“０”および“１”のどちらでも良いことを示す。ＴＣＡＭにおいては、サーチデータ（ＳＴＤ，ＳＢＤ）がサーチ線対ＳＴ，ＳＢに入力され、各メモリセルＴＣＡＭＭＣにおいて、格納するデータと、サーチデータ（ＳＴＤ，ＳＢＤ）とが比較される。サーチデータ（ＳＴＤ，ＳＢＤ）と格納データとが一致する場合、マッチ線に一致結果が出力されるように構成されている。図２６には、ＴＣＡＭのサーチ線対ＳＴ，ＳＢを含む構成が単位回路６として示される。サーチ線対ＳＴ，ＳＢの一方のサーチ線ＳＴは、第１サーチ線と言うことができ、サーチ線対ＳＴ，ＳＢの他方のサーチ線ＳＢは第２サーチ線と言うことができる。
単位回路６は、サーチ線ドライバ回路ＳＤ１，ＳＤ２と、サーチ線対ＳＴ，ＳＢと、複数のメモリセルＴＣＡＭＭＣと、配線Ｌ３０、Ｌ３１と、を含む。サーチ線（ＳＴ、ＳＢ）を第１配線とした場合、配線（Ｌ３０、Ｌ３１）は第２配線と見做すことができる。
まず、図２９を用いて、メモリセルＴＣＡＭＭＣの構成例を説明する。図２９に示す様に、ＴＣＡＭの複数のメモリセルＴＣＡＭＭＣのおのおのは、メモリセルＭＣ００、ＭＣ１０と、データ比較回路ＤＣＭＰと、を含む。メモリセルＭＣ００、ＭＣ１０のおのおのは、６個のＭＯＳトランジスタを含むシングルポート型のメモリセル（６Ｔ ＳＰ ＳＲＡＭセル）である。
メモリセルＭＣ００は、第１および第２のＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２および第１乃至第４のＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＤ１、ＮＤ２を含む。第１および第２の負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ１、ＰＭ２のソースドレイン経路は、それぞれ電源電圧ＶＤＤの供給ラインと第１および第２記憶ノードＭＢ１、ＭＴ１との間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ１、ＭＢ１に接続される。第１および第２の駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ１、ＮＤ２のソースドレイン経路は、それぞれ第１および第２記憶ノードＭＢ１、ＭＴ１と接地電位ＶＳＳの供給ラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ１、ＭＢ１に接続される。第１および第２の転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴ１、ＮＴ２のソースドレイン経路は、それぞれ第１および第２記憶ノードＭＢ１、ＭＴ１とビット線ＢＬ１、ＢＬ０との間に接続され、それらのゲートはともにワード線ＷＬｅ０に接続される。ＭＯＳトランジスタＰＭ１、ＮＤ１は、第２記憶ノードＭＴ１の信号の反転信号を第１記憶ノードＭＢ１に与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ２、ＮＤ２は、第１記憶ノードＭＢ１の信号の反転信号を第２記憶ノードＭＴ１に与える第２のインバータを構成する。２つのインバータの入出力は、第１および第２記憶ノードＭＢ１、ＭＴ１の間に逆並列に接続されており、ラッチ回路を構成している。
メモリセルＭＣ１０は、第１および第２のＰチャネルＭＯＳトランジスタＰＭ３、ＰＭ４および第１乃至第４のＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４、ＮＤ３、ＮＤ４、を含む。第１および第２の負荷トランジスタとされるＰチャネルＭＯＳトランジスタＰＭ４、ＰＭ４のソースドレイン経路は、それぞれ電源電圧ＶＤＤの供給ラインと第１および第２記憶ノードＭＢ２、ＭＴ２との間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ２、ＭＢ２に接続される。第１および第２の駆動トランジスタとされるＮチャネルＭＯＳトランジスタＮＤ３、ＮＤ４のソースドレイン経路は、それぞれ第１および第２記憶ノードＭＢ２、ＭＴ２と接地電位ＶＳＳの供給ラインとの間に接続され、それらのゲートはそれぞれ第２および第１記憶ノードＭＴ２、ＭＢ２に接続される。第１および第２の転送トランジスタとされるＮチャネルＭＯＳトランジスタＮＴ３、ＮＴ４のソースドレイン経路は、それぞれ第１および第２記憶ノードＭＢ２、ＭＴ２とビット線ＢＬ２、ＢＬ１との間に接続され、それらのゲートはともにワード線ＷＬｏ０に接続される。
ＭＯＳトランジスタＰＭ３、ＮＤ３は、第２記憶ノードＭＴ２の信号の反転信号を第１記憶ノードＭＢ２に与える第１のインバータを構成する。ＭＯＳトランジスタＰＭ４、ＮＤ４は、第１記憶ノードＭＢ２の信号の反転信号を第２記憶ノードＭＴ２に与える第２のインバータを構成する。２つのインバータの入出力は、第１および第２記憶ノードＭＢ２、ＭＴ２の間に逆並列に接続されており、ラッチ回路を構成している。
データ比較回路ＤＣＭＰは、４つのＮチャネルＭＯＳトランジスタ（ＮＳ０−ＮＳ３）を含む。ＮチャネルＭＯＳトランジスタＮＳ０のソースドレイン経路とＮチャネルＭＯＳトランジスタＮＳ１のソースドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ０のゲートは、サーチ線対（ＳＴ、ＳＢ）の一方（サーチ線ＳＴ）に接続される。ＮチャネルＭＯＳトランジスタＮＳ１のゲートは、メモリセルＭＣ１０の第１記憶ノードＭＴ２に接続される。また、ＮチャネルＭＯＳトランジスタＮＳ２のソースドレイン経路とＮチャネルＭＯＳトランジスタＮＳ３のソースドレイン経路は、マッチ線ＭＬ０と接地電位ＶＳＳの供給ラインとの間に、直列に接続される。ＮチャネルＭＯＳトランジスタＮＳ２のゲートは、サーチ線対（ＳＴ、ＳＢ）の他方（サーチ線ＳＢ）に接続される。ＮチャネルＭＯＳトランジスタＮＳ３のゲートは、メモリセルＭＣ００の第２記憶ノードＭＢ１に接続される。
１つＴＣＡＭセルＴＣＥＬは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“＊”（ドントケア：don't care）の３値をＴＣＡＭデータとして格納することができる。たとえば、ＭＣ００の記憶ノードＭＢ１に“０”が格納され、ＭＣ１０の記憶ノードＭＴ２に“１”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“０”が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“１”が格納され、ＭＣ１０の記憶ノードＭＴ２に“０”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“１”が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“０”が格納され、ＭＣ１０の記憶ノードＭＴ２に“０”が格納されているとき、ＴＣＡＭセルＴＣＥＬには“＊”（ドントケア）が格納されているとする。ＭＣ００の記憶ノードＭＢ１に“１”が格納され、ＭＣ１０の記憶ノードＭＴ２に“１”が格納されている場合は使用しない。
サーチデータが“１”（すなわち、サーチ線ＳＴが“１”、かつ、サーチ線ＳＢが“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＭＢ１が“０”、かつ、記憶ノードＭＴ２が“１”）である場合には、ＭＯＳトランジスタＮＳ０、ＮＳ１がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。
サーチデータが“０”（すなわち、サーチ線ＳＴが“０”、かつ、サーチ線ＳＢが“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＭＢ１が“１”、かつ、記憶ノードＭＴ２が“０”）である場合には、ＭＯＳトランジスタＮＳ２、ＮＳ３がオン状態となるために、プリチャージされたマッチ線ＭＬの電位が接地電位まで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位まで引き抜かれる。
逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“＊”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“＊”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬの電位（電源電位ＶＤＤレベル）は維持される。
サーチ線ＳＴは、図２６に示す様に、第１部分Ｘ１と、第１部分Ｘ１と異なる第２部分Ｘ２と、第１部分Ｘ１と第２部分Ｘ２との間に設けられ、かつ、第１部分Ｘ１および第２部分Ｘ２とは異なる第３部分Ｘ３と、を含む。サーチ線ＳＴの第１部分Ｘ１は、サーチ線ドライバ回路ＳＤ１の出力端子に接続される。サーチ線ＳＴの第２部分Ｘ２は、インバータ回路ＩＶ２３内に設けられたプルダウントランジスタＮ２６(図２７参照）やプルアップトランジスタＰ２６(図２７参照）のドレインに接続される。サーチ線ＳＴの第３部分Ｘ３は、メモリセルアレイＭＣＡに設けられた１列分の複数のメモリセルＴＣＡＭＭＣ内のデータ比較回路ＤＣＭＰ内の複数のトランジスタＮＳ０のゲートが接続される。したがって、サーチ線ＳＴの第３部分Ｘ３は、メモリセル接続領域と見做すこともできる。複数のトランジスタＮＳ０のゲートは、サーチ線ＳＴに対する負荷容量と見做すことができる。サーチ線ドライバ回路ＳＤ１の出力端子側から見た場合において、サーチ線ＳＴの第１部分Ｘ１はサーチ線ＳＴの近端部ＳＴＡと見做すことができ、サーチ線ＳＴの第２部分Ｘ２はサーチ線ＳＴの遠端部ＳＴＢと見做すことができる。
また、サーチ線ＳＢは、図２６に示す様に、第１部分Ｘ１と、第１部分Ｘ１と異なる第２部分Ｘ２と、第１部分Ｘ１と第２部分Ｘ２との間に設けられ、かつ、第１部分Ｘ１および第２部分Ｘ２とは異なる第３部分Ｘ３と、を含む。サーチ線ＳＢの第１部分Ｘ１は、サーチ線ドライバ回路ＳＤ２の出力端子に接続される。サーチ線ＳＢの第２部分Ｘ２は、インバータ回路ＩＶ２５内に設けられたプルダウントランジスタＮ２６(図２７参照）やプルアップトランジスタＰ２６(図２７参照）のドレインに接続される。サーチ線ＳＢの第３部分Ｘ３は、メモリセルアレイＭＣＡに設けられた１列分の複数のメモリセルＴＣＡＭＭＣ内のデータ比較回路ＤＣＭＰ内の複数のトランジスタＮＳ２のゲートが接続される。したがって、サーチ線ＳＢの第３部分Ｘ３は、メモリセル接続領域と見做すこともできる。複数のトランジスタＮＳ２のゲートは、サーチ線ＳＢに対する負荷容量と見做すことができる。サーチ線ドライバ回路ＳＤ２の出力端子側から見た場合において、サーチ線ＳＢの第１部分Ｘ１はサーチ線ＳＢの近端部ＳＢＡと見做すことができ、サーチ線ＳＢの第２部分Ｘ２はサーチ線ＳＢの遠端部ＳＢＢと見做すことができる。
サーチ線（ＳＴ，ＳＢ）の第３部分Ｘ３は、さらに、第１部分Ｘ１の最も近くに位置する第４部分Ｘ４と、第２部分Ｘ２の最も近くに位置する第５部分Ｘ５と、を含む。１列分の複数のＴＣＡＭメモリセルＴＣＡＭＭＣは、第４部分Ｘ４にそれぞれのゲートが接続されたトランジスタＮＳ０，ＮＳ２を有する第１メモリセル（ＭＣ１）と、第５部分Ｘ５にそれぞれのゲートが接続されたトランジスタＮＳ０，ＮＳ２を有する第２メモリセル（ＭＣ２）と、を含む。サーチ線（ＳＴ，ＳＢ）は、さらに、第１部分Ｘ１および第４部分Ｘ４とは異なり、かつ、第１部分Ｘ１と第４部分Ｘ４との間に設けられた第６部分Ｘ６を有する。
サーチ線ドライバ回路ＳＤ１，ＳＤ２は、サーチイネーブル信号ＳＴＥを入力端子に受け、サーチイネーブル信号ＳＴＥの反転信号ＳＴＥＮを出力端子から出力するインバータ回路ＩＶ２１の出力端子に接続され、サーチイネーブル信号ＳＴＥの反転信号ＳＴＥＮによって制御される。サーチ線ドライバ回路ＳＤ１はサーチデータＳＴＤを受けるようにされ、サーチ線ドライバ回路ＳＤ１の出力はサーチ線ＳＴの近端部ＳＴＡに接続される。サーチ線ドライバ回路ＳＤ２は、サーチデータＳＢＤを受けるようにされ、サーチ線ドライバ回路ＳＤ２の出力はサーチ線ＳＢの近端部ＳＢＡに接続される。つまり、サーチ線ＳＴは、サーチ線ドライバ回路ＳＤ１の出力から見た場合、近端部ＳＴＡと遠端部ＳＴＢとを有する。また、サーチ線ＳＢは、サーチ線ドライバ回路ＳＤ２の出力から見た場合、近端部ＳＢＡと遠端部ＳＢＢとを有する。サーチ線ドライバ回路ＳＤ１は、サーチイネーブル信号ＳＴＥの反転信号ＳＴＥＮに応じて、サーチデータＳＴＤに対応する電位をサーチ線ＳＴに供給することで、サーチ線ＳＴの電位を変化させる。また、サーチ線ドライバ回路ＳＤ２は、サーチイネーブル信号ＳＴＥの反転信号ＳＴＥＮに応じて、サーチデータＳＢＤに対応する電位をサーチ線ＳＢに供給することで、サーチ線ＳＢの電位を変化させる。なお、サーチ線ドライバＳＤ１，ＳＤ２には、サーチイネーブル信号ＳＴＥがインバータ回路ＩＶ２１を介さずに入力されてもよい。
複数のメモリセルＴＣＡＭＭＣは、近端部ＳＴＡ、ＳＢＡと遠端部ＳＴＢ、ＳＢＢの間において、サーチ線ＳＴとサーチ線ＳＢとの間に接続されている。
配線Ｌ３０は、サーチ線ＳＴに並走して設けられた金属配線であり、第１部分Ｙ１と、第１部分Ｙ１と異なる第２部分Ｙ２と、を有する。配線Ｌ３０の第１部分Ｙ１は、インバータ回路ＩＶ２２の出力端子に接続される。インバータ回路ＩＶ２２の入力端子は、サーチ線ＳＴの第６部分Ｘ６に接続される。配線Ｌ３０の第２部分Ｙ２は、インバータ回路ＩＶ２３の入力端子に接続される。インバータＩＶ２３の出力端子はサーチ線ＳＴの第２部分Ｘ２に接続される。サーチ線ドライバ回路ＳＤ１側から見た場合において、配線Ｌ３０の第１部分Ｙ１は配線Ｌ３０の近端部Ｌ３０Ａと見做すことができ、配線Ｌ３０の第２部分Ｙ２は配線Ｌ３０の遠端部Ｌ３０Ｂと見做すことができる。配線Ｌ３０の負荷容量は、複数のメモリセルＴＣＡＭＭＣが接続されるサーチ線ＳＴの負荷容量と比較して、小さい。
配線Ｌ３１は、サーチ線ＳＢに並走して設けられた金属配線であり、第１部分Ｙ１と、第１部分Ｙ１と異なる第２部分Ｙ２と、を有する。配線Ｌ３１の第１部分Ｙ１は、インバータ回路ＩＶ２４の出力端子に接続される。インバータ回路ＩＶ２４の入力端子は、サーチ線ＳＢの第６部分Ｘ６に接続される。配線Ｌ３１の第２部分Ｙ２は、インバータ回路ＩＶ２５の入力端子に接続される。インバータＩＶ２５の出力端子はサーチ線ＳＢの第２部分Ｘ２に接続される。サーチ線ドライバ回路ＳＤ２側から見た場合において、配線Ｌ３１の第１部分Ｙ１は配線Ｌ３１の近端部Ｌ３１Ａと見做すことができ、配線Ｌ３１の第２部分Ｙ２は配線Ｌ３１の遠端部Ｌ３１Ｂと見做すことができる。配線Ｌ３１の負荷容量は、複数のメモリセルＴＣＡＭＭＣが接続されるサーチ線ＳＢの負荷容量と比較して、小さい。
図２７に示す様に、インバータ回路ＩＶ２３、ＩＶ２５のおのおのは、プルアップトランジスタとされるＰチャネル型ＭＯＳ電界効果トランジスタＰ２６と、プルダウントランジスタとされるＮチャネル型ＭＯＳ電界効果トランジスタＮ２６と、を含む。Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２６は、入力ｉに接続されたゲートと、メモリ電源電位ＶＤＤＭ２に接続されたソースと、出力ｏに接続されたドレインと、を有する。Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２６は、入力ｉに接続されたゲートと、接地電位ＧＮＤに接続されたソースと、出力ｏに接続されたドレインと、を有する。インバータ回路ＩＶ２３の場合、入力ｉは、配線Ｌ３０の遠端部Ｌ３０Ｂに接続され、出力ｏはサーチ線ＳＴの遠端部ＳＴＢに接続される。インバータ回路ＩＶ２５の場合、入力ｉは、配線Ｌ３１の遠端部Ｌ３１Ｂに接続され、出力ｏはサーチ線ＳＢの遠端部ＳＢＢに接続される。
図２６において、サーチ線ＳＴが、サーチデータＳＴＤに基づいて、ロウレベルからハイレベルへ遷移する場合、サーチ線ＳＴの近端部ＳＴＡの電位レベルはロウレベルからハイレベルへ速やかに遷移する。サーチ線ＳＴは負荷容量が大きいので、サーチ線ＳＴの遠端部ＳＴＢの電位レベルは、徐々にロウレベルからハイレベル側へ上昇する。一方、配線Ｌ３０は負荷容量が小さいので、配線Ｌ３０の遠端部Ｌ３０Ｂの電位レベルはハイレベルからロウレベルへ速やかに遷移する。そのため、インバータ回路ＩＶ２３の出力がロウレベルからハイレベルへ速やかに遷移し、サーチ線ＳＴの遠端部ＳＴＢの電位レベルをハイレベルへ速やかに遷移させる。サーチ線ＳＢが、ハイレベルからロウレベルへ遷移する場合については、上記説明から当業者は容易に理解できると思われるので、その説明は省略する。
次に、図２８を用いて、サーチ線ＳＴ単位回路６の動作を説明する。図２８では、サーチ線ＳＴが、サーチデータＳＴＤに基づいて、ロウレベルからハイレベルへ遷移する場合について説明する。なお、図２８において、点線Ｚ２７で示す波形は、配線Ｌ３０、インバータ回路ＩＶ２２、ＩＶ２３が設けられていない場合の波形を示している。
時刻ｔ１において、サーチイネーブル信号ＳＴＥが活性化レベルとされ、サーチデータＳＴＤが入力されると、サーチ線ＳＴの近端部ＳＴＡが、サーチデータＳＴＤに基づいて、ロウレベルからハイレベルへ速やかに遷移する。そして、サーチ線ＳＴは負荷容量が大きいので、サーチ線ＳＴの遠端部ＳＴＢの電位レベルは、徐々にロウレベルからハイレベル側へ上昇する。一方、配線Ｌ３０は負荷容量が小さいので、配線Ｌ３０の遠端部Ｌ３０Ｂの電位レベルはハイレベルからロウレベルへ速やかに遷移する。
時刻ｔ２において、配線Ｌ３０の遠端部Ｌ３０Ｂのロウレベルに基づいて、インバータ回路ＩＶ２３の出力がロウレベルからハイレベルへ速やかに遷移し、サーチ線ＳＴの遠端部ＳＴＢの電位レベルをハイレベルへ速やかに遷移させる。
時刻ｔ３において、サーチイネーブル信号ＳＴＥが非活性化されると、サーチ線ＳＴの近端部ＳＴＡが、ハイレベルからロウレベルへ速やかに遷移する。これにより、サーチ線ＳＴの遠端部ＳＴＢの電位レベルは、徐々にハイレベルからロウレベル側へ下降する。一方、配線Ｌ３０の遠端部Ｌ３０Ｂの電位レベルはロウレベルからハイレベルへ速やかに遷移する。
時刻ｔ４において、配線Ｌ３０の遠端部Ｌ３０Ｂのハイレベルに基づいて、インバータ回路ＩＶ２３の出力がハイレベルからロウレベルへ速やかに遷移し、サーチ線ＳＴの遠端部ＳＴＢの電位レベルをロウレベルへ速やかに遷移させる。
実施例４によれば、サーチ線ＳＴの遠端部ＳＴＢの電位レベルの立ち上がりおよび立下りを高速にできるので、ＴＣＡＭの個々のサーチ期間を短縮化でき、ＴＣＡＭの全体的なサーチ動作を高速化できる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
１００：半導体装置
１０２：メモリ装置
ＭＣ：メモリセル
ＷＬ：ワード線
ＢＴ、／ＢＴ：ビット線
ＭＣＡ：メモリセルアレイ
ＷＬＤ：ワード線ドライバ回路
ＷＬＰＵ：ワード線プルアップ回路
４：１行分の単位回路
Ｐ１１、Ｐ１２：Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｌ１：第１配線
Ｌ２：第２配線
Ｘ１：第１配線Ｌ１の第１部分
Ｘ２：第１配線Ｌ１の第２部分
Ｘ３：第１配線Ｌ１の第３部分
Ｘ４：第１配線Ｌ１の第４部分
Ｘ５：第１配線Ｌ１の第５部分
Ｘ６：第１配線Ｌ１の第６部分
Ｙ１：第２配線Ｌ２の第１部分
Ｙ２：第２配線Ｌ２の第２部分

Claims (18)

  1. 第１部分と、前記第１部分と異なる第２部分と、前記第１部分および前記第２部分と異なり、かつ、前記第１部分と前記第２部分との間に設けられた第３部分と、を有する第１配線と、
    前記第１配線の前記第３部分に接続された複数のメモリセルと、
    前記第２部分に接続されたドレインと、ゲートと、を有する電界効果トランジスタと、
    前記第１配線と並走して設けられた第２配線と、
    を含み、
    前記第１配線の前記第３部分は、前記第１部分の最も近くに位置する第４部分と、前記第２部分の最も近くに位置する第５部分と、を含み、
    前記第１配線は、さらに、前記第１部分および前記第４部分とは異なり、かつ、前記第１部分と前記第４部分との間に設けられた第６部分を含み、
    前記複数のメモリセルは、前記第４部分に接続された第１メモリセルと、前記第５部分に接続された第２メモリセルと、を含み、
    前記第２配線は、前記第６部分と前記電界効果トランジスタの前記ゲートの間に、電気的に接続される、半導体装置。
  2. 前記第１配線の電位を変化させるドライバ回路を、さらに、含み、
    前記第１配線の前記第１部分は、前記ドライバ回路の出力端子に接続される、請求項１に記載の半導体装置。
  3. 前記電界効果トランジスタはプルアップトランジスタを含み、
    前記電界効果トランジスタのソースは、電源電位に電気的に接続される、請求項２に記載の半導体装置。
  4. 前記電界効果トランジスタはプルダウントランジスタを含み、
    前記電界効果トランジスタのソースは、接地電位に電気的に接続される、請求項２に記載の半導体装置。
  5. 前記第１配線と前記第２配線とは、同層の金属配線層によって形成される、請求項１に記載の半導体装置。
  6. 前記第１配線は、第１の金属配線層によって形成され、
    前記第２配線は、前記第１の金属配線層と異なる第２の金属配線層によって形成される、請求項１に記載の半導体装置。
  7. 前記第１配線は、ワード線、ビット線、または、サーチ線である、請求項１に記載の半導体装置。
  8. 第１電源電位を生成する電位生成回路をさらに含み、
    前記第１配線は、ワード線を含み、
    前記複数のメモリセルは、第２電源電位を供給され、
    前記ドライバ回路は、前記第１電源電位を供給され、前記第１電源電位に基づいて、前記ワード線を駆動し、
    前記電位生成回路は、前記複数のメモリセルの読み出し動作において、前記第２電源電位より低い前記第１電源電位を生成する、請求項２に記載の半導体装置。
  9. 第１部分と、前記第１部分と異なる第２部分と、前記第１部分と前記第２部分との間の第３部分と、を有する第１配線と、
    入力端子と、前記第１配線の前記第１部分に接続された出力端子と、を含むドライバ回路と、
    前記第１配線の前記第３部分に接続された複数のメモリセルと、
    前記第２部分に接続されたドレインと、ゲートと、を有する電界効果トランジスタと、
    前記第１配線と並走して設けられた第２配線と、
    前記ドライバ回路の前記入力端子に接続された第３配線と、
    を含み、
    前記第２配線は、前記第３配線と前記電界効果トランジスタの前記ゲートの間に、電気的に接続される、半導体装置。
  10. 第１電源電位を生成する電位生成回路をさらに含み、
    前記第１配線は、ワード線を含み、
    前記複数のメモリセルは、第２電源電位を供給され、
    前記ドライバ回路は、前記第１電源電位を供給され、前記第１電源電位に基づいて、前記ワード線を駆動し、
    前記電位生成回路は、前記複数のメモリセルの読み出し動作において、前記第２電源電位より低い前記第１電源電位を生成する、請求項９に記載の半導体装置。
  11. 前記電界効果トランジスタの前記ゲートに接続された第４配線と、
    前記第３配線に接続された入力と、出力と、を含む第１インバータ回路と、
    入力と、前記第４配線に接続され出力と、を含む第２インバータ回路と、をさらに含み、
    前記電界効果トランジスタは、第１のＰチャネル型電界効果トランジスタを含み、
    前記第２配線は、前記第１インバータ回路の前記出力と前記第２インバータ回路の前記入力とを接続する、請求項９に記載の半導体装置。
  12. 第１電源電位を生成する電位生成回路をさらに含み、
    前記第１配線は、ワード線を含み、
    前記複数のメモリセルは、第２電源電位を供給され、
    前記ドライバ回路は、前記第１電源電位を供給され、前記第１電源電位に基づいて、前記ワード線を駆動し、
    前記電位生成回路は、前記複数のメモリセルの読み出し動作において、前記第２電源電位より低い前記第１電源電位を生成する、請求項１１に記載の半導体装置。
  13. 電位生成回路をさらに含み、
    前記第１配線は、ワード線を含み、
    前記ドライバ回路は、第２のＰチャネル型電界効果トランジスタと、第１のＮチャネル型電界効果トランジスタと、第３のＰチャネル型電界効果トランジスタと、を含み、
    前記第２のＰチャネル型電界効果トランジスタは、前記ドライバ回路の前記入力端子に接続されたゲートと、前記ドライバ回路の前記出力端子に接続されたドレインと、電源電位に接続されたソースと、を含み、
    前記第１のＮチャネル型電界効果トランジスタは、前記ドライバ回路の前記入力端子に接続されたゲートと、前記ドライバ回路の前記出力端子に接続されたドレインと、接地電位に接続されたソースと、を含み、
    前記第３のＰチャネル型電界効果トランジスタは、前記ドライバ回路の前記入力端子に接続されたゲートと、前記ドライバ回路の前記出力端子に接続されたソースと、前記接地電位に接続されたドレインと、を含み、
    前記第１のＰチャネル型電界効果トランジスタのソースは、前記電位生成回路から生成された第１電源電位を受けるように、電気的に接続され、
    前記複数のメモリセルは、第２電源電位を供給され、
    前記電位生成回路は、前記複数のメモリセルの読み出し動作において、前記第２電源電位より低い前記第１電源電位を生成する、請求項１１に記載の半導体装置。
  14. ゲートと、ソースドレイン経路とを有する第２のＮチャネル型電界効果トランジスタをさらに含み、
    前記第２のＮチャネル型電界効果トランジスタの前記ゲートは、前記第１のＰチャネル型電界効果トランジスタの前記ゲートに接続され、
    前記第２のＮチャネル型電界効果トランジスタの前記ソースドレイン経路は、前記ワード線と前記接地電位との間に接続される、請求項１３に記載の半導体装置。
  15. 半導体装置の駆動方法であって、
    前記半導体装置は、
    第１部分と、前記第１部分と異なる第２部分と、前記第１部分および前記第２部分と異なり、かつ、前記第１部分と前記第２部分との間に設けられた第３部分と、を有する第１配線と、
    前記第１配線の前記第１部分に接続された出力端子と、を含むドライバ回路と、
    前記第１配線の前記第３部分に接続された複数のメモリセルと、
    前記第２部分に接続されたドレインと、ゲートと、を有する電界効果トランジスタと、
    前記第１配線と並走して設けられ、前記ドライバ回路の前記出力端子と前記電界効果トランジスタの前記ゲートとの間に電気的に接続された第２配線と、
    を含み、
    前記ドライバ回路によって、前記第１配線および前記第２配線を駆動し、
    前記駆動された第２配線の電位レベルに基づいて、前記電界効果トランジスタをオン状態として、前記第１配線の前記第２部分の電位をプルアップまたはプルダウンする、半導体装置の駆動方法。
  16. 前記第１配線は、ワード線を含み、
    前記半導体装置は、第１電源電位を生成する電位生成回路を含み、
    前記複数のメモリセルは、第２電源電位を供給され、
    前記電位生成回路の生成する前記第１電源電位は前記ドライバ回路に供給され、
    前記電位生成回路は、前記複数のメモリセルの読み出し動作において、前記第２電源電位より低い前記第１電源電位を生成し、
    前記駆動された前記第２配線の電位レベルに基づいて、前記電界効果トランジスタをオン状態として、前記ワード線の前記第２部分の電位をプルアップする、請求項１５に記載の半導体装置の駆動方法。
  17. 前記第１配線は、ビット線を含み、
    前記複数のメモリセルの書き込み動作において、前記駆動された前記第２配線の電位レベルに基づいて、前記電界効果トランジスタをオン状態として、前記ビット線の前記第２部分の電位をプルダウンする、請求項１５に記載の半導体装置の駆動方法。
  18. 前記第１配線は、サーチ線を含み、
    前記複数のメモリセルのサーチ動作において、前記駆動された前記第２配線の電位レベルに基づいて、前記電界効果トランジスタをオン状態として、前記サーチ線の前記第２部分の電位をプルアップする、請求項１５に記載の半導体装置の駆動方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03225694A (ja) * 1990-01-31 1991-10-04 Sony Corp 半導体メモリにおけるワード線の駆動方法
JPH10255477A (ja) * 1997-03-13 1998-09-25 Fujitsu Ltd 駆動回路及びそれを利用した半導体記憶装置
US20020175718A1 (en) * 2001-05-24 2002-11-28 Fumikazu Takahashi Semiconductor integrated circuit device
US20040156230A1 (en) * 2003-02-07 2004-08-12 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2009252256A (ja) * 2008-04-01 2009-10-29 Renesas Technology Corp 半導体集積回路装置
US20120075918A1 (en) * 2010-09-28 2012-03-29 International Business Machines Corporation SRAM Having Wordline Up-Level Voltage Adjustable to Assist Bitcell Stability and Design Structure for Same
US20130100730A1 (en) * 2011-10-24 2013-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for word line suppression
JP2017054570A (ja) * 2015-09-11 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4790335B2 (ja) * 2005-07-07 2011-10-12 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5100035B2 (ja) * 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2010146640A1 (ja) * 2009-06-15 2010-12-23 パナソニック株式会社 半導体集積回路装置及び電子機器
US9299395B2 (en) * 2012-03-26 2016-03-29 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks
US9627038B2 (en) * 2013-03-15 2017-04-18 Intel Corporation Multiport memory cell having improved density area
US9245602B2 (en) * 2013-12-10 2016-01-26 Broadcom Corporation Techniques to boost word-line voltage using parasitic capacitances
US9741452B2 (en) * 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US9583180B2 (en) * 2015-06-05 2017-02-28 Cisco Technology, Inc. Low-power row-oriented memory write assist circuit
US9940997B2 (en) * 2016-05-02 2018-04-10 Stmicroelectronics International N.V. Method and apparatus for enhancing read stability of a static random access memory circuit in low voltage operation
US9997236B1 (en) * 2016-12-12 2018-06-12 Stmicroelectronics International N.V. Read assist circuit with process, voltage and temperature tracking for a static random access memory (SRAM)
US10679694B2 (en) * 2018-01-15 2020-06-09 Synopsys, Inc. Performance aware word line under-drive read assist scheme for high density SRAM to enable low voltage functionality

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03225694A (ja) * 1990-01-31 1991-10-04 Sony Corp 半導体メモリにおけるワード線の駆動方法
JPH10255477A (ja) * 1997-03-13 1998-09-25 Fujitsu Ltd 駆動回路及びそれを利用した半導体記憶装置
US5896343A (en) * 1997-03-13 1999-04-20 Fujitsu Limited Semiconductor memory device having additional driver circuit for reducing signal propagation delay
US20020175718A1 (en) * 2001-05-24 2002-11-28 Fumikazu Takahashi Semiconductor integrated circuit device
JP2002353312A (ja) * 2001-05-24 2002-12-06 Hitachi Ltd 半導体集積回路装置
US20040156230A1 (en) * 2003-02-07 2004-08-12 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2004241058A (ja) * 2003-02-07 2004-08-26 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2009252256A (ja) * 2008-04-01 2009-10-29 Renesas Technology Corp 半導体集積回路装置
US20120075918A1 (en) * 2010-09-28 2012-03-29 International Business Machines Corporation SRAM Having Wordline Up-Level Voltage Adjustable to Assist Bitcell Stability and Design Structure for Same
US20130100730A1 (en) * 2011-10-24 2013-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for word line suppression
JP2017054570A (ja) * 2015-09-11 2017-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US20170076785A1 (en) * 2015-09-11 2017-03-16 Renesas Electronics Corporation Semiconductor device

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