JP2006163124A - 半導体集積回路 - Google Patents

Abstract

【課題】 １ポートメモリセルを使用しながら、余分な電力を消費してしまうことのない半導体集積回路を提供する。
【解決手段】 この半導体集積回路は、１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、１組のビットラインを介してポートに接続された書込み／読出し回路と、１組のビットラインを介してポートに接続された読出し回路と、ＬＣＤパネルに供給すべきデータの読出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路２４と、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、ＬＣＤパネルに供給すべきデータの読出しが行われるように読出し回路を制御する表示系制御回路２６とを具備する。
【選択図】 図１

Description

本発明は、一般に、メモリセルを含みＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルを駆動するための半導体集積回路に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）のメモリセルを含む半導体集積回路に関する。

ＳＲＡＭのメモリセルを含みＬＣＤを駆動する従来のＬＣＤドライバにおいては、ＣＰＵからの命令に従ってデータの書込み／読出し動作を行うのと同時に、ＬＣＤに画像を表示するためにデータの読出し動作を行うために、２ポートメモリセルが用いられることがある。しかしながら、２ポートメモリセルを用いると、１つのメモリセルを構成するトランジスタの数が増加するので、半導体基板の面積が増大してしまい、半導体集積回路全体のコストが上昇するという問題がある。一方、１ポートメモリセルを用いると、ＣＰＵからの命令に従うデータの書込み／読出し動作とＬＣＤに画像を表示するためのデータの読出し動作とを排他的に行う必要がある。

ところで、下記の特許文献１には、チップサイズの増大及び画質の劣化を可及的に防止するとともに、ＣＰＵによるメモリへのアクセス動作を可及的に短時間で行うことを可能にした液晶駆動用半導体装置が開示されている。この液晶駆動用半導体装置は、液晶表示部に表示される表示用データが記憶されるシングルポートメモリと、シングルポートメモリに保持された表示用データを所定のサイクルで取り込んで液晶表示部に送出する液晶駆動回路と、ＣＰＵがシングルポートメモリにアクセスしない場合には所定のサイクルでシングルポートメモリから表示データを液晶駆動回路に取り込ませて、この取り込んだデータを液晶表示部に送出させ、シングルポートメモリから液晶駆動回路がデータを取り込んでいるときにＣＰＵがシングルポートメモリにアクセスした場合にはＣＰＵに優先権を持たせるように液晶駆動回路の表示データ取込み動作を中止させてＣＰＵにアクセス動作させ、このアクセス動作終了直後に改めて液晶駆動回路の表示データ取込み動作を行わせるように液晶駆動回路を制御する制御回路とを備えている。

しかしながら、液晶駆動回路がデータを取り込んでいるときに液晶駆動回路の表示データ取込み動作を中止させるために、制御動作が複雑になると共に、余分な電力を消費してしまうという問題がある。

特開２００２−１４６５９号公報（第２頁、図１）

そこで、上記の点に鑑み、本発明は、１ポートメモリセルを使用しながら、余分な電力を消費してしまうことのない半導体集積回路を提供することを目的とする。

以上の課題を解決するため、本発明に係る半導体集積回路は、ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、１組のビットラインを介してポートに接続され、メモリセルにデータを書き込み、メモリセルからデータを読み出す書込み／読出し回路と、１組のビットラインを介してポートに接続され、メモリセルからデータを読み出す読出し回路と、表示装置に供給すべきデータの読出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように書込み／読出し回路を制御するＣＰＵ系制御回路と、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、表示装置に供給すべきデータの読出しが行われるように読出し回路を制御する表示系制御回路とを具備する。

ここで、ＣＰＵ系制御回路が、ＣＰＵからの書込み要求に基づくデータの書込みを書込み／読出し回路に行わせるための書込み制御信号及びＣＰＵからの読出し要求に基づくデータの読出しを書込み／読出し回路に行わせるための読出し制御信号を出力し、表示系制御回路が、表示装置に供給すべきデータの読出しを読出し回路に行わせるための表示データ読出し制御信号を出力することとしても良い。

また、ＣＰＵ系制御回路が、ＣＰＵから送信された書込み／読出し要求信号、表示データ読出し制御信号、並びに、ＣＰＵから送信された書込みモード信号若しくは読出しモード信号に基づいて書込み制御信号又は読出し制御信号を活性化し、表示系制御回路が、タイミング発生回路から送信された表示データ読出し要求信号、書込み／読出し要求信号、書込み制御信号、及び、読出し制御信号に基づいて表示データ読出し制御信号を活性化することとしても良い。

また、ＣＰＵ系制御回路が、表示データ読出し制御信号が活性化されていない場合に、書込み／読出し要求信号並びに書込みモード信号若しくは読出しモード信号に基づいて書込み制御信号又は読出し制御信号を活性化し、表示系制御回路が、書込み／読出し要求信号、書込み制御信号、及び、読出し制御信号が活性化されていない場合に、表示データ読出し要求信号に基づいて表示データ読出し制御信号を活性化することとしても良い。

また、ＣＰＵ系制御回路が、表示データ読出し制御信号が活性化されている間に書込み／読出し要求信号並びに書込みモード信号若しくは読出しモード信号が活性化された場合に、表示データ読出し制御信号が非活性化された後に書込み制御信号又は読出し制御信号を活性化し、表示系制御回路が、書込み／読出し要求信号並びに書込み制御信号若しくは読出し制御信号が活性化されている間に表示データ読出し要求信号が活性化された場合に、書込み／読出し要求信号並びに書込み制御信号若しくは読出し制御信号が非活性化された後に表示データ読出し制御信号を活性化することとしても良い。

以上において、メモリセルとしてＳＲＡＭのメモリセルを用いるようにしても良い。

以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態は、本発明をＬＣＤドライバＩＣに適用したものである。図１に示すように、ＬＣＤドライバＩＣ２０は、ＣＰＵ１０及びＬＣＤパネル３０に接続されて使用される。

ＬＣＤドライバＩＣ２０は、ＣＰＵ１０との接続に使用されるＣＰＵインターフェース２１と、ＣＰＵ１０から入力されるデータを記憶するＳＲＡＭのメモリセルアレイ２２と、ＬＣＤパネル３０との接続に使用されるＬＣＤインターフェース２３と、ＣＰＵ１０からの信号に基づいてメモリセルアレイ２２を制御するＣＰＵ系制御回路２４と、ＬＣＤドライバＩＣ２０に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３０に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５と、タイミング発生回路２５からの読出し要求信号に基づいてメモリセルアレイ２２を制御する表示系制御回路２６とを有している。

ＬＣＤドライバＩＣ２０には、ＣＰＵ１０から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４には、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６から表示データ読出し制御信号ＬＲＥが入力される。ＣＰＵ系制御回路２４は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２に供給する。

メモリセルアレイ２２においては、これらの制御信号に基づいて、ＣＰＵ１０から順次入力される書き込み用のデータＷＤが書き込まれたり、メモリセルアレイ２２からデータが読み出され、読み出されたデータＲＤがＣＰＵ１０に順次出力される。なお、以下において、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２へのデータの書き込み又はメモリセルアレイ２２からのデータの読み出しをＣＰＵ系アクセスと呼ぶ。

表示系制御回路２６には、ＣＰＵ１０から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号ＬＲバーが、それぞれ入力される。表示系制御回路２６は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２に供給する。

メモリセルアレイ２２においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインターフェース２３に出力される。ＬＣＤインターフェース２３は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３０の複数のセグメントにそれぞれ出力する。なお、以下において、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２からのデータの読み出しを表示系アクセスと呼ぶ。

図２は、本実施形態において用いられるメモリセルアレイの構成を示す図である。図２に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込み／読出し回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出し回路４３と、データの書込み又は読出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。

メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。

トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。

説明を簡単にするために、図２においては１つのメモリセル４１のみを示しているが、実際には複数のメモリセルがアレイ状に配列されてメモリセルアレイを構成する。メモリセルアレイの１つの行を構成するメモリセルには、書込み／読出し用の１本のワードラインＷＬが接続される。一方、メモリセルアレイの１つの列を形成するメモリセルには、１組のビットラインＢＬａ及びＢＬｂとが接続される。

書込み制御信号ＷＥがハイレベルになると、書込み／読出し回路４２によってデータの書込みが行われる。データの書込みにおいては、ワードライン駆動回路４４からワードラインＷＬ上にハイレベルの信号が供給されると共に、例えば、ビットラインＢＬａ上にローレベルの信号が供給され、ビットラインＢＬｂ上にハイレベルの信号が供給される。ワードラインＷＬ上にハイレベルの信号が供給されることにより、トランジスタＱＮ１及びＱＮ２がオン状態となる。

これにより、ストアノードＮ１は、ビットラインＢＬａと同一のローレベルとなり、ストアノードＮ２は、ビットラインＢＬｂと同一のハイレベルとなる。反転回路ＩＮＶ１とＩＮＶ２がこの状態を維持することにより、メモリセル４１に１ビットのデータが記憶される。

読出し制御信号ＲＥがハイレベルになると、書込み／読出し回路４２によってデータの読出しが行われる。また、表示データ読出し制御信号ＬＲＥがハイレベルになると、読出し回路４３によってデータの読出しが行われる。データの読出しにおいては、ビットラインＢＬａ及びＢＬｂがプリチャージ又はプルアップされる。その後、ワードライン駆動回路４４からワードラインＷＬにハイレベルの信号が供給され、トランジスタＱＮ１及びＱＮ２がオン状態となる。

これにより、ビットラインＢＬａがストアノードＮ１と同一のローレベルとなり、ビットラインＢＬｂがストアノードＮ２と同一のハイレベルを維持する。書込み／読出し回路４２又は読出し回路４３において、センスアンプを用いてビットラインＢＬａ及びＢＬｂのレベルを検出することにより、メモリセル４１に記憶されている１ビットのデータが読み出される。

図３は、本実施形態において用いられるＣＰＵ系制御回路の構成を示す図である。ＣＰＵ系制御回路２４は、ソース〜ドレイン経路が高電位側の電源電位（ここでは、Ｖ_ＤＤ）と低電位側の電源電位（ここでは、Ｖ_ＳＳ）との間に直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４とを含んでいる。トランジスタＱＰ１及びＱＮ３のゲートには、書込み／読出し要求信号ＣＰＵＡが入力される。また、トランジスタＱＮ４のゲートには、表示データ読出し制御信号ＬＲＥを反転した信号が反転回路ＩＮＶ３から入力される。そして、トランジスタＱＰ１のドレインとトランジスタＱＮ３のドレインとの接続点の電位である信号ＺＣＡが反転信号ＩＮＶ４に入力される。

図４は、表示データ読出し制御信号ＬＲＥ、書込み／読出し要求信号ＣＰＵＡ、及び、信号ＺＣＡの関係を表す真理値表を示す図である。表示データ読出し制御信号ＬＲＥがローレベル且つ書込み／読出し要求信号ＣＰＵＡがローレベルの場合、トランジスタＱＮ４及びＱＰ１がオン状態となり、トランジスタＱＮ３がオフ状態となるため、信号ＺＣＡはハイレベルとなる。表示データ読出し制御信号ＬＲＥがローレベル且つ書込み／読出し要求信号ＣＰＵＡがハイレベルの場合、トランジスタＱＮ３及びＱＮ４がオン状態となり、トランジスタＱＰ１がオフ状態となるため、信号ＺＣＡはローレベルとなる。

また、表示データ読出し制御信号ＬＲＥがハイレベル且つ書込み／読出し要求信号ＣＰＵＡがローレベルの場合、トランジスタＱＰ１がオン状態となり、トランジスタＱＮ３及びＱＮ４がオフ状態となるため、信号ＺＣＡはハイレベルとなる。表示データ読出し制御信号ＬＲＥがハイレベル且つ書込み／読出し要求信号ＣＰＵＡがハイレベルの場合、トランジスタＱＮ３がオン状態となり、トランジスタＱＰ１及びＱＮ４がオフ状態となるため、信号ＺＣＡは、高電位側の電源電位（Ｖ_ＤＤ）及び低電位側の電源電位（Ｖ_ＳＳ）のいずれからも遮断され、前の状態に保持される。

再び図３を参照すると、信号ＺＣＡは反転回路ＩＮＶ４によって反転され、２入力のＡＮＤ回路５１及び５４の一方の入力端子に入力される。
ＡＮＤ回路５１の他方の入力端子には書込みモード信号ＷＭが入力され、ＡＮＤ回路５１の出力信号は、遅延回路５２によって所定の遅延時間Ｄ１だけ遅延される。ＡＮＤ回路５１の出力信号及び遅延回路５２の出力信号は、片側反転入力のＡＮＤ回路５３に入力され、ＡＮＤ回路５３は、書込み制御信号ＷＥを出力する。このように構成された結果、書込み制御信号ＷＥは、書込みモード信号ＷＭがハイレベル且つ信号ＺＣＡがローレベルの場合に、ハイレベルとなる。ここで、信号ＺＣＡがローレベルとなるのは、表示データ読出し制御信号ＬＲＥがローレベル且つ書込み／読出し要求信号ＣＰＵＡがハイレベルの場合である（図４参照）。すなわち、書込み制御信号ＷＥは、表示データ読出し制御信号ＬＲＥがローレベル、書込み／読出し要求信号ＣＰＵＡがハイレベル、且つ、書込みモード信号ＷＭがハイレベルの場合に、ハイレベルとなる。従って、表示データ読出し制御信号ＬＲＥがハイレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがハイレベル且つ書込みモード信号ＷＭがハイレベルとなっても、書込み制御信号ＷＥはハイレベルにはならないこととなる。

また、ＡＮＤ回路５４の他方の入力端子には読出しモード信号ＲＭが入力され、ＡＮＤ回路５４の出力信号は、遅延回路５５によって所定の遅延時間Ｄ２だけ遅延される。ＡＮＤ回路５４の出力信号及び遅延回路５５の出力信号は、片側反転入力のＡＮＤ回路５６に入力され、ＡＮＤ回路５６は、読出し制御信号ＲＥを出力する。このように構成された結果、読出し制御信号ＲＥは、読出しモード信号ＲＭがハイレベル且つ信号ＺＣＡがローレベルの場合に、ハイレベルとなる。ここで、信号ＺＣＡがローレベルとなるのは、表示データ読出し制御信号ＬＲＥがローレベル且つ書込み／読出し要求信号ＣＰＵＡがハイレベルの場合である（図４参照）。すなわち、読出し制御信号ＲＥは、表示データ読出し制御信号ＬＲＥがローレベル、書込み／読出し要求信号ＣＰＵＡがハイレベル、且つ、読出しモード信号ＲＭがハイレベルの場合に、ハイレベルとなる。従って、表示データ読出し制御信号ＬＲＥがハイレベル、すなわち、読出し回路４３によって表示系アクセスが行われている場合には、書込み／読出し要求信号ＣＰＵＡがハイレベル且つ読出しモード信号ＲＭがハイレベルとなっても、読出し制御信号ＲＥはハイレベルにはならないこととなる。

図５は、本実施形態において用いられる表示系制御回路の構成を示す図である。表示系制御回路２６は、表示データ読出し要求信号ＬＲバーを所定の遅延時間Ｄ３だけ遅延させる遅延回路６１と、表示データ読出し要求信号ＬＲバー及び遅延回路６１の出力信号が入力される片側反転入力のＡＮＤ回路６２と、表示データ読出し要求信号ＬＲバーによってリセットされると共に、ＡＮＤ回路６２の出力信号によってセットされるフリップフロップ６３と、４入力のＡＮＤ回路６４とを含んでいる。

フリップフロップ６３は、表示データ読出し要求信号ＬＲバーがローレベルになるとリセットが解除されてセットされ、その出力信号Ｑをハイレベルとする。フリップフロップ６３の出力信号Ｑは、表示データ読出し制御信号ＬＲＥの立下りエッジに同期してクリアされ、ローレベルに戻る。ＡＮＤ回路６４の入力端子には、フリップフロップ６３の出力信号Ｑが入力され、ＡＮＤ回路６４の３つの反転入力端子には、書込み／読出し要求信号ＣＰＵＡと、書込み制御信号ＷＥと、読出し制御信号ＲＥとが入力される。

さらに、表示系制御回路２６は、ＡＮＤ回路６４の出力信号を所定の遅延時間Ｄ４だけ遅延させる遅延回路６５と、ＡＮＤ回路６４の出力信号及び遅延回路６５の出力信号が入力され、表示データ読出し制御信号ＬＲＥを出力する片側反転入力のＡＮＤ回路６６とを含んでいる。このように構成された結果、表示データ読出し制御信号ＬＲＥは、フリップフロップ６３の出力信号Ｑがハイレベル、書込み／読出し要求信号ＣＰＵＡがローレベル、書込み制御信号ＷＥがローレベル、且つ、読出し制御信号ＲＥがローレベルの場合に、ハイレベルとなる。従って、書込み／読出し要求信号ＣＰＵＡがハイレベル並びに書込み制御信号ＷＥ若しくは読出し制御信号ＲＥがハイレベル、すなわち、書込み／読出し回路４２によってＣＰＵ系アクセスが行われている場合には、フリップフロップ６３の出力信号Ｑがハイレベルとなっても、表示データ読出し制御信号ＬＲＥはハイレベルにはならないこととなる。

次に、本発明の一実施形態に係る半導体集積回路の動作について説明する。
図６は、図３に示すＣＰＵ系制御回路及び図５に示す表示系制御回路の動作を説明するためのタイミングチャートの一例を示す図である。なお、ここでは、ＣＰＵ系アクセスが書込みアクセスであるものとして説明するが、ＣＰＵ系アクセスが読出しアクセスの場合も同様である。また、初期時において、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ（ＣＰＵ系アクセスが読出しアクセスの場合、読出しモード信号ＲＭ）がローレベルであり、表示データ読出し要求信号ＬＲバーがハイレベルであり、フリップフロップ６３の出力信号がローレベルであり、表示データ読出し制御信号ＬＲＥがローレベルであり、信号ＺＣＡがハイレベルであり、書込み制御信号ＷＥ（ＣＰＵ系アクセスが読出しアクセスの場合、読出し制御信号ＲＥ）がローレベルであるものとする。

図６に示すように、時刻ｔ_１において、書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭが立ち上がると、信号ＺＣＡがローレベルとなり、ＡＮＤ回路５１の出力信号はハイレベルとなる。ＡＮＤ回路５１の出力信号は、ＡＮＤ回路５３の第１の入力端子に供給されると共に、遅延時間Ｄ１を有する遅延回路５２を介してＡＮＤ回路５３の第２の入力端子（反転入力）に供給される。

これにより、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ_１から遅延時間Ｄ１の経過後である時刻ｔ_３までの間、ハイレベルとなる。この時刻ｔ_１〜時刻ｔ_３の期間において、ＣＰＵ系アクセスが行われる。

ところで、図６に示すように、時刻ｔ_１〜時刻ｔ_３の間である時刻ｔ_２において、表示データ読出し要求信号ＬＲバーがローレベルになることが起こり得る。表示データ読出し要求信号ＬＲバーがローレベルになると、ＡＮＤ回路６２の出力信号は、遅延回路６１の遅延時間Ｄ３と等しい期間においてハイレベルとなる。これにより、フリップフロップ６３がセットされて、その出力信号Ｑがハイレベルとなる。しかしながら、時刻ｔ_２において、書込み／読出し要求信号ＣＰＵＡ及び書込み制御信号ＷＥがハイレベルであるため、ＡＮＤ回路６４の出力信号はローレベルのままとなる。

その後、時刻ｔ_３において、書込み制御信号ＷＥがローレベルになり、時刻ｔ_４において、書込み／読出し要求信号ＣＰＵＡがローレベルになると、ＡＮＤ回路６４の出力信号はハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。

その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ_４から遅延時間Ｄ４の経過後である時刻ｔ_５までの間、ハイレベルとなる。この時刻ｔ_４〜時刻ｔ_５の期間において、表示系アクセスが行われる。

図７は、図３に示すＣＰＵ系制御回路及び図５に示す表示系制御回路の動作を説明するためのタイミングチャートの他の例を示す図である。なお、ここでは、ＣＰＵ系アクセスが書込みアクセスであるものとして説明するが、ＣＰＵ系アクセスが読出しアクセスの場合も同様である。また、初期時において、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ（ＣＰＵ系アクセスが読出しアクセスの場合、読出しモード信号ＲＭ）がローレベルであり、表示データ読出し要求信号ＬＲバーがハイレベルであり、フリップフロップ６３の出力信号がローレベルであり、表示データ読出し制御信号ＬＲＥがローレベルであり、信号ＺＣＡがハイレベルであり、書込み制御信号ＷＥ（ＣＰＵ系アクセスが読出しアクセスの場合、読出し制御信号ＲＥ）がローレベルであるものとする。

図７に示すように、時刻ｔ_６において、表示データ読出し要求信号ＬＲバーがローレベルになると、フリップフロップ６３の出力信号Ｑがハイレベルとなり、ＡＮＤ回路６４の出力信号がハイレベルとなる。ＡＮＤ回路６４の出力信号は、ＡＮＤ回路６６の第１の入力端子に供給されると共に、遅延時間Ｄ４を有する遅延回路６５を介してＡＮＤ回路６６の第２の入力端子（反転入力）に供給される。

その結果、ＡＮＤ回路６６から出力される表示データ読出し制御信号ＬＲＥは、時刻ｔ_６から遅延時間Ｄ４の経過後である時刻ｔ_８までの間、ハイレベルとなる。この時刻ｔ_６〜時刻ｔ_８の期間において、表示系アクセスが行われる。

ところで、図７に示すように、時刻ｔ_６〜時刻ｔ_８の間である時刻ｔ_７において、書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭがハイレベルになることが起こり得る。しかしながら、時刻ｔ_７において、表示データ読出し制御信号ＬＲＥがハイレベルであるため、信号ＺＣＡは、時刻ｔ_７の直前の状態、すなわちハイレベルのまま保持される（図４参照）。このように信号ＺＣＡがハイレベルのまま保持されるため、書込み制御信号ＷＥは、ローレベルのまま保持される。

その後、時刻ｔ_８において、表示データ読出し制御信号ＬＲＥがローレベルになると、信号ＺＣＡがローレベルになる（図４参照）。信号ＺＣＡがローレベルになると、ＡＮＤ回路５１の出力信号はハイレベルとなり、ＡＮＤ回路５３から出力される書込み制御信号ＷＥは、時刻ｔ_８から遅延時間Ｄ１の経過後である時刻ｔ_９までの間、ハイレベルとなる。この時刻ｔ_８〜時刻ｔ_９の期間において、ＣＰＵ系アクセスが行われる。

以上説明したように、本実施形態によれば、書込み／読出し要求信号ＣＰＵＡ及び書込み制御信号ＷＥが活性化されている間、又は書込み／読出し要求信号ＣＰＵＡ及び読出し制御信号ＲＥが活性化されている間、すなわち、ＣＰＵ系アクセスが行われている間に表示データ読出し要求信号ＬＲバーが活性化された場合には、ＣＰＵ系アクセスが継続される。そして、書込み／読出し要求信号ＣＰＵＡ及び書込み制御信号ＷＥが非活性化された後、又は書込み／読出し要求信号ＣＰＵＡ及び読出し制御信号ＲＥが非活性化された後、すなわち、ＣＰＵ系アクセスが終了した後に、表示データ読出し制御信号ＬＲＥが活性化され、表示系アクセスが行われる。なお、この場合、表示データ読出し要求信号ＬＲバーが活性化されたときから表示系アクセスが開始されるまでにある程度（数ｎｓ程度）の遅延が生ずることとなるが、実用上は問題とならない。

また、表示データ読出し制御信号ＬＲＥが活性化されている間、すなわち、表示系アクセスが行われている間に書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭが活性化され、又は書込み／読出し要求信号ＣＰＵＡ及び読出しモード信号ＲＭが活性化された場合には、表示系アクセスが継続される。そして、表示データ読出し制御信号ＬＲＥが非活性化された後、すなわち、表示系アクセスが終了した後に、書込み制御信号ＷＥ又は読出し制御信号ＲＥが活性化され、ＣＰＵ系アクセスが行われる。なお、この場合、書込み／読出し要求信号ＣＰＵＡ及び書込みモード信号ＷＭが活性化され、又は書込み／読出し要求信号ＣＰＵＡ及び読出しモード信号ＲＭが活性化されてからＣＰＵ系アクセスが開始されるまでにある程度（数ｎｓ程度）の遅延が生ずることとなるが、ＣＰＵ１０〜ＣＰＵインタフェース２１〜メモリセルアレイ２２という経路のデータ転送タイミングに数ｎｓ程度のマージンを持たせておくこととすれば、動作に支障は生じない。

このように、本実施形態によれば、ＣＰＵ系アクセス及び表示系アクセスが中止されることがないので、余分な電力を消費してしまうことがない。

本発明は、半導体集積回路において利用可能である。この半導体集積回路は、ＬＣＤ（液晶表示装置）やプラズマディスプレイ等の表示パネルの駆動に利用可能である。

本発明の一実施形態に係る半導体集積回路の構成を示す図。 本発明の一実施形態において用いられるメモリセルアレイを示す図。 本発明の一実施形態において用いられるＣＰＵ系制御回路の構成を示す図。 図３の信号ＬＲＥ、ＣＰＵＡ、及び、ＺＣＡの真理値表を示す図。 本発明の一実施形態において用いられる表示系制御回路の構成を示す図。 ＣＰＵ系制御回路及び表示系制御回路の動作を示すタイミングチャート。 ＣＰＵ系制御回路及び表示系制御回路の動作を示すタイミングチャート。

符号の説明

１０ ＣＰＵ、 ２０ ＬＣＤドライバＩＣ、 ２１ ＣＰＵインターフェース、 ２２ メモリセルアレイ、 ２３ ＬＣＤインターフェース、 ２４ ＣＰＵ系制御回路、 ２５ タイミング発生回路、 ２６ 表示系制御回路、 ３０ ＬＣＤパネル、 ４１ メモリセル、 ４２ 書込み／読出し回路、 ４３ 読出し回路、 ４４ ワードライン駆動回路、 ５１、５３、５４、５６、６２、６４、６６ ＡＮＤ回路、 ５２、５５、６１、６５ 遅延回路、 ６３ フリップフロップ、 ＢＬａ、ＢＬｂ ビットライン、 ＷＬ ワードライン、 ＰＮ１ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ４ ＮチャネルＭＯＳトランジスタ、 ＩＮＶ１〜ＩＮＶ４ 反転回路、 Ｎ１、Ｎ２ ストアノード

Claims (6)

1. ワードラインが駆動されたときに１組のビットラインとの間でデータの入出力を行うポートを有するメモリセルと、
   前記１組のビットラインを介して前記ポートに接続され、前記メモリセルにデータを書き込み、前記メモリセルからデータを読み出す書込み／読出し回路と、
   前記１組のビットラインを介して前記ポートに接続され、前記メモリセルからデータを読み出す読出し回路と、
   表示装置に供給すべきデータの読出しが行われていない場合に、ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われるように前記書込み／読出し回路を制御するＣＰＵ系制御回路と、
   前記ＣＰＵからの書込み要求又は読出し要求に基づくデータの書込み又は読出しが行われていない場合に、前記表示装置に供給すべきデータの読出しが行われるように前記読出し回路を制御する表示系制御回路と、
   を具備する半導体集積回路。
2. 前記ＣＰＵ系制御回路が、前記ＣＰＵからの書込み要求に基づくデータの書込みを前記書込み／読出し回路に行わせるための書込み制御信号及び前記ＣＰＵからの読出し要求に基づくデータの読出しを前記書込み／読出し回路に行わせるための読出し制御信号を出力し、
   前記表示系制御回路が、前記表示装置に供給すべきデータの読出しを前記読出し回路に行わせるための表示データ読出し制御信号を出力する、
   請求項１記載の半導体集積回路。
3. 前記ＣＰＵ系制御回路が、
   前記ＣＰＵから送信された書込み／読出し要求信号、前記表示データ読出し制御信号、並びに、前記ＣＰＵから送信された書込みモード信号若しくは読出しモード信号に基づいて前記書込み制御信号又は読出し制御信号を活性化し、
   前記表示系制御回路が、
   タイミング発生回路から送信された表示データ読出し要求信号、前記書込み／読出し要求信号、前記書込み制御信号、及び、前記読出し制御信号に基づいて前記表示データ読出し制御信号を活性化する、
   請求項２記載の半導体集積回路。
4. 前記ＣＰＵ系制御回路が、
   前記表示データ読出し制御信号が活性化されていない場合に、前記書込み／読出し要求信号並びに前記書込みモード信号若しくは前記読出しモード信号に基づいて前記書込み制御信号又は前記読出し制御信号を活性化し、
   前記表示系制御回路が、
   前記書込み／読出し要求信号、前記書込み制御信号、及び、前記読出し制御信号が活性化されていない場合に、前記表示データ読出し要求信号に基づいて前記表示データ読出し制御信号を活性化する、
   請求項３記載の半導体集積回路。
5. 前記ＣＰＵ系制御回路が、
   前記表示データ読出し制御信号が活性化されている間に前記書込み／読出し要求信号並びに前記書込みモード信号若しくは前記読出しモード信号が活性化された場合に、前記表示データ読出し制御信号が非活性化された後に前記書込み制御信号又は前記読出し制御信号を活性化し、
   前記表示系制御回路が、
   前記書込み／読出し要求信号並びに前記書込み制御信号若しくは前記読出し制御信号が活性化されている間に前記表示データ読出し要求信号が活性化された場合に、前記書込み／読出し要求信号並びに前記書込み制御信号若しくは前記読出し制御信号が非活性化された後に前記表示データ読出し制御信号を活性化する、
   請求項４記載の半導体集積回路。
6. 前記メモリセルがＳＲＡＭのメモリセルである、請求項１〜５のいずれか１項記載の半導体集積回路。

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