KR100724815B1 - 저항성 메모리 장치, 기록 방법, 판독 방법, 소거 방법 및메모리 장치 동작 방법 - Google Patents

저항성 메모리 장치, 기록 방법, 판독 방법, 소거 방법 및메모리 장치 동작 방법 Download PDF

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토마스 로에르
미카엘 쿤드
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인피니언 테크놀로지스 아게
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Abstract

본 발명은, 각각의 구동 소자(T)가 메모리 셀(Z)을 형성하는 n 개의 셀 저항(Rc)에 접속되고, 셀 저항이 CBRAM 저항 소자인, 로우 및 컬럼으로 구성되어 있으며 구동 소자(T)에 접속된 각각의 저항성 메모리 셀을 포함하는 셀 어레이(A)를 포함하는 저항성 메모리 장치에 관한 것으로서, 특히 CBRAM 저항 소자로 구현된 각각의 메모리 장치에 대한 기록, 판독 및 소거 방법에 관한 것이다.

Description

저항성 메모리 장치, 기록 방법, 판독 방법, 소거 방법 및 메모리 장치 동작 방법{RESISTIVE MEMORY ARRANGEMENT, IN PARTICULAR CBRAM MEMORY}
도 1은 본 발명에 따른 저항성 메모리(resistive memory) 장치의 셀 어레이의 네 개의 CBRAM 저항 소자를 갖는 셀의 회로도.
도 2는 CBRAM 저항 소자의 셀 특징을 도시한 도면.
도 3은 본 발명에 따른 판독 방법을 나타내는 회로도.
도 4는 구동 트랜지스터마다 네 개의 셀을 갖는 본 발명에 따른 저항성 메모리 장치의 제 1 실시예의 레이아웃을 도시한 도면.
도 5는 도 4의 레이아웃 형태로 도시한 메모리 구성을 통한 단면을 개략적으로 도시한 도면.
도 6은 구동 트랜지스터마다 네 개의 셀을 갖는 본 발명에 따른 저항성 메모리 장치의 제 2 실시예의 단면도로서, 구동 트랜지스터를 배치하기 위한 두 방법을 도시한 도면.
도 7은 CBRAM 저항 소자 내의 간섭 전압의 용량성 결합을 도시한 회로도.
도 8은 페이지 모드를 나타내는 버퍼 레지스터를 구비한 셀 어레이의 상세를 개략적으로 도시한 도면.
도 9는 어드레스 경로를 나타내는 블록도.
도 10은 서두에서 설명한 교점 어레이 구성을 도시한 도면.
도 11은 서두에서 설명한 바와 유사한 1T1R 구성을 도시한 도면
도면의 주요 부분에 대한 부호의 설명
a : CBRAM 특성 곡선의 고 저항 브랜치
A : 셀 어레이
b : CBRAM 특성 곡선의 저 저항 브랜치
BL : 비트 라인
Ccell : 셀 용량
Cjtcn : 접합 용량
SD : 다이오드
D : 드레인
G : 제어 전극
I/O : 입력/출력 패드
Ic : CBRAM 저항 소자(Rc)를 통하는 전류
Icomp : 보상 전류
Isense : 감지 전류
Kn : 회로 노드
M0 : 금속판 0
OPA : 연산 증폭기
PL : 플레이트 라인
Rc : 셀 저항; CBRAM 저항 소자
S : 소스
STI : 얕은 트렌치 격리부
T : 구동 소자; 구동 트랜지스터
VDD : 동작 전압
Vnoise : 간섭 전압
VPL : 플레이트 라인 전압/전위
WL : 워드 라인
10 : 외부 어드레싱 및 커맨드 유닛
11 : 어드레스 디코더
12 : 워드 라인 디코더
13 : 카운터
14 : 버퍼 레지스터
15 : 비트 라인 디코더
본 발명은 청구항 1의 전제부에 따른, 로우 및 컬럼으로 구성되어 있으며 저 항성 메모리 셀, 특히 CBRAM 저항 소자를 포함하는 셀 어레이를 포함하는 저항성 메모리 장치 및 청구항 8, 11, 13, 15 및 16 각각에 따른 저항성 메모리 장치에 대한 기록, 판독 및 소거 방법에 관한 것이다. 청구항 1의 전제부에 대응하는 저항성 메모리 장치는 WO 03/098636 A2에 개시되어 있다.
지금까지, 저항성 메모리 장치의 메모리 셀은 교차점(cross-point) 어레이(도 10 참조) 또는 1T1R 장치(도 11 참조)의 형태로 구성되었다. 도 11은 메모리 소자의 선택을 위해, 각각의 저항성 메모리 소자(Rc)가 하나의 선택 또는 구동 소자(T), 이 경우에는 FET에 할당되는 것을 나타낸다. 이 회로 장치의 경우에, 구동 트랜지스터(T)의 제어 전극은 컬럼 방향의 워드 라인(WL)에 접속되고, 상기 트랜지스터의 하나의 제어된 전극은 로우 방향으로 진행하는 비트 라인(BL)에 접속된다. 구동 트랜지스터(T)의 다른 제어된 전극은 CBRAM 저항 소자(Rc)의 한 전극에 접속되고, CBRAM 저항 소자의 다른 전극은 플레이트 라인(PL)에 접속된다.
WO 03/098636 A2는 두 회로 장치를 결합시킬 수 있음을 나타낸다. MRAM에 대한 다른 제안이 WO 02/0844705 A2에 개시되어 있다. 이 문서에 개시되어 있는 메모리 장치의 경우, 모든 저항 소자가 하나의 라인에만 위로 접속된다. 기록 라인은 여러 저항에 어드레스하기 위해 사용된다. 도 10에 따른 교차점 구성의 단점은 메모리 어레이의 사이즈의 제한된 사이즈, 저장된 값의 복잡한 판독 및 판독 값의 관련된 지연이다. 도 11에 도시되어 있는 1T1R 셀은 보다 고속으로 덜 복잡한 방식으로 판독될 수 있지만, 공간을 더 많이 요구한다. 이에 대한 절충으로 WO 03/098636 A2에 해법이 개시되어 있는데, 여기서는 보다 작은 교차점 구성이 위로 접속되어 있다(수직으로 배치되어 있다). 이 절충의 중요한 점은 속도를 떨어뜨려 보다 작은 공간 요구를 만족시킨다는 것이다. WO 02/084705 A2에 제한된 해법은 두 판독 사이클 때문에 느려지고, 기록 라인이 사용되기 때문에 MRAM 메모리 장치에 대해서만 적합하다.
본 발명의 목적은 종래기술에서 나타나는 교차점 구성 및 1T1R 구성의 전술한 문제점을 회피하고, 각각의 메모리 셀이 작은 공간 요구만 가지며 고속 액세스를 허용하고 크로스토크 및 간섭 전압이 악영향을 미치지 않는 방식으로 서두에서 약술한 저항성 메모리 장치를 개선하는 것이다.
본 발명에서는, 메모리 셀을 형성하는 n 개의 셀 저항이 구동 소자, 예를 들어 FET에 접속된다. 그 다음에 트랜지스터에서 각각의 저항 소자에 대해 별개로 구현되는, 구동 트랜지스터를 제어하는 워드 라인, 비트 라인 및 플레이트 라인을 통해 여러 셀이 어드레스된다.
따라서, 전술한 목적은 각각의 구동 소자가 메모리 셀을 형성하는 n 개의 셀 저항에 접속되고, 컬럼의 구동 소자의 제어 전극이 컬럼 방향으로 진행하는 워드 라인에 접속되며, 로우의 구동 소자의 제 1 제어 전극이 로우 방향으로 진행하는 비트 라인에 접속되고, 각각의 구동 소자의 제 2 제어 전극이 n 개의 셀 저항의 제 1 전극에 접속되며, 각각의 컬럼의 n 개의 셀 저항의 제 2 전극이 컬럼 방향으로 진행하는 플레이트 라인에 개별적으로 접속되는 저항성 메모리 장치에 의해, 본 발명의 제 1 측면에 따라서 달성된다.
이 유형의 메모리 셀은 이하에서 1TnR 셀이라 한다.
셀 저항이 전술한 전형적인 실시예에서는 CBRAM 저항 소자이지만, 저항성 메모리 장치는 폴리머 메모리 셀 또는 다른 저항성 메모리 셀로 구현될 수도 있다.
비대칭 특징을 갖는 CBRAM 저항 소자의 경우, 이들의 애노드는 플레이트 라인에 접속되고, 이들의 캐소드는 구동 소자에 접속된다. 에러를 기록하고 소거하는 것을 회피하기 위해, 다이오드가 전방 또는 브레이크다운 방향으로 CBRAM 저항 소자와 직렬로 접속될 수도 있다.
바람직한 실시예에서, 각각의 메모리 셀은 n=4 셀 저항을 포함한다.
본 발명의 제 2 측면에 따르면, 본 발명은 이 유형의 저항성 메모리 장치의 CBRAM 저항 소자에 기록하는 방법에 있어서, 대응 메모리 셀의 워드 라인을 열어,선택되지 않은 저항 소자의 모든 플레이트 라인 및 비트 라인을 특정 플레이트 전위에 두는 단계와, 선택된 저항 소자의 플레이트 라인 전압을 약 150 mV의 기록 전압 ΔVwrite만큼 증가시켜 VPL+ΔVwrite로 되게 하고, 관련 비트 라인의 전압을 기록 전압 ΔVwrite만큼 감소시켜 VPL-ΔVwrite로 되게 하는 단계를 포함하는 기록 방법과 관련된다.
선택된 플레이트 라인 상에 복수의 저항 소자를 병렬로 기록하기 위해, 복수의 비트 라인의 비트 라인 전압을 기록 전압 ΔVwrite만큼 감소시킬 수도 있다.
다이오드가 상기 CBRAM 저항 소자와 직렬로 사용되는 경우, 인가할 각 전압을 다이오드의 극성에 따라서 순방향 또는 브레이크다운 전압만큼 증가시키는 것이 바람직하다.
제 3 측면에 따르면, 본 발명은 전류 감지 동작에 따른 저항성 메모리 장치의 CBRAM 저항 소자의 판독 방법에 있어서, 대응 메모리 셀의 워드 라인을 열어서, 선택된 메모리 셀의 비트 라인 전압을 특정 플레이트 전위로 유지하는 단계와, 판독할 저항 소자의 플레이트 라인 상의 전압을 플레이트 전위보다 약 100 mV 높은 판독 전압으로 하고, 선택되지 않은 저항 소자의 모든 플레이트 라인 및 비트 라인을 플레이트 전위로 유지하고, 저항 소자를 통해 흐르는 감지 전류를 프로그래밍 상태에 따라서 검출하는 단계를 포함하는 판독 방법과 관련된다.
감지 회로에 병렬로 접속되어 있는, 동일한 워드 라인 또는 비트 라인 상의 복수의 저항 소자의 병렬 판독을 위해, 나머지 비트 라인은 플레이트 전위로 유지된다.
다른 측면에 따르면, 본 발명은 저항성 메모리 장치의 CBRAM 저항 소자를 소거하는 방법에 있어서, 소거될 저항 소자를 구비하는 메모리 셀에 대응하는 워드 라인을 열고, 선택되지 않은 저항 소자의 모든 플레이트 라인 및 비트 라인을 특정 플레이트 전위에 두는 단계와, 선택된 저항 소자의 플레이트 라인 전압을 VPL-ΔVerase로 특정 소거 전압 ΔVerase 만큼 감소시키고, 관련 비트 라인의 전압을 VPL+ΔVerase로 소거 전압 ΔVerase 만큼 증가시키는 단계를 포함하는 소거 방법과 관련된다.
다이오드가 저항 소자와 직렬로 사용되는 경우, 인가될 각각의 전압은 순방향 또는 브레이크다운 전압만큼, 다이오드의 극성에 따라서 증가한다.
다른 측면에 따르면, 본 발명은 워드 라인을 따라서 구동 소자에 접속된 모든 저항 소자의 병렬 소거 방법에 있어서, 소거될 저항 소자를 구비하는 메모리 셀에 대응하는 워드 라인을 열고, 선택되지 않은 저항 소자의 모든 플레이트 라인 및 비트 라인을 특정 플레이트 전위에 두는 단계와, 선택된 셀의 플레이트 라인 상의 전압을 플레이트 라인 전위로 유지하고, 상기 대응 비트 라인 상의 전압을 특정 소거 전압만큼 증가시키는 단계를 포함하는 소거 방법과 관련된다.
본 발명에 따른 저항성 메모리 장치의 상기 및 다른 특징들, 기록, 판독 및 소거 방법 및 전형적인 어드레스 방안은 도면을 참조하여 이하에 보다 상세히 설명한다.
본 발명에 따른 저항성 메모리 장치의 경우, 셀 어레이에서는, 메모리 셀을 형성하는 n 개의 셀 어레이가 구동 트랜지스터에 접속되어 있다. 이 구성을 이하에서 간단히 1TnR 메모리 구성이라고 한다.
도 1은 네 개의 CBRAM 저항 소자(Rc)가 전계 효과 구동 트랜지스터(T)에 접속되어 1T4R 메모리 장치를 형성하는 저항성 메모리 장치의 바람직한 실시예를 도시한 것이다. 편리한 다른 장치로는 예를 들어, 1T2R, 1T8R, 1T16R 메모리 장치가 있다. 하나의 구동 트랜지스터(T)에 접속된 셀 저항(Rc)의 수(n)는 어드레싱, 기록, 판독 및 소거 방안에 의존한다. 도 1에 도시된 메모리 장치의 경우에, 컬럼의 구동 소자(전계 효과 트랜지스터)(T)의 제어 전극(G)은 컬럼 방향으로 진행하는 워 드 라인(WL)에 접속되고, 로우의 구동 소자(T)의 제 1 제어된 전극(D)은 로우 방향으로 진행하는 비트 라인(BL)에 접속되며, 각각의 구동 소자(T)의 제 2 제어된 전극은 n 개의 셀 저항(Rc)의 제 1 전극에 접속되고, 각각의 컬럼의 n 개의 셀 저항의 제 2 전극은 각각 컬럼 방향으로 진행하는 플레이트 라인(PL1-PLn; PL11, PL12, PL13, PL14)에 접속된다. 도 1은 전체 셀 어레이 중 하나의 셀(Z)을 도시한 것으로, 즉, 이 구성은 컬럼 방향으로 진행하는 평행한 워드 라인(WL) 및 마찬가지로 컬럼 방향으로 진행하는 플레이트 라인(PL)을 따라서 반복된다. 이 구성은 비트 라인(BL)을 따라서 로우 방향으로 동등하게 계속된다(도 4의 레이아웃 참조). 여러 셀이 구동 트랜지스터(T)를 제어하는 워드 라인(WL)과, 비트 라인(BL) 및 트랜지스터(T)에 접속된 각각의 CBRAM 레지스터(Rc)에 대해 별개로 구현되는 플레이트 라인(PL1-PL4)을 통해 어드레스된다.
그 기능은 비대칭 CBRAM 저항에 기초하여 아래에 설명한다. 도 1에서, 이 비대칭은 특별한 저항 심벌로 표시되는데, 애노드가 두꺼운 라인측에 있다. 그러나, 이 구성은 또한 적절한 대칭 특징을 갖는 저항에 사용될 수 있다.
CBRAM 저항 소자의 특징 곡선은 도 2에 도시되어 있다. 저항은 선택적으로 고 저항을 가지며, 107 내지 1010 Ω의 값을 갖는다(특징 곡선 브랜치 a). 만약 전압(U)이 정의 방향으로 갈수록 증가하면, 저항은 약 250 mV의 임계 기록 전압으로부터 저 저항 상태로 전환되어, 약 104 내지 105Ω을 갖는다(특징 곡선 브랜치 b). 음의 전압(-U)에서, 저항은 도 2에 따라서 고 저항 상태로 설정될 수 있다. 판독 하는 동안에, 저항은 정의 방향으로 약 100 mV로 평가되고, 이 동작 상태에서, 예를 들면 저항 소자(Rc)(도 1 참조)를 통해 전류(Ic)를 평가하는 것이 가능하다.
1TnR 메모리 장치의 CBRAM 저항 소자(Rc)에 기록하는 방법, 관련 문제점 및 가능한 해법을 이하에 설명한다. 저항에 기록하기 위해, 셀(z)의 워드 라인(WL)이 열린다. 선택되지 않은 저항에 대한 모든 플레이트 라인(PL) 및 비트 라인(BL)은 플레이트 전위(VPL)에 있다. 선택된 저항에 기록하기 위해, 플레이트 라인(PL)은 ΔVwrite(전위: VPL+ΔVwrite)만큼 증가하고, 관련 비트 라인(BL)은 ΔVwrite(전위: VPL-ΔVwrite)만큼 감소한다. 결국, 기록될 저항에 두 배의 ΔVwrite가 존재하고, ΔVwrite는 열린 워드 라인(WL)의 모든 저항에 존재한다. 만약 ΔVwrite가 150mV이면, 선택된 셀은 300 mV의 전압으로 기록된다. 전압 공급이 기록에 충분하지 않기 때문에, 나머지 저항(Rc)은 원래의 값을 갖는다. 만약 복수의 비트 라인(BL)에 -ΔVwrite로 되면, 선택된 플레이트 라인(PL) 상의 복수의 저항(Rc)은 병렬로 기록될 수 있다.
만약, 기록 임계 전압(Vth)이 분포를 가지면, 즉 (약 250 mV의 ) 개별 값만을 갖지 않고, 오히려 예를 들어 Vthmax=350 mV와 Vthmin=150 mV 사이의 임계 전압 값이 발생하면, 이른 바 기록 교란(write disturb)(기록하고자 하지 않는 셀이 기록됨) 또는 이른 바 "기록 실패"(전압이 충분하지 않아 기록될 셀이 기록되지 않음)가 발생한다. 이제 0.5 Vth>Vthmin 조건이 다이오드(SD)의 임계 전압+기록 전압에 적용되어, (전방 또는 브레이크다운 방향으로 바이어스된) 저항 소자(Rc)와 직렬 연결된 다이오드(SD)(도 1에서 점선으로 표시)는 이 문제를 제거할 수 있다. 다음이 성립한다.
2× ΔVwrite>Vthmax+Vdiode
ΔVwrite<Vthmin+Vdiode
따라서, Vdiode>Vthmax-Vthmin이 성립한다.
다이오드(SD)가 어떻게 바이어스되는 지에 따라서, 이들은 기록 및 판독 또는 연산 소거에 대해 브레이크다운에서 동작되어야 한다. 각 경우에, 인가될 전압은 다이오드 전압만큼 증가된다(전방 전압 또는 브레이크다운 전압).
CBRAM 저항 소자(Rc)를 판독하기 위한 방법, 이 경우에 발생하는 문제 및 가능한 해법을 이하에 설명한다. CBRAM 저항(Rc)을 판독할 때, 셀(Z)의 대응하는 워드 라인(WL)이 열린다. 도 3으로부터 알 수 있듯이, 연산 증폭기(OPA)에 의해, 선택된 셀(Z)의 비트 라인(BL)의 전압은 플레이트 라인 전위(VPL)로 유지된다. 만약, 판독될 셀의 플레이트 라인(PL)이 판독 전압(Vread), 플레이트 라인 전압(VPL)보다 약 100mV 높은 전압으로 되면, 셀의 전류가 감지될 수 있다(정상 전류 감지). 이 경우에, 선택되지 않은 저항의 모든 플레이트 라인(PL) 및 비트 라인(BL)이 기생 전류를 최소화하기 위해 플레이트 라인 전위(VPL)로 유지된다. 연산 증폭기(OPA)는 정확히 VPL로 조절하지 않고 오히려 VPL +/- 오프셋으로 조절하기 대문에, 결과의 기생 전류는 구동 트랜지스터(T)에 접속될 수 있는 저항 소자(Rc)의 수를 제한한다. 만약 복수의 비트 라인(BL)이 이런 방식으로 감지 회로에 접속되면, 복수의 저항이 병렬로 판독될 수 있다. 그러나, 이들 저항은 저항의 나머지가 판독될 때 동일한 워드 라인(WL) 및 플레이트 라인(PL) 상에 위치해야 한다. 나머지 비트 라인(BL)은 이들이 판독되지 않는 경우에도 VPL로 유지되어야 한다.
이하에서는 본 발명에 따른 저항 소거 방법, 이 경우에 발생하는 문제점 및 가능한 해법에 대하여 더 설명한다. 개별 CBRAM 저항 소자를 소거하기 위해, 약 -50 mV의 음의 소거 임계 전압(Vthl)이 그 양단에 인가되어야 한다(도 2 참조). 이 목적을 위해 대응하는 워드 라인(WL)이 열린다. 선택되지 않은 저항 소자(Rc)의 경우에, 비트 라인(BL) 및 플레이트 라인(PL)은 플레이트 라인 전위(VPL)에 있다. 기록 시와 유사한 방식으로, 이제 전압이 인가된다(이 때에만 반대의 부호를 가짐). 따라서, 선택된 플레이트 라인은 VPL-ΔVerase로 되고, 비트 라인은 VPL+ΔVerase로 된다. 기록 시와 같이, 선택되지 않은 저항에서의 전압(ΔVerase)은 후자를 소거하기에 충분하지 않고, 반면에 2×ΔVerase가 선택된 저항 소자(Rc)에서 충분하다. 기록 시와 동일한 방식으로, 임계 전압 분포로 인해 소거 교란 및 소거 실패가 발생할 수도 있다. 소거 교란 및 소거 실패를 회피하기 위해, 다이오드(SD)(도 1 참조)의 사용 외에, 블록 소거를 이용하는 것도 가능하다. 이 경우에는, 워드 라인(WL)을 따라서 구동 트랜지스터(T)에 접속된 모든 저항 소자(Rc)(모든 셀)가 소거된다. 바람직하게는, 플레이트 라인(PL)은 VPL에서 유지되고, 대응 비트 라인(BL)은 필요한 전압 값만큼 증가한다.
도 4는 1T4R 메모리 장치의 레이아웃을 개략적으로 도시한 것이고, 도 5는 이와 관련된 개략적인 단면도이다. 1T4R 메모리 장치의 이 레이아웃은 중앙에 위치한 비트 라인 컨택트 플러그에 대해 선택 트랜지스터(T)의 드레인 전극과 대칭이다. 도 4 및 5에 도시된 1T4R 장치는 측면이 얕은 트렌치 격리 산화물(STI)에 의 해 인접한 1T4R 메모리 장치로부터 격리된다. 도 6은 (비대칭) 1T4R 메모리 장치의 다른 전형적인 실시예의 단면을 도시한 것으로, 구동 트랜지스터(T)를 배치하는 두 방법을 나타낸다. 여기서, 확산 저항(도 6의 좌측) 또는 금속(M0)에 대한 대칭성(도 6의 우측)이 최적화된다.
CBRAM 저항 소자에서 발생하는 특별한 문제는 (고 저항) 저항 소자(Rc) 및 구동 트랜지스터(T) 사이의 회로 노드(Kn)에서의 간섭 전압의 결합이다. CBRAM 저항 소자(Rc)의 저항은 고 저항 상태에서 1010Ω까지의 값을 갖기 때문에, 노드(Kn)는 트랜지스터(T)의 오프 상태에서 실제로 격리된다. 도 7에서 알 수 있듯이, 간섭 전압(Vnoise)은 노드(Kn)에 용량 결합될 수 있다. 이들 간섭 전압은 저항 소자가 낮은 임계 전압으로 인해 원치 않는 방식으로 프로그램되거나 소거될 수도 있기 때문에 문제가 된다. 이것을 방지하기 위해, 복수의 병렬 저항 소자(Rc)를 갖는 본 발명에 따른 1TnR 구성은 병렬 회로의 저 저항 성질로 인해 유리하다. 바람직한 구성은 메모리 셀의 저항 소자를 적절한 저 저항 값으로 프로그래밍하는데 있다(여러 전류로 프로그래밍함으로써 CBRAM의 경우에 가능하다). 이것은 기록 또는 소거 교란을 일으키지 않고 구성되는 간섭 전압을 급속히 보상한다. 구동 트랜지스터(T)에서의 저항 소자(Rc)의 플레이트 라인(PL)은 예를 들어 정지 상태에서 단락될 수 있다.
전술한 1TnR 메모리 장치를 작동시키는 바람직한 모드는 다양한 플레이트 라인(PL1, PPLn)(예를 들면, PL1-PL4)가 카운터에 의해(각 경우에 하나의 플레이트 라인을 병렬로) 연속적으로 판독되어 버퍼 레지스터 내의 저장을 완료하는 셀(Z)의 을 위한 것이다. 이러한 블록은 페이지로서 해석될 수 있다. 이 페이지는 바람직하게는 플레이트 라인에 의해 플레이트 라인에 기록될 수 있으며, 동시에 모두 소거될 수 있다(전술한 블록 소거를 참조하라). 이것은 역 충전에 몇 개의 라인만 필요하기 때문에 프로세스의 속도 및 달성가능한 대역폭을 증가시킨다. 그러한 페이지 모드의 일례가 도 8에 개략적으로 도시되어 있다. 예를 들면, 도 8에서, 워드 라인(WL1)이 활성화되고, 카운터가 연속적으로 플레이트 라인(PL11 내지 PL14)을 구동시킨다. 데이터는 버퍼 레지스터에 버퍼 저장되고, 전체 페이지로서 출력될 수 있다. 페이지는 동일한 방식으로 기록되며, 외부적으로 도달하는 데이터가 버퍼 레지스터에 버퍼 저장된다. 대응하는 워드 라인(WL)의 활성화 후에, 데이터가 플레이트 라인(PL11)으로부터 기록된다. 그 다음에 PL12, PL13 및 PL14가 후속한다. 워드 라인, 예를 들면 WL1 상에 위치하는 모든 저항 소자가 이 모드에서 소거된다. 따라서, 예를 들면, 워드 라인(WL1)이 열릴 수 있다. 이들 셀에 접속된 플레이트 라인(PL11 내지 PL14)은 전압(VPL)이 된다.
도 9는 본 발명에 따른 저항성 메모리 장치를 위한 바람직한 어드레스 경로를 블록도로 도시한 것이다. 외부 어드레스 및 커맨드 레지스터(10) 내의 어드레스는 어드레스 디코더(11) 내에 로딩된다. 워드 라인 디코더(12)는 대응하는 워드 라인(WL) 및 카운터(13)는 플레이트 라인을 연속적으로 구동시킨다. 비트 라인 디코더(15)는 정확한 비트 라인(BL)을 구동시키고 이렇게 판독된 데이터는 관련 버퍼 레지스터(14)로 로딩된다. 따라서 비교적 큰 버스트가 I/O 패드를 통해 판독될 수 있다. 기록을 위해, 데이터 경로의 방향이 간단히 변경되며, I/O 패드로부터 도달하는 데이터는 도 9에 도시된 어드레싱 로직에 의해 결정되는 셀 어레이 내의 위치에 기록된다.
주의: CBRAM은 본 출원인이 일반적으로 사용하는 칭호이다(CBRAM=Conductive Bridging RAM). 칭호 PMC(Programmable Metallization Cell)는 논문에서 흔히 사용된다.
본 발명에 따르면, 각각의 메모리 셀이 작은 공간을 요구하며 고속 액세스가 가능하고 크로스토크 및 간섭 전압이 악영향을 미치지 않는 방식으로 저항성 메모리 장치를 실현할 수 있다.

Claims (16)

  1. 로우 및 컬럼으로 구성되어 있으며 구동 소자(T)에 접속된 저항성 메모리 셀을 갖는 셀 어레이(A)를 포함하는 저항성 메모리 장치에 있어서,
    상기 구동 소자(T) 각각은 메모리 셀(Z)을 형성하는 n 개의 셀 저항(Rc)에 접속되고,
    상기 셀 저항(Rc)은 CBRAM(Conductive-Bridging RAM) 저항 소자이며,
    상기 컬럼의 구동 소자(T)의 제어 전극(G)이 상기 컬럼 방향으로 진행하는 워드 라인(WL)에 접속되며, 로우의 상기 구동 소자(T)의 제 1 제어된 전극(D)이 상기 로우 방향으로 진행하는 비트 라인(BL)에 접속되고, 상기 구동 소자(T) 각각의 제 2 제어된 전극(S)이 상기 n 개의 셀 저항(Rc)의 제 1 전극에 접속되며, 각각의 상기 컬럼의 상기 n 개의 셀 저항(Rc)의 제 2 전극이 상기 컬럼 방향으로 진행하는 플레이트 라인(PL1 내지 PLn; PL11, PL12, PL13, PL14)에 개별적으로 접속되며,
    상기 메모리 셀(Z)의 선택된 CBRAM 저항 소자(Rc)은 상기 동일한 메모리 셀(Z) 내의 다른 CBRAM 저항 소자(Rc)의 저항 값보다 더 낮은 저항을 갖는 저항 값으로 프로그램되는
    저항성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 구동 소자(T)는 FET 트랜지스터인
    저항성 메모리 장치.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 CBRAM 저항 소자(Rc)의 애노드는 상기 플레이트 라인(PL1 내지 PLn; PL11, PL12, PL13, PL14)에 접속되고, 상기 CBRAM 저항 소자(Rc)의 캐소드는 상기 구동 소자(T)에 접속되는
    저항성 메모리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    다이오드(SD)가 순방향 또는 브레이크다운 방향으로 상기 CBRAM 저항 소자(Rc)와 직렬로 접속되는
    저항성 메모리 장치.
  6. 삭제
  7. 제 1 항 또는 제 2 항에 있어서,
    각각의 상기 메모리 셀(Z)은 n=4 개의 CBRAM 저항 소자(Rc)를 포함하는
    저항성 메모리 장치.
  8. 청구항 1에 따른 저항성 메모리 장치의 CBRAM 저항 소자(Rc)에 기록하는 방법에 있어서,
    S1: 대응 메모리 셀(Z)의 워드 라인(WL)을 열어, 선택되지 않은 CBRAM 저항 소자(Rc)의 모든 플레이트 라인(PL) 및 비트 라인(BL)을 특정 플레이트 전위(VPL)에 두는 단계와,
    S2: 상기 선택된 CBRAM 저항 소자(Rc)의 플레이트 라인 전압을 약 150 mV의 기록 전압 ΔVwrite만큼 증가시켜 VPL+ΔVwrite로 되게 하고, 관련 비트 라인(BL)의 전압을 기록 전압 ΔVwrite만큼 감소시켜 VPL-ΔVwrite로 되게 하는 단계를 포함하는
    기록 방법.
  9. 제 8 항에 있어서,
    상기 선택된 플레이트 라인(PL) 상에 복수의 저항 소자(Rc)를 병렬로 기록하기 위해, 복수의 비트 라인(BL)의 비트 라인 전압을 상기 기록 전압(ΔVwrite)만큼 감소시키는
    기록 방법.
  10. 제 8 항에 있어서,
    다이오드(SD)가 상기 CBRAM 저항 소자(Rc)와 직렬로 사용되는 경우, 인가할 각 전압을 상기 다이오드(SD)의 극성에 따라서 순방향 또는 브레이크다운 전압만큼 증가시키는
    기록 방법.
  11. 전류 감지 동작에서 청구항 1에 따른 저항성 메모리 장치의 CBRAM 저항 소자(Rc)의 판독 방법에 있어서,
    L1: 대응 메모리 셀(Z)의 상기 워드 라인(WL)을 열어, 상기 선택된 메모리 셀(Z)의 비트 라인 전압을 특정 플레이트 전위(VPL)로 유지하는 단계와,
    L2: 판독할 상기 CBRAM 저항 소자(Rc)의 상기 플레이트 라인(PL) 상의 전압을 상기 플레이트 전위(VPL)보다 약 100 mV 높은 특정 판독 전압(Vread)으로 하고, 선택되지 않은 CBRAM 저항 소자(Rc)의 모든 플레이트 라인(PL) 및 비트 라인(BL)을 플레이트 전위(VPL)로 유지하고, 상기 CBRAM 저항 소자(Rc)를 통해 흐르는 감지 전류(Isense)를 프로그래밍 상태에 따라서 검출하는 단계를 포함하는
    판독 방법.
  12. 제 11 항에 있어서,
    감지 회로에 병렬로 접속되어 있는 동일한 워드 라인(WL) 또는 비트 라인(BL) 상의 복수의 CBRAM 저항 소자(Rc)의 병렬 판독을 위해, 판독되지 않는 비트 라인(BL)은 플레이트 전위(VPL)로 유지되는
    판독 방법.
  13. 청구항 1에 따른 저항성 메모리 장치의 CBRAM 저항 소자(Rc)를 소거하는 방법에 있어서,
    E1: 소거될 상기 CBRAM 저항 소자(Rc)를 구비하는 상기 메모리 셀(Z)에 대응하는 워드 라인(WL)을 열고, 선택되지 않은 CBRAM 저항 소자(Rc)의 모든 플레이트 라인 및 비트라인을 특정 플레이트 전위(VPL)에 두는 단계와,
    E2: 상기 선택된 CBRAM 저항 소자(Rc)의 상기 플레이트 라인 전압을 VPL-ΔVerase로 특정 소거 전압 ΔVerase 만큼 감소시키고, 관련 비트 라인(BL)의 전압을 VPL+ΔVerase로 소거 전압 ΔVerase 만큼 증가시키는 단계를 포함하는
    소거 방법.
  14. 제 13 항에 있어서,
    다이오드(SD)가 상기 저항 소자(Rc)와 직렬로 사용되는 경우, 상기 인가될 각각의 전압은 순방향 또는 브레이크다운 전압만큼, 상기 다이오드(SD)의 극성에 따라서 증가하는
    소거 방법.
  15. 청구항 1 또는 청구항 2에 따른 저항성 메모리 장치를 동작하는 방법에 있어서,
    컬럼의 워드 라인(WL)을 활성화시키고, 상기 저항성 메모리 셀의 상기 CBRAM 저항 소자(Rc)에 접속되는 상기 컬럼의 플레이트 라인들을 카운터를 통하여 연속적으로 구동시키고,
    판독 프로세스 동안에, 상기 컬럼의 상기 메모리 셀(Z) 중 상기 연속적으로 구동된 CBRAM 저항 소자(Rc)의 정보를 상기 비트 라인(BL)을 통해 판독하여 버퍼 레지스터(14)에 버퍼 저장하고 정보 블록으로서 출력하며,
    기록 프로세스 동안에, 외부적으로 도달하는 페이지의 기록 데이터를 상기 버퍼 레지스터(14)에 버퍼 저장하고, 컬럼의 상기 대응 워드 라인(WL)을 활성화시키고, 상기 버퍼 레지스터(14)에 저장된 상기 기록 데이터 버퍼를 최초 플레이트 라인(PL1)으로부터 최종 플레이트 라인(PLn)까지 상기 컬럼의 상기 메모리 셀(Z)의 상기 CBRAM 저항 소자(Rc)에 순차적으로 기록하는
    메모리 장치 동작 방법.
  16. 청구항 1 또는 청구항 2에 따른 저항성 메모리 장치 내의 워드 라인(WL)을 따라서 구동 소자(T)에 접속된 모든 CBRAM 저항 소자(Rc)의 병렬 소거 방법에 있어서,
    E11: 소거될 상기 CBRAM 저항 소자(Rc)를 구비하는 메모리 셀(Z)에 대응하는 워드 라인(WL)을 열고, 선택되지 않은 CBRAM 저항 소자(Rc)의 모든 플레이트 라인(PL) 및 비트 라인(BL)을 특정 플레이트 전위(VPL)에 두는 단계와,
    E12: 상기 선택된 셀의 플레이트 라인(PL) 상의 전압을 상기 플레이트 라인 전위(VPL)로 유지하고, 상기 대응 비트 라인(BL) 상의 전압을 특정 소거 전압(ΔVerase)만큼 증가시키는 단계를 포함하는
    소거 방법.
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