CN1755831A - 电阻性内存装置，尤其是cbram内存 - Google Patents

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Abstract

本发明是关于一种电阻性内存装置，其具有以行列方式建构而成的一单元数组(A)，并包含电阻性内存单元，所述电阻性内存单元与驱动用的一驱动组件(T)连接，各驱动组件(T)共同连接至形成一内存单元(Z)的n个单元电阻器(Rc)，所述单元驱动器为CBRAM电阻组件；特别是，本发明亦关于对具有CBRAM电阻组件的此一电阻性内存装置进行写入、读取及拭除的方法。

Description

电阻性内存装置，尤其是CBRAM内存
技术领域
本发明是关于如权利要求1所述的一种电阻性内存装置，其具有以行列方式建构而成的单元数组，并包含电阻性内存单元，特别是CBRAM电阻组件；本发明亦关于如权利要求8、11、13、15与16所述的方法，以对此一电阻性内存装置写入、读取及拭除。如权利要求1所述的电阻性内存装置是揭露于WO 03/098636 A2中。
背景技术
目前为止，电阻性内存装置的内存单元是建构为交叉点数组(cross-point array)的形式(如图10所示)、或是建构为1T1R的形式(如图11所示)。图11说明了每一电阻性内存组件Rc皆恰被指派一选择或驱动组件T(例如一FET)，以选择内存组件。在此一电路装置的例子中，驱动晶体管T的控制电极是连接至一字线(wordline)WL，所述字线WL是运行于列方向；所述晶体管的被控制电极是连接至一CBRAM电阻组件Rc的一电极，而另一电极则连接至一板线(plate line)PL。
WO 03/098636 A2说明了一种结合电路装置的可行方式，而WO02/084705 A2则揭露了关于MRAM内存的另一构想；在后者文件所述的内存装置中，所有的电阻组件都仅被连接到一条线上，写入线是用以寻址(addressing)不同的电阻器。如图10所示的交叉点数组装置的缺点在于内存数组大小受限、储存值读取方式复杂、以及读取质的相关延迟等问题；如图11所示的1T1R单元可以更快速地被读取且其读取方式较不复杂，然而其空间需求却更高。WO 03/098636 A2说明了一种解决方案，其中则连接了较小的交叉点装置(以垂直方式排列)；此方案的主要重点在于较小的空间需求，然其影响速度；而WO02/084705 A2所提出的解决方案则因两个读取周期以及使用一写入线而速度较慢，其仅适用于MRAM内存装置。
本发明的目的即在于克服现有技术中的交叉点装置与1T1R装置的上述缺点，并改良引言中所提及的电阻性装置，以使其每一内存单元都具有较小的空间需求、可快速存取、并使其串音(crosstalk)与干扰电压无法产生危害。
在本发明中，一内存单元是由n个单元电阻器共同形成，且所述单元电阻器连接至一驱动组件，例如一FET。然后，各单元是经由控制所述驱动晶体管的字线、位线与板线加以寻址，其是针对每一电阻组件而独立设计在晶体管处。
发明内容
因此，上述目的可经由本发明第一基本构想而实现，在一电阻性内存装置中，各驱动组件是共同连接至形成一内存单元的n个单元电阻器，其特征在于一列的所述驱动组件的控制电极是共同连接至运行于列方向的一字线，而一行的所述驱动组件的第一被控制电极是共同连接至运行于行方向的一位线，且各驱动组件的第二被控制电极则是分别连接至所述n个单元电阻器的第一电极，而每一列的所述n个单元电阻器的第二电极则是个别连接到运行于列方向的一板线。
在下文中，上述类型的内存单元则被称为一1TnR单元。
虽然在本发明具体实施例中的单元电阻器为CBRAM电阻组件，然而本发明亦可应用于聚合物内存单元或其它的电阻性内存单元中。
在具有非对称特性的CBRAM电阻组件的例子中，其阳极是与板线连接，而其阴极则与驱动组件连接；为避免发生写入与拭除错误，可于与所述CBRAM电阻组件串行的前向方向或崩溃方向中分别连接一二极管。
在一较佳实施例中，各内存单元包含了n＝4个单元电阻器。
根据一第二基本构想，本发明亦提供了一种写入此类型的电阻性内存装置中CBRAM电阻组件的方法，所述方法的特征在于下列步骤：
S1：开启对应内存单元的字线，且未选择的电阻组件的所有板线与位线皆处于一特定板电位；以及
S2：经由约为150mV的一特定写入电压ΔVwrite将所选择的电阻组件的板线电压增加至VPL+ΔVwrite，且经由所述写入电压将相关位线的电压降低至VPL-ΔVwrite。
在较佳实施例中，所述写入电压ΔVwrite可降低多个位线的位线电压，以并行写入所选择板线的多个电阻组件。
在插入与所述CBRAM电阻组件串行的二极管的例子中，则分别根据所述二极管的极性而经由其前向或崩溃电压来增加所欲施加的电压。
根据一第三基本构想，本发明亦提供了一种在一电流感测操作中读取此类型的电阻性内存装置中CBRAM电阻组件的方法，所述方法的特征在于下列步骤：
L1：开启对应内存单元的字线，且将所选择单元的位线电压保持于一特定板电位；以及
L2：欲读取的电阻组件的板线电压是处于一特定读取电位Vread，其高于所述板电位约100mV，而将未选择的电阻组件的所有板线与位线保持为板电位，且根据电阻组件的编程状态即可侦测流经所述电阻组件的一感测电流。
在较佳实施例中，剩余的位线是保持为板线电压，以并行读取位于相同字线上或与一感测电路并行连接的位线上的多个电阻组件。
根据另一基本构想，本发明亦提供了一种拭除此类型的电阻性内存装置中CBRAM电阻组件的方法，所述方法的特征在于包含下列步骤：
E1：开启具有欲拭除电阻组件的对应内存单元的字线，而未选择的电阻组件的所有板线与位线则处于一特定板电位；以及
E2：经由一特定拭除电压ΔVerase将所选择电阻组件的板线电压增加至VPL-ΔVerase，且经由所述拭除电压ΔVerase将相关位线的电压增加至VPL+ΔVerase。
在使用与所述CBRAM电阻组件串行的二极管时，则分别根据所述二极管的极性而经由其前向或崩溃电压来增加所欲施加的电压。
根据另一基本构想，本发明亦提供了一种并行拭除沿着此类型电阻性内存装置中的一字线(WL)而与一驱动组件(T)连接的所有电阻组件(Rc)的方法，所述方法的特征在于包含下列步骤：
E11：开启具有欲拭除电阻组件的对应内存单元的字线，而未选择的电阻组件的所有板线与位线则处于一特定板电位；以及
E12：将所选择单元的板线电压保持为所述板线电位，且由一特定拭除电压Δverase增加对应位线的电压。
附图说明
以下将经由下述参考图式而进一步详细说明本发明的电阻性内存装置与其写入、读取、拭除方法的上述特征与其它特征、以及一具体寻址方式，其中：
图1说明本发明电阻性内存装置的单元数组的单元电路图，在此例中，所述单元具有4个CBRAM电阻组件；
图2为所述CBRAM电阻组件的单元特性图；
图3为一电路配置图，以说明本发明的读取方法；
图4为根据本发明第一具体实施例的电阻性内存装置布局，其中每一驱动晶体管具有4个单元电阻器；
图5为图4所示布局方式的内存装置截面图；
图6为根据本发明第二具体实施例的电阻性内存装置截面图，其中每一驱动晶体管具有4个单元电阻器，且说明了驱动晶体管的两种可行定位方式；
图7为一电路图，用以说明在一CBRAM内存组件中干扰电压的电容性耦合；
图8为一示意图，以详细说明单元数组中缓冲缓存器的一整页模式；
图9为一方块图，以说明一寻址路径；
图10说明了引言中所提及的交叉点数组装置；以及
图11说明了同样于引言中所提及的1T1R装置。
具体实施方式
图1说明了一电阻性内存装置的一较佳具体实施例，其中有4个CBRAM电阻组件Rc与一场效应驱动晶体管T连接，而形成了一个1T4R内存装置；其它可行的装置尚有1T2R、1T8R与1T16R等内存装置。基本上，与所述驱动晶体管T连接的单元电阻器Rc的数量是根据寻址、写入、读取与拭除技术而定。在图1所示的内存装置的情形中，一列的所述驱动组件(场效应晶体管)T的控制电极G是共同连接至运行于此列方向的一字线WL，且一行的驱动组件T的第一被控制电极D则共同连接至运行于此行方向的一位线BL，而每一驱动组件T的第二被控制电极S则分别连接至所述n个单元电阻器Rc的第一电极；每列的n个单元电阻器Rc的第二电极则分别连接至运行于此列方向的板线PL1-PLn、PL11、PL12、PL13、PL14。为简化说明，图1仅图标出整个单元数组中的一单元Z，换言之，此一装置可沿运行于列方向的平行字线WL与同样运行于列方向的板线PL而加以重复配置，且此装置亦可沿位线BL的行方向同样继续重复(如图4所示的布局)。不同的单元是经由控制所述驱动晶体管T的字线WL、位线BL与板线PL1-PL4而寻址，其对于与所述晶体管T连接的每一个CBRAM电阻器Rc而言是独立配置的。
以下以非对称的CBRAM电阻器为基础说明其作用；在图1中，此一非对称性是以特定的电阻器符号表示，其阳极是位于厚线侧；然而，此装置亦可完美应用于具有适当对称特性的电阻器中。
图2以图标说明了所述CBRAM电阻组件的特性曲线。一般而言，且根据本实施例，具有高电阻的电阻器的电阻值为107至1010Ω(见特性曲线分支a)；若电压U增加到正方向(阳极在正极、而阴极在负极)，则电阻器便由一写入临界电压Vth(约250mV)开始切换至低电阻状态，然后电阻值则变为104至105Ω(见特性曲线分支b)。在负电压-U时，便可根据图2将电阻器再次设定为高电阻状态。在读取期间，电阻器约为正100mV，而在此一操作状态下，便可估算流经所述电阻组件Rc的电流Ic(请参考图1)。
以下将说明一种对一1TnR内存装置的CBRAM电阻组件Rc进行写入的方法、相关的问题以及可行的解决方式。为写入一电阻器，需开启单元Z的字线WL，而未选择的电阻器的所有板线PL与位线BL则位于板电位VPL；为了写入所选择的电阻器，其板线需增加ΔVwrite(电位：VPL+ΔVwrite)，而相关的位线BL则减少ΔVwrite(电位：VPL-ΔVwrite)；因此，欲写入的电阻器便出现两倍的ΔVwrite，所开启的字线WL的所有电阻器则出现ΔVwrite，若ΔVwrite为150mV，则所选择的欲写入电阻器便出现300mV的电压，剩下的电阻器Rc则由于出现的电压尚不足以写入而保持其初始值。若有多个位线BL处于-ΔVwrite，便可同时并行写入所选择的板线PL上的多个电阻器Rc。
若写入临界电压Vth具有一分布，换言之，意即其不仅具有一个别值(例如：250mV)，而是出现介于Vthmax＝350mV与Vthmin＝150mV间的临界电压值，便可能会发生所谓的写入干扰(即写入不该被写入的单元)与所谓的写入失效(即因电压不足而无法写入原欲写入的单元)，此时利用与所述电阻组件Rc串行(偏于前向方向或崩溃方向中)的二极管SD(如图1中虚线所示)即可消除这样的问题，这是因为在二极管D临界电压加上写入电压中应用了0.5Vth＞Vthmin此项条件之故，以下条件恒为正确：
2×ΔVwrite＞Vthmax+Vdiode
ΔVwrite＜Vthmin+Vdiode
其导出Vdiode＞Vthmax-Vthmin。
根据二极管SD的偏移，其必须在崩溃点进行写入与读取或拭除操作，而欲施加的电压则各增加所述二极管电压(前向电压或崩溃电压)。
以下进一步说明读取一CBRAM电阻组件Rc的方法、在此情形中会发生的问题以及可行的解决方式。在读取一CBRAM电阻器Rc时，单元Z的对应字线WL会被开启，经由一操作放大器OPA，如图3所示，所选择单元Z的位线BL电压便保持为板线电位VPL；若欲读取单元的板线PL接着处于一读取电压Vread(其高于所述板线电位VPL约100mV)时，则可侦测到所述单元的电流(正常电流感测)，因此，未选择的电阻器的所有板线PL与位线BL都将保持在板线电位VPL，以使寄生电流最小化。由于所述操作放大器OPA并不会刚好被调整为VPL，而是调整为值VPL+/-Voffset，因此所产生的寄生电流限制了可以连接到驱动晶体管T的电阻组件Rc数量；当有多个位线BL以此方式连接到一感测电路时，则可并行读取多个电阻器，然而，这些电阻器必须与闲置读取电阻器位于同一字线WL与板线PL上，剩余的位线BL即使不被读取也应保持为VPL。
以下进一步说明本发明的电阻器拭除方法、此情形中可能发生的问题以及可行的解决方法。为拭除一个别的CBRAM电阻组件，必须对其施加一个约为-50mV的负拭除临界电压Vth1(请参考图2)，因而需开启对应的字线WL；在未选择的电阻组件Rc中，位线BL与板线PL皆处于板线电位VPL。接着以与写入情形相似的方式施加电压(仅此时是反向)；因而所选择的板线会处于VPL-ΔVerase而位线会处于VPL+ΔVerase；正如与写入情形相同者，未选择的电阻器的电压ΔVerase并不足以拭除后者，而在所选择电阻组件Rc处的2ΔVerase才足够。而由于临界电压的分布，可能会发生与写入情形相似的拭除干扰与拭除失效的情形；为避免拭除干扰与拭除失效，除可利用如图1所示的二极管SD外，亦可利用所谓的区块拭除(block erase)方式；在此情形中，沿一字线而与一驱动晶体管T连接的所有电阻组件Rc(即所有单元)都会被拭除，其优点是，板线可维持在VPL，而对应的位线BL则会增加需要的电压值。
图4图标说明了一1T4R内存装置的布局，而图5则为其截面图；所述1T4R内存装置的此一布局是相对于插入选择晶体管T汲极电极的位线接触呈中心对称的；图4与图5所示的1T4R内存装置是经游一浅沟渠绝缘氧化物STI而与相邻的1T4R内存装置侧向隔离。图6说明了一(非对称型)1T4R内存装置的另一具体实施例截面图，其说明了放置所述驱动晶体管T的两种可行方法；在此例中，无论是扩散电阻(图6左侧)、或是其相对于金属M0(图6右侧)的对称性皆已最佳化。
CBRAM电阻组件中会发生的一项特殊问题在于一(高电阻)电阻组件Rc与驱动晶体管T间的电流节点Kn处的干扰电压耦合现象，由于CBRAM电阻组件的电阻值在高电阻状态时高达1010Ω，因此节点Kn在晶体管T关闭状态时实际上是呈现绝缘的；如图7所示，干扰电压Vnoise便会因而电容性耦合至所述节点Kn。此一干扰电压将产生问题，这是因为电阻组件因其临界电压低的原因而会经由此干扰电压而被不当编程或拭除。为了避免此一问题，本发明的具有多个并行电阻组件Rc的1T4R装置便因并行电路的低电阻特性而具有优势，有利的装置包含了可将所述内存单元的一电阻组件编程为特别适合的低电阻值(在CBRAM的情形中可以不同电流加以编程)，此方式可快速补偿所产生的干扰电压，而不会产生写入或拭除干扰；在驱动晶体管T处的电阻组件Rc的板线PL可于静止状态中短路。
关于上述的1T4R内存装置的操作优势是在于单元Z的不同板线PL1、PLn(例如：PL1-PL4)是经由一计数器而被被连续(分别为并行的一板线)读取，并于缓冲缓存器中储存，此一区块亦可表示为一页(page)，此页有助于经由板线而写入板线并可一次全部拭除(请见上述的区块拭除方法)，由于其仅需少数线路以使电荷反转，因而可增加处理速度与可达成频带宽。图8说明了此一整页模式的例子；举例而言，如图8所示，激活字线WL1，接着一计数器连续驱动板线PL1至PL4，数据便可缓冲储存于一缓冲缓存器中并可以一整页的方式输出；亦以相似的方式写入一页：来自外部的数据是被缓冲储存于所述缓冲缓存器中。在激活对应的字线WL后，即可写入数据，例如由板线PL1开始，而后续则为板线PL2、PL3与PL4。位于一字线(例如字线WL1)上的所有电阻组件都以此方式拭除，因此可开启例如所述字线WL1，而与这些单元连接的板线PL1至PL4皆处于电压VPL。
图9以方块图的形式说明了本发明的电阻性内存装置的一有利寻址路径；将一外部寻址与指令缓存器10中的地址加载一寻址译码器11中，一字线译码器12便驱动对应的字线WL而计数器13连续驱动板线PL；位线译码器15驱动正确的位线BL，因而可将读取的数据加载相关的缓冲缓存器14中，因而可经由I/O板读取较大脉冲。在写入时，仅需简单改变数据路径方向，而来自I/O板的数据便被写入由图9所示的寻址逻辑所决定的单元位置中。
附注：在此所使用的CBRAM是传导桥接随机存取内存(Conductive Bridging RAM)的缩写；而缩写PMC(可编程金属单元，Programmable Metallization Cell)亦常见于各式文献中。
组件代表符号说明
a        CBRAM特性曲线的高电阻分支
A        单元数组
b        CBRAM特性曲线的低电阻分支
BL       位线
Ccell    单元电容
Cjtcn    接合电容
SD       二极管
D        汲极
G        控制电极
I/O      输入/输出板
Ic       流经一CBRAM电阻的电流
Icomp    补偿电流
Isense   感测电流
Kn       电路节点
M0       金属平面0
OPA      操作放大器
PL       板线
Rc       单元电阻器；CBRAM电阻组件
S        源极
STI      浅沟渠绝缘
T        驱动组件；驱动晶体管
VDD      操作电压
Vnoise   干扰电压
VPL      板线电压/电位
WL       字线
10       外部寻址与指令单元
11       寻址译码器
12       字线译码器
13       计数器
14       缓冲缓存器
15       位线译码器

Claims (16)

1.一种电阻性内存装置，其具有以行列方式建构而成的一单元数组(A)，并包含电阻性内存单元，所述电阻性内存单元与驱动用的一驱动组件(T)连接，各驱动组件(T)共同连接至形成一内存单元(Z)的n个单元电阻器(Rc)，其特征在于：
一列的所述驱动组件(T)的控制电极(G)是与运行于所述列方向的一字线(WL)共同连接，且一行的所述驱动组件(T)的第一被控制电极(D)是与运行于所述行方向的一位线(BL)共同连接，而各驱动组件(T)的第二被控制电极(S)是各与所述n个单元电阻器(Rc)的第一电极连接，每一列的所述n个胞源电阻器(Rc)的第二电极则分别与运行于所述列方向的一板线(PL1-PLn；PL11、PL12、PL13、PL14)连接。
2.如权利要求1所述的内存装置，其特征在于所述驱动组件(T)是场效应晶体管。
3.如权利要求1或2所述的内存装置，其特征在于所述单元电阻器(Rc)是传导桥接随机存取内存电阻组件。
4.如权利要求3所述的内存装置，其特征在于所述传导桥接随机存取内存电阻组件的阳极是与所述板线(PL1-PLn；PL11、PL12、PL13、PL14)连接，而所述传导桥接随机存取内存电阻组件的阴极是与所述驱动组件(T)连接。
5.如权利要求4所述的内存装置，其特征在于一二极管(SD)是各连接于与所述传导桥接随机存取内存电阻组件(Rc)串行的前向方向或崩溃方向。
6.如权利要求1至5任一所述的内存装置，其特征在于所述内存单元(Z)中所选择的一传导桥接随机存取内存电阻组件(Rc)是被编程为一适当电阻值，其低于相同内存单元(Z)中的其它传导桥接随机存取内存电阻组件(Rc)的电阻值。
7.如权利要求1至6任一所述的内存装置，其特征在于各内存单元(Z)包含n＝4个单元电阻器(Rc)。
8.一种用于如权利要求3至7任一所述电阻性内存装置的一传导桥接随机存取内存电阻组件的写入方法，其特征在于下列步骤：
S1：开启对应内存单元(Z)的字线(WL)，且未选择的电阻组件(Rc)的所有板线(PL)与位线(BL)皆处于一特定板电位(VPL)；以及
S2：将所选择的电阻组件(Rc)的板线电压增加约150mV的一特定写入电压ΔVwrite而至VPL+ΔVwrite，且将相关位线(BL)的电压降低所述的写入电压而至VPL-ΔVwrite。
9.如权利要求8所述的写入方法，其特征在于通过所述写入电压ΔVwrite降低多个位线(BL)的位线电压，以并行写入所选择板线(PL)的多个电阻组件(Rc)。
10.如权利要求8或9所述的写入方法，其特征在于，在使用与所述传导桥接随机存取内存电阻组件(Rc)串行的二极管(SD)时，根据所述二极管(SD)的极性而通过其前向或崩溃电压来增加将施加的各有的电压。
11.一种用于如权利要求3至7任一所述电阻性内存装置的一传导桥接随机存取内存电阻组件的读取方法，其特征在于下列步骤：
L1：开启对应内存单元(Z)的字线(WL)，且将所选择内存单元(Z)的位线电压保持于一特定板电位(VPL)；以及
L2：欲读取的所述电阻组件(Rc)的板线(PL)电压是处于一特定读取电压Vread，其高于所述板电位(VPL)约100mV，而将未选择的电阻组件(Rc)的所有板线(PL)与位线(BL)保持在板电位(VPL)，且根据所述电阻组件(Rc)的编程状态侦测流经所述电阻组件(Rc)的一感测电流(Isense)。
12.如权利要求11所述的读取方法，其特征在于剩余的位线(BL)是保持在板线电压(VPL)，以并行读取位于相同字线(WL)上或与一感测电路并行连接的位线(BL)上的多个电阻组件(Rc)。
13.一种用于如权利要求3至7任一所述电阻性内存装置的一传导桥接随机存取内存电阻组件的拭除方法，其特征在于下列步骤：
E1：开启具有欲拭除电阻组件(Rc)的对应内存单元(Z)的字线(WL)，而未选择的电阻组件(Rc)的所有板线(PL)与位线(BL)则处于一特定板电位(VPL)；以及
E2：将所选择电阻组件(Rc)的板线电压增加一特定拭除电压ΔVerase而至VPL-ΔVerase，且将相关位线(BL)的电压增加所述拭除电压ΔVera se而至VPL+ΔVerase。
14.如权利要求13所述的拭除方法，其特征在于，在使用与所述传导桥接随机存取内存电阻组件(Rc)串行的二极管(SD)时，根据所述二极管(SD)的极性而通过其前向或崩溃电压来增加所欲施加的各有的电压。
15.一种用于如权利要求1至7任一所述的电阻性内存装置的操作方法，其特征在于：
激活一列的一字线(WL)，并通过一计数器而连续驱动与所述电阻性内存单元(Z)的单元电阻器(Rc)连接的此列板线；
在读取过程中，所连续驱动的此列内存单元(Z)的单元电阻器(Rc)的信息是通过位线(BL)读取，并于一缓冲缓存器(14)中缓冲储存及以一整页方式输出；以及
在写入过程中，将一页来自外部的写入数据缓冲储存在所述缓冲缓存器(14)中，激活一列的对应字线(WL)，并接着从第一板线(PL1)到最后板线(PLn)将缓冲储存于所述缓冲缓存器(14)中的写入数据写入此列的所述内存单元(Z)的所述单元电阻器(Rc)。
16.一种并行拭除与一驱动组件(T)连接的所有电阻组件(Rc)的方法，其平行拭除沿着如权利要求1至7任一的电阻性内存装置中的一字线(WL)而与一驱动组件(T)连接的所有电阻组件(Rc)，其特征在于下列步骤：
E11：开启对应于具有欲拭除的所述电阻组件(Rc)的内存单元(Z)的字线(WL)，而未选择的电阻组件(Rc)的所有板线(PL)与位线(BL)则处于一特定板电位(VPL)；以及
E12：将所选择单元的板线(PL)电压保持在所述板线电位(VPL)，且将对应位线(BL)的电压增加一特定拭除电压ΔVerase。
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