JP2000112826A - 不揮発性メモリのデータ保護装置 - Google Patents
不揮発性メモリのデータ保護装置Info
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- JP2000112826A JP2000112826A JP27800398A JP27800398A JP2000112826A JP 2000112826 A JP2000112826 A JP 2000112826A JP 27800398 A JP27800398 A JP 27800398A JP 27800398 A JP27800398 A JP 27800398A JP 2000112826 A JP2000112826 A JP 2000112826A
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Abstract
(57)【要約】
【課題】 プログラム処理の暴走に伴うプログラム内容
の誤書き換えを防止する。 【解決手段】 １チップマイクロコンピュータを初期化
する際にＲＡＭ６の特定番地に特定データを予め格納
し、揮発特性を有するＲＡＭ６の特定番地の内容が初期
化時点の内容と同一であることを確認してから、フラッ
シュメモリ１のデータ書き換え動作に移行する構成とし
た。これにより、１チップマイクロコンピュータのプロ
グラム処理が暴走した時は、ＲＡＭ６の特定番地の内容
が初期化時点で意図的に作成した内容とは異なってしま
う為、プログラム処理の暴走に伴い書き換え用のサブル
ーチンプログラム命令が誤って実行されても、フラッシ
ュメモリ１の誤書き換えを防止できる。
の誤書き換えを防止する。 【解決手段】 １チップマイクロコンピュータを初期化
する際にＲＡＭ６の特定番地に特定データを予め格納
し、揮発特性を有するＲＡＭ６の特定番地の内容が初期
化時点の内容と同一であることを確認してから、フラッ
シュメモリ１のデータ書き換え動作に移行する構成とし
た。これにより、１チップマイクロコンピュータのプロ
グラム処理が暴走した時は、ＲＡＭ６の特定番地の内容
が初期化時点で意図的に作成した内容とは異なってしま
う為、プログラム処理の暴走に伴い書き換え用のサブル
ーチンプログラム命令が誤って実行されても、フラッシ
ュメモリ１の誤書き換えを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータの誤動作に伴う不揮発性メモリ（フラッシュメモリ
等）の誤書き込みを防止する、不揮発性メモリのデータ
保護装置に関する。
ータの誤動作に伴う不揮発性メモリ（フラッシュメモリ
等）の誤書き込みを防止する、不揮発性メモリのデータ
保護装置に関する。
【０００２】
【従来の技術】１チップマイクロコンピュータは論理演
算動作を実行する為のプログラムメモリを内蔵するが、
最近では、プログラムメモリとして、マスクＲＯＭに代
わりフラッシュメモリを内蔵する傾向が高い。これは、
プログラム内容を変更する際、マスクＲＯＭの場合は設
計変更を必要とする為に多額の開発費と長い納期を強い
られるが、これに対し、フラッシュメモリの場合は書き
換え命令を実行して外部から書き換えデータを供給する
ことで容易に対応でき、マスクＲＯＭの欠点を十分に補
える特性を有する点に起因する。
算動作を実行する為のプログラムメモリを内蔵するが、
最近では、プログラムメモリとして、マスクＲＯＭに代
わりフラッシュメモリを内蔵する傾向が高い。これは、
プログラム内容を変更する際、マスクＲＯＭの場合は設
計変更を必要とする為に多額の開発費と長い納期を強い
られるが、これに対し、フラッシュメモリの場合は書き
換え命令を実行して外部から書き換えデータを供給する
ことで容易に対応でき、マスクＲＯＭの欠点を十分に補
える特性を有する点に起因する。
【０００３】１チップマイクロコンピュータは、例え
ば、前記フラッシュメモリの内容を書き換える為の命令
が格納された書き換えメモリを別途内蔵する。即ち、前
記フラッシュメモリの書き換え命令が実行されると、書
き換えデータが１チップマイクロコンピュータ内部に取
り込まれ、データ書き換え処理が実行される。
ば、前記フラッシュメモリの内容を書き換える為の命令
が格納された書き換えメモリを別途内蔵する。即ち、前
記フラッシュメモリの書き換え命令が実行されると、書
き換えデータが１チップマイクロコンピュータ内部に取
り込まれ、データ書き換え処理が実行される。
【０００４】しかし、前記フラッシュメモリは書き換え
可能な特性を有する故、前記フラッシュメモリの内容を
第三者が当事者の意思に反して書き換えてしまう恐れが
ある。そこで、現在の大半のフラッシュメモリは、デー
タが容易に書き換えられない様にプロテクト機能を有し
ている。具体的には、プロテクト解除、データ書き換
え、プロテクト付加のシーケンスを実行する書き換え命
令を書き換えメモリに格納し、このプログラム処理を実
行している。
可能な特性を有する故、前記フラッシュメモリの内容を
第三者が当事者の意思に反して書き換えてしまう恐れが
ある。そこで、現在の大半のフラッシュメモリは、デー
タが容易に書き換えられない様にプロテクト機能を有し
ている。具体的には、プロテクト解除、データ書き換
え、プロテクト付加のシーケンスを実行する書き換え命
令を書き換えメモリに格納し、このプログラム処理を実
行している。
【０００５】
【発明が解決しようとする課題】しかし、従来のプロテ
クト機能では、１チップマイクロコンピュータのプログ
ラム処理の暴走に伴い、実行アドレスがフラッシュメモ
リの或るアドレスから書き換えメモリの書き換え命令格
納アドレスに誤ってジャンプしてしまうと、フラッシュ
メモリの内容が当事者の意思に反して書き換わってしま
う問題があった。
クト機能では、１チップマイクロコンピュータのプログ
ラム処理の暴走に伴い、実行アドレスがフラッシュメモ
リの或るアドレスから書き換えメモリの書き換え命令格
納アドレスに誤ってジャンプしてしまうと、フラッシュ
メモリの内容が当事者の意思に反して書き換わってしま
う問題があった。
【０００６】そこで、本発明は、プログラム処理の暴走
に伴う不揮発性メモリのデータ誤書き換えを確実に防止
する、不揮発性メモリのデータ保護装置を提供すること
を目的とする。
に伴う不揮発性メモリのデータ誤書き換えを確実に防止
する、不揮発性メモリのデータ保護装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、各
種論理演算動作を実行する為のプログラムデータ又はテ
ーブルデータが格納される第１不揮発性メモリを内蔵し
たマイクロコンピュータであって、少なくとも、前記マ
イクロコンピュータを動作制御する為のプログラムデー
タと前記第１不揮発性メモリの内容を書き換える為のプ
ログラムデータとが格納された第２不揮発性メモリと、
前記第２不揮発性メモリから読み出された前記マイクロ
コンピュータの初期化プログラムの解読結果に従って、
予め定められたデータが格納される保持手段と、を備
え、前記第２不揮発性メモリから読み出された前記第１
不揮発性メモリの内容書き換えプログラムの解読結果に
従って、前記保持手段の格納データが期待値と一致して
いるかどうかを確認し、前記保持手段の格納データが期
待値と一致している時のみ、前記第１不揮発性メモリの
内容を書き換え可能とすることを特徴とする。
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、各
種論理演算動作を実行する為のプログラムデータ又はテ
ーブルデータが格納される第１不揮発性メモリを内蔵し
たマイクロコンピュータであって、少なくとも、前記マ
イクロコンピュータを動作制御する為のプログラムデー
タと前記第１不揮発性メモリの内容を書き換える為のプ
ログラムデータとが格納された第２不揮発性メモリと、
前記第２不揮発性メモリから読み出された前記マイクロ
コンピュータの初期化プログラムの解読結果に従って、
予め定められたデータが格納される保持手段と、を備
え、前記第２不揮発性メモリから読み出された前記第１
不揮発性メモリの内容書き換えプログラムの解読結果に
従って、前記保持手段の格納データが期待値と一致して
いるかどうかを確認し、前記保持手段の格納データが期
待値と一致している時のみ、前記第１不揮発性メモリの
内容を書き換え可能とすることを特徴とする。
【０００８】また、前記第１不揮発性メモリは、予め書
き換え禁止状態に設定されており、前記第１不揮発性メ
モリの内容書き換えプログラムの解読結果に従って、前
記保持手段の格納データが期待値と一致すると、書き換
え禁止の解除、内容の書き換え、書き換え禁止の設定の
一連の動作が実行されることを特徴とする。
き換え禁止状態に設定されており、前記第１不揮発性メ
モリの内容書き換えプログラムの解読結果に従って、前
記保持手段の格納データが期待値と一致すると、書き換
え禁止の解除、内容の書き換え、書き換え禁止の設定の
一連の動作が実行されることを特徴とする。
【０００９】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１０】図１は本発明の不揮発性メモリのデータ保
護装置を示すブロック図である。
護装置を示すブロック図である。
【００１１】図１において、フラッシュメモリ（１）
は、データをページ（例えば１２８バイト）単位で電気
消去して書き換える特性を有し、１チップマイクロコン
ピュータの各種論理演算を実行する為のプログラムデー
タ、各種論理演算の際に必要なテーブルデータ等が格納
される。フラッシュメモリ（１）は各ページ単位で自動
インクリメントを行う専用のアドレスレジスタ（１４）
を含む。尚、フラッシュメモリ（１）は第１不揮発性メ
モリに相当する。プログラムメモリ（２）は、主に１チ
ップマイクロコンピュータの各種論理演算を実行する為
のプログラムデータと、フラッシュメモリ（２）の内容
を書き換える為の書き換え命令が格納される。書き換え
命令は、Ｘ番地のサブルーチンコール命令とＹ番地以降
の書き換え用のサブルーチンプログラム命令とから成
る。即ち、フラッシュメモリ（１）の内容を書き換えた
い時は、プログラムメモリ（２）のＸ番地を指定してサ
ブルーチンコール命令を実行し、その後、Ｙ番地にジャ
ンプしてサブルーチンプログラム命令を実行し、フラッ
シュメモリ（１）の書き換え動作を実行する。尚、プロ
グラムメモリ（２）は不揮発性の特性を有するものであ
り、マスクＲＯＭ、フラッシュメモリ等が好適である。
アドレスレジスタ（３）はフラッシュメモリ（１）及び
プログラムメモリ（２）をアドレス指定するものであ
る。尚、フラッシュメモリ（１）及びプログラムメモリ
（２）は同一アドレス空間に存在し、プログラムメモリ
（２）の最後のアドレスとフラッシュメモリ（１）の最
初のアドレスは連続するものとする。インストラクショ
ンレジスタＩＲ（４）は、フラッシュメモリ（１）又は
プログラムメモリ（２）から読み出されたプログラム命
令を保持するものである。インストラクションデコーダ
ＩＤＥＣ（５）は、インストラクションレジスタ（４）
の保持内容を解読し、１チップマイクロコンピュータの
各構成ブロックを動作制御する為の制御信号、及び、各
種論理演算を実行する為の制御信号等を出力するもので
ある。尚、各種論理演算は、演算論理ユニットＡＬＵ
（図示せず）で実行される。
は、データをページ（例えば１２８バイト）単位で電気
消去して書き換える特性を有し、１チップマイクロコン
ピュータの各種論理演算を実行する為のプログラムデー
タ、各種論理演算の際に必要なテーブルデータ等が格納
される。フラッシュメモリ（１）は各ページ単位で自動
インクリメントを行う専用のアドレスレジスタ（１４）
を含む。尚、フラッシュメモリ（１）は第１不揮発性メ
モリに相当する。プログラムメモリ（２）は、主に１チ
ップマイクロコンピュータの各種論理演算を実行する為
のプログラムデータと、フラッシュメモリ（２）の内容
を書き換える為の書き換え命令が格納される。書き換え
命令は、Ｘ番地のサブルーチンコール命令とＹ番地以降
の書き換え用のサブルーチンプログラム命令とから成
る。即ち、フラッシュメモリ（１）の内容を書き換えた
い時は、プログラムメモリ（２）のＸ番地を指定してサ
ブルーチンコール命令を実行し、その後、Ｙ番地にジャ
ンプしてサブルーチンプログラム命令を実行し、フラッ
シュメモリ（１）の書き換え動作を実行する。尚、プロ
グラムメモリ（２）は不揮発性の特性を有するものであ
り、マスクＲＯＭ、フラッシュメモリ等が好適である。
アドレスレジスタ（３）はフラッシュメモリ（１）及び
プログラムメモリ（２）をアドレス指定するものであ
る。尚、フラッシュメモリ（１）及びプログラムメモリ
（２）は同一アドレス空間に存在し、プログラムメモリ
（２）の最後のアドレスとフラッシュメモリ（１）の最
初のアドレスは連続するものとする。インストラクショ
ンレジスタＩＲ（４）は、フラッシュメモリ（１）又は
プログラムメモリ（２）から読み出されたプログラム命
令を保持するものである。インストラクションデコーダ
ＩＤＥＣ（５）は、インストラクションレジスタ（４）
の保持内容を解読し、１チップマイクロコンピュータの
各構成ブロックを動作制御する為の制御信号、及び、各
種論理演算を実行する為の制御信号等を出力するもので
ある。尚、各種論理演算は、演算論理ユニットＡＬＵ
（図示せず）で実行される。
【００１２】ＲＡＭ（６）は、制御信号に基づく論理演
算結果等の書き込み読み出しが行われるものである。
尚、ＲＡＭ（６）は、揮発性のＳＲＡＭで構成されるも
のとする。アドレスレジスタ（７）は、ＲＡＭ（６）を
アドレス指定するものである。入力端子（８）は、フラ
ッシュメモリ（１）の書き換えデータがシリアル入力さ
れる端子である。シリアル入力回路（９）は、入力端子
（８）から供給されたデータをシリアル状態からパラレ
ル状態へ変換し、アドレスレジスタ（７）で指定される
ＲＡＭ（６）のアドレスに供給するものである。尚、Ｒ
ＡＭ（６）に対する格納データは、フラッシュメモリ
（１）の書き換え先頭番地を表すアドレスデータと、１
２８バイトの書き換えデータである。テーブル参照レジ
スタ（１５）は、制御信号に従って、ＲＡＭ（６）に格
納された書き換え先頭番地を表すアドレスデータが読み
出されてセットされる。フラッシュメモリ（１）のデー
タ書き換えを実行する時、後述する書き換え許可信号Ｗ
ＲＴはハイレベルとなり、切換回路（１６）はテーブル
参照レジスタ（１５）のセット内容を選択し、これよ
り、フラッシュメモリ（１）の書き換え先頭番地が確定
する。ページバッファ（１０）は１ページ（１２８バイ
ト）分の格納容量を有する。ページバッファ（１０）
は、ＲＡＭ（６）に１ページ分の書き換えデータが格納
されると、内部バス（１１）を介して書き換えデータが
転送され格納される。ページバッファ（１０）の内容は
フラッシュメモリ（１）の書き換え先頭番地からアドレ
スレジスタ（１４）で順次指定されるページアドレスに
書き込まれる。フラッシュメモリ（１）は、それ自体を
書き込み状態に設定する書き込み許可信号ＷＲＴと、デ
ータ書き換えを許可又は禁止するプロテクト信号ＰＲＯ
ＴＥＣＴとがＡＮＤゲート（１３）を介して供給され
る。即ち、フラッシュメモリ（１）は、プロテクト信号
ＰＲＯＴＥＣＴが論理値「０」である限り、データ書き
換えは許可されない。尚、プロテクト信号ＰＲＯＴＥＣ
Ｔは、出荷時において、外部テスタを用いて強制的に論
理値「０」に設定される。
算結果等の書き込み読み出しが行われるものである。
尚、ＲＡＭ（６）は、揮発性のＳＲＡＭで構成されるも
のとする。アドレスレジスタ（７）は、ＲＡＭ（６）を
アドレス指定するものである。入力端子（８）は、フラ
ッシュメモリ（１）の書き換えデータがシリアル入力さ
れる端子である。シリアル入力回路（９）は、入力端子
（８）から供給されたデータをシリアル状態からパラレ
ル状態へ変換し、アドレスレジスタ（７）で指定される
ＲＡＭ（６）のアドレスに供給するものである。尚、Ｒ
ＡＭ（６）に対する格納データは、フラッシュメモリ
（１）の書き換え先頭番地を表すアドレスデータと、１
２８バイトの書き換えデータである。テーブル参照レジ
スタ（１５）は、制御信号に従って、ＲＡＭ（６）に格
納された書き換え先頭番地を表すアドレスデータが読み
出されてセットされる。フラッシュメモリ（１）のデー
タ書き換えを実行する時、後述する書き換え許可信号Ｗ
ＲＴはハイレベルとなり、切換回路（１６）はテーブル
参照レジスタ（１５）のセット内容を選択し、これよ
り、フラッシュメモリ（１）の書き換え先頭番地が確定
する。ページバッファ（１０）は１ページ（１２８バイ
ト）分の格納容量を有する。ページバッファ（１０）
は、ＲＡＭ（６）に１ページ分の書き換えデータが格納
されると、内部バス（１１）を介して書き換えデータが
転送され格納される。ページバッファ（１０）の内容は
フラッシュメモリ（１）の書き換え先頭番地からアドレ
スレジスタ（１４）で順次指定されるページアドレスに
書き込まれる。フラッシュメモリ（１）は、それ自体を
書き込み状態に設定する書き込み許可信号ＷＲＴと、デ
ータ書き換えを許可又は禁止するプロテクト信号ＰＲＯ
ＴＥＣＴとがＡＮＤゲート（１３）を介して供給され
る。即ち、フラッシュメモリ（１）は、プロテクト信号
ＰＲＯＴＥＣＴが論理値「０」である限り、データ書き
換えは許可されない。尚、プロテクト信号ＰＲＯＴＥＣ
Ｔは、出荷時において、外部テスタを用いて強制的に論
理値「０」に設定される。
【００１３】比較器（１２）はプロテクト信号ＰＲＯＴ
ＥＣＴを発生するものであり、比較器（１２）の詳細を
図２を用いて説明する。
ＥＣＴを発生するものであり、比較器（１２）の詳細を
図２を用いて説明する。
【００１４】プログラムメモリ（２）の先頭番地に格納
され、電源投入時に実行される初期化用のプログラム命
令には、ＲＡＭ（６）の特定番地（例えば０〜５番地）
に特定データ（例えばＡ５Ｈ，６８Ｈ，Ｂ９Ｈ，Ｃ４
Ｈ，７５Ｈ，７ＡＨ：Ｈはヘキサデシマル）を書き込む
命令が含まれる。また、プログラムメモリ（２）のＹ番
地以降に格納された書き換え用のサブルーチンプログラ
ム命令には、ＲＡＭ（６）の特定番地の内容が期待値で
あるかどうかを判別する命令（プログラム処理が正常で
あるかどうかを判別する命令）と、プロテクト解除命令
と、データ書き換え命令と、プロテクト付加命令とが含
まれる。
され、電源投入時に実行される初期化用のプログラム命
令には、ＲＡＭ（６）の特定番地（例えば０〜５番地）
に特定データ（例えばＡ５Ｈ，６８Ｈ，Ｂ９Ｈ，Ｃ４
Ｈ，７５Ｈ，７ＡＨ：Ｈはヘキサデシマル）を書き込む
命令が含まれる。また、プログラムメモリ（２）のＹ番
地以降に格納された書き換え用のサブルーチンプログラ
ム命令には、ＲＡＭ（６）の特定番地の内容が期待値で
あるかどうかを判別する命令（プログラム処理が正常で
あるかどうかを判別する命令）と、プロテクト解除命令
と、データ書き換え命令と、プロテクト付加命令とが含
まれる。
【００１５】プロテクト解除には、表１に示すアドレス
ＡＤＤ１’〜ＡＤＤ５’と各アドレスに対応するデータ
ＤＡＴＡ１’〜ＤＡＴＡ５’とを使用する。
ＡＤＤ１’〜ＡＤＤ５’と各アドレスに対応するデータ
ＤＡＴＡ１’〜ＤＡＴＡ５’とを使用する。
【００１６】
【表１】 プロテクト付加には、表２に示すアドレスＡＤＤ１〜Ａ
ＤＤ５と各アドレスに対応するデータＤＡＴＡ１〜ＤＡ
ＴＡ５とを使用する。
ＤＤ５と各アドレスに対応するデータＤＡＴＡ１〜ＤＡ
ＴＡ５とを使用する。
【００１７】
【表２】 尚、アドレスＡＤＤ１〜ＡＤＤ５、ＡＤＤ１’〜ＡＤＤ
５’は、フラッシュメモリ（１）、プログラムメモリ
（２）、ＲＡＭ（６）に存在しないアドレスに設定す
る。
５’は、フラッシュメモリ（１）、プログラムメモリ
（２）、ＲＡＭ（６）に存在しないアドレスに設定す
る。
【００１８】図２において、比較回路（１０１）〜（１
０５）はプロテクト解除の為のブロックである。各比較
回路（１０１）〜（１０５）は、サブルーチンプログラ
ム命令の解読結果に従ってアドレスデータＡＤＤ１’〜
ＡＤＤ５’が発生するとＤＡＴＡ１’〜ＤＡＴＡ５’が
格納されるレジスタ（１０６）と、レジスタ（１０６）
に格納されるべき本来の期待値ＲＥＦ１’〜ＲＥＦ５’
が予め格納されるレジスタ（１０７）と、レジスタ（１
０６）（１０７）の値を比較する一致比較回路（１０
８）とから成る。一致比較回路（１０８）はレジスタ
（１０６）（１０７）の値が一致した時に論理値「１」
を出力する。５個の一致比較回路（１０８）が全て論理
値「１」を出力すると、ＡＮＤゲート（１０９）が論理
値「１」を出力し、ＡＮＤゲート（１１０）がタイミン
グ信号ＴＩＭＩＮＧ２に同期して論理値「１」を出力す
る。一方、比較回路（１１１）〜（１１５）はプロテク
ト付加の為のブロックである。各比較回路（１１１）〜
（１１５）は、サブルーチンプログラム命令の解読結果
に従ってアドレスデータＡＤＤ１〜ＡＤＤ５が発生する
とＤＡＴＡ１〜ＤＡＴＡ５が格納されるレジスタ（１１
６）と、レジスタ（１１６）に格納されるべき本来の期
待値ＲＥＦ１〜ＲＥＦ５が予め格納されるレジスタ（１
１７）と、レジスタ（１１６）（１１７）の値を比較す
る一致比較回路（１１８）とから成る。一致比較回路
（１１８）はレジスタ（１１６）（１１７）の値が一致
した時に論理値「１」を出力する。５個の一致比較回路
（１１８）が全て論理値「１」を出力すると、ＡＮＤゲ
ート（１１９）が論理値「１」を出力し、ＡＮＤゲート
（１２０）がタイミング信号ＴＩＭＩＮＧ１に同期して
論理値「１」を出力する。ＮＯＲゲート（１２１）（１
２２）はＲＳ型フリップフロップを構成する。ＲＳ型フ
リップフロップは、ＡＮＤゲート（１１０）の論理値
「１」出力が供給された時にセットされ、プロテクト解
除を表す論理値「１」のプロテクト信号ＰＲＯＴＥＣＴ
を出力する。一方、ＲＳ型フリップフロップは、ＡＮＤ
ゲート（１２０）の論理値「１」出力が供給された時に
リセットされ、プロテクト付加を表す論理値「０」のプ
ロテクト信号ＰＲＯＴＥＣＴを出力する。
０５）はプロテクト解除の為のブロックである。各比較
回路（１０１）〜（１０５）は、サブルーチンプログラ
ム命令の解読結果に従ってアドレスデータＡＤＤ１’〜
ＡＤＤ５’が発生するとＤＡＴＡ１’〜ＤＡＴＡ５’が
格納されるレジスタ（１０６）と、レジスタ（１０６）
に格納されるべき本来の期待値ＲＥＦ１’〜ＲＥＦ５’
が予め格納されるレジスタ（１０７）と、レジスタ（１
０６）（１０７）の値を比較する一致比較回路（１０
８）とから成る。一致比較回路（１０８）はレジスタ
（１０６）（１０７）の値が一致した時に論理値「１」
を出力する。５個の一致比較回路（１０８）が全て論理
値「１」を出力すると、ＡＮＤゲート（１０９）が論理
値「１」を出力し、ＡＮＤゲート（１１０）がタイミン
グ信号ＴＩＭＩＮＧ２に同期して論理値「１」を出力す
る。一方、比較回路（１１１）〜（１１５）はプロテク
ト付加の為のブロックである。各比較回路（１１１）〜
（１１５）は、サブルーチンプログラム命令の解読結果
に従ってアドレスデータＡＤＤ１〜ＡＤＤ５が発生する
とＤＡＴＡ１〜ＤＡＴＡ５が格納されるレジスタ（１１
６）と、レジスタ（１１６）に格納されるべき本来の期
待値ＲＥＦ１〜ＲＥＦ５が予め格納されるレジスタ（１
１７）と、レジスタ（１１６）（１１７）の値を比較す
る一致比較回路（１１８）とから成る。一致比較回路
（１１８）はレジスタ（１１６）（１１７）の値が一致
した時に論理値「１」を出力する。５個の一致比較回路
（１１８）が全て論理値「１」を出力すると、ＡＮＤゲ
ート（１１９）が論理値「１」を出力し、ＡＮＤゲート
（１２０）がタイミング信号ＴＩＭＩＮＧ１に同期して
論理値「１」を出力する。ＮＯＲゲート（１２１）（１
２２）はＲＳ型フリップフロップを構成する。ＲＳ型フ
リップフロップは、ＡＮＤゲート（１１０）の論理値
「１」出力が供給された時にセットされ、プロテクト解
除を表す論理値「１」のプロテクト信号ＰＲＯＴＥＣＴ
を出力する。一方、ＲＳ型フリップフロップは、ＡＮＤ
ゲート（１２０）の論理値「１」出力が供給された時に
リセットされ、プロテクト付加を表す論理値「０」のプ
ロテクト信号ＰＲＯＴＥＣＴを出力する。
【００１９】以下、フラッシュメモリ（１）の或る指定
ページを書き換える際の動作を図３のフローチャートを
用いて説明する。
ページを書き換える際の動作を図３のフローチャートを
用いて説明する。
【００２０】フラッシュメモリ（１）の特定ページの内
容を書き換える場合、Ｘ番地のサブルーチンコール命令
を実行し、その後、Ｙ番地にジャンプして書き換え用の
サブルーチンプログラム命令を実行する。先ず、ＲＡＭ
（６）の０番地の内容がＡ５Ｈであるかどうかを判断す
る（Ｓ１）。ＲＡＭ（６）の０番地の内容がＡ５Ｈの場
合は（Ｓ１：ＹＥＳ）、ＲＡＭ（６）の次の１番地の内
容が６８Ｈであるかどうかの判断に移行する（Ｓ２）。
ＲＡＭ（６）の１番地の内容が６８Ｈの場合は（Ｓ２：
ＹＥＳ）、以下、２番地から５番地へと同様の判断に移
行する（Ｓ３〜Ｓ６）。ＲＡＭ（６）の０〜５番地の全
ての内容が１チップマイクロコンピュータの初期化の際
に書き込んだ内容と一致した場合、揮発特性を有するＲ
ＡＭ（６）の内容が初期化時点と変わらないことから、
プログラム処理が正常であるものと判断し、プロテクト
解除命令を実行する（Ｓ７）。即ち、各比較回路（１０
１）〜（１０５）においてＤＡＴＡ１’〜ＤＡＴＡ５’
を期待値ＲＥＦ１’〜ＲＥＦ５’と比較した結果、全一
致比較回路（１０８）が論理値「１」を出力した場合、
ＲＳ型フリップフロップがセットされ、論理値「１」の
プロテクト信号ＰＲＯＴＥＣＴが出力され、フラッシュ
メモリ（１）はプロテクト解除される。その後、フラッ
シュメモリ（１）のデータ書き換え命令を実行する（Ｓ
８）。即ち、データ書き換え命令の解読結果に従って、
書き換え許可信号ＷＲＴが論理値「１」となり、フラッ
シュメモリ（１）は完全に書き換え可能となる。一方、
シリアル入力回路（９）でシリアル状態からパラレル状
態へ変換された１ページ分の書き換えデータは、アドレ
スレジスタ（７）によるＲＡＭ（６）の指定アドレスに
格納され、内部バス（１１）を介してページバッファ
（１０）に一旦格納された後、フラッシュメモリ（１）
に書き込まれる。フラッシュメモリ（１）に対する書き
込み動作が終了すると、プロテクト付加命令を実行する
（Ｓ９）。即ち、各比較回路（１１１）〜（１１５）に
おいてＤＡＴＡ１〜ＤＡＴＡ５を期待値ＲＥＦ１〜ＲＥ
Ｆ５と比較した結果、全一致比較回路（１１８）が論理
値「１」を出力した場合、ＲＳ型フリップフロップがリ
セットされ、論理値「０」のプロテクト信号ＰＲＯＴＥ
ＣＴが出力され、ＡＮＤゲート（１３）の論理値「０」
出力に伴いフラッシュメモリ（１）は再びプロテクト状
態となる。これより、書き換え用のサブルーチンプログ
ラム命令の処理が終了し、メインルーチンに復帰する
（Ｓ１０）。
容を書き換える場合、Ｘ番地のサブルーチンコール命令
を実行し、その後、Ｙ番地にジャンプして書き換え用の
サブルーチンプログラム命令を実行する。先ず、ＲＡＭ
（６）の０番地の内容がＡ５Ｈであるかどうかを判断す
る（Ｓ１）。ＲＡＭ（６）の０番地の内容がＡ５Ｈの場
合は（Ｓ１：ＹＥＳ）、ＲＡＭ（６）の次の１番地の内
容が６８Ｈであるかどうかの判断に移行する（Ｓ２）。
ＲＡＭ（６）の１番地の内容が６８Ｈの場合は（Ｓ２：
ＹＥＳ）、以下、２番地から５番地へと同様の判断に移
行する（Ｓ３〜Ｓ６）。ＲＡＭ（６）の０〜５番地の全
ての内容が１チップマイクロコンピュータの初期化の際
に書き込んだ内容と一致した場合、揮発特性を有するＲ
ＡＭ（６）の内容が初期化時点と変わらないことから、
プログラム処理が正常であるものと判断し、プロテクト
解除命令を実行する（Ｓ７）。即ち、各比較回路（１０
１）〜（１０５）においてＤＡＴＡ１’〜ＤＡＴＡ５’
を期待値ＲＥＦ１’〜ＲＥＦ５’と比較した結果、全一
致比較回路（１０８）が論理値「１」を出力した場合、
ＲＳ型フリップフロップがセットされ、論理値「１」の
プロテクト信号ＰＲＯＴＥＣＴが出力され、フラッシュ
メモリ（１）はプロテクト解除される。その後、フラッ
シュメモリ（１）のデータ書き換え命令を実行する（Ｓ
８）。即ち、データ書き換え命令の解読結果に従って、
書き換え許可信号ＷＲＴが論理値「１」となり、フラッ
シュメモリ（１）は完全に書き換え可能となる。一方、
シリアル入力回路（９）でシリアル状態からパラレル状
態へ変換された１ページ分の書き換えデータは、アドレ
スレジスタ（７）によるＲＡＭ（６）の指定アドレスに
格納され、内部バス（１１）を介してページバッファ
（１０）に一旦格納された後、フラッシュメモリ（１）
に書き込まれる。フラッシュメモリ（１）に対する書き
込み動作が終了すると、プロテクト付加命令を実行する
（Ｓ９）。即ち、各比較回路（１１１）〜（１１５）に
おいてＤＡＴＡ１〜ＤＡＴＡ５を期待値ＲＥＦ１〜ＲＥ
Ｆ５と比較した結果、全一致比較回路（１１８）が論理
値「１」を出力した場合、ＲＳ型フリップフロップがリ
セットされ、論理値「０」のプロテクト信号ＰＲＯＴＥ
ＣＴが出力され、ＡＮＤゲート（１３）の論理値「０」
出力に伴いフラッシュメモリ（１）は再びプロテクト状
態となる。これより、書き換え用のサブルーチンプログ
ラム命令の処理が終了し、メインルーチンに復帰する
（Ｓ１０）。
【００２１】ところで、ＲＡＭ（６）の０〜５番地の内
容が初期化時点の設定内容と１つでも異なっている事実
が判明した場合（Ｓ１〜Ｓ６：ＮＯの中で最初に該当す
るステップ）、揮発特性を有するＲＡＭ（６）の内容が
初期化時点の設定内容と異なっていることから、メイン
ルーチンのプログラム処理が暴走等してＸ番地のサブル
ーチンコール命令が実行されたものと判断し、フラッシ
ュメモリ（１）の書き換え動作を実行しないでメインル
ーチンに復帰する。
容が初期化時点の設定内容と１つでも異なっている事実
が判明した場合（Ｓ１〜Ｓ６：ＮＯの中で最初に該当す
るステップ）、揮発特性を有するＲＡＭ（６）の内容が
初期化時点の設定内容と異なっていることから、メイン
ルーチンのプログラム処理が暴走等してＸ番地のサブル
ーチンコール命令が実行されたものと判断し、フラッシ
ュメモリ（１）の書き換え動作を実行しないでメインル
ーチンに復帰する。
【００２２】以上より、１チップマイクロコンピュータ
を初期化する際にＲＡＭ（６）の特定番地に特定データ
を予め格納し、揮発特性を有するＲＡＭ（６）の特定番
地の内容が初期化時点の内容と同一であることを確認し
てから、フラッシュメモリ（１）のデータ書き換え動作
に移行する構成とした。これにより、１チップマイクロ
コンピュータのプログラム処理が暴走した時は、ＲＡＭ
（６）の特定番地の内容が初期化時点で意図的に作成し
た内容とは異なってしまう為、プログラム処理の暴走に
伴い書き換え用のサブルーチンプログラム命令が誤って
実行されても、フラッシュメモリ（１）の誤書き換えを
防止できる。
を初期化する際にＲＡＭ（６）の特定番地に特定データ
を予め格納し、揮発特性を有するＲＡＭ（６）の特定番
地の内容が初期化時点の内容と同一であることを確認し
てから、フラッシュメモリ（１）のデータ書き換え動作
に移行する構成とした。これにより、１チップマイクロ
コンピュータのプログラム処理が暴走した時は、ＲＡＭ
（６）の特定番地の内容が初期化時点で意図的に作成し
た内容とは異なってしまう為、プログラム処理の暴走に
伴い書き換え用のサブルーチンプログラム命令が誤って
実行されても、フラッシュメモリ（１）の誤書き換えを
防止できる。
【００２３】
【発明の効果】本発明によれば、１チップマイクロコン
ピュータを初期化する際に保持手段に特定データを予め
格納し、揮発特性を有する保持手段の内容が初期化時点
の内容と同一であることを確認してから、第１不揮発性
メモリのデータ書き換え動作に移行する構成とした。こ
れにより、１チップマイクロコンピュータのプログラム
処理が暴走した時は、保持手段の内容が初期化時点で意
図的に作成した内容とは異なってしまう為、プログラム
処理の暴走に伴い書き換え用のサブルーチンプログラム
命令が誤って実行されても、第１不揮発性メモリの誤書
き換えを防止できる利点が得られる。
ピュータを初期化する際に保持手段に特定データを予め
格納し、揮発特性を有する保持手段の内容が初期化時点
の内容と同一であることを確認してから、第１不揮発性
メモリのデータ書き換え動作に移行する構成とした。こ
れにより、１チップマイクロコンピュータのプログラム
処理が暴走した時は、保持手段の内容が初期化時点で意
図的に作成した内容とは異なってしまう為、プログラム
処理の暴走に伴い書き換え用のサブルーチンプログラム
命令が誤って実行されても、第１不揮発性メモリの誤書
き換えを防止できる利点が得られる。
【図１】本発明の不揮発性メモリのデータ保護装置を示
すブロック図である。
すブロック図である。
【図２】図１の比較器の具体例を示す回路ブロック図で
ある。
ある。
【図３】図１の書き換え動作を示すフローチャートであ
る。
る。
（１） フラッシュメモリ （２） プログラムメモリ （６） ＲＡＭ （１２） 比較器
Claims (2)
- 【請求項１】 データの電気消去及びデータの書き込み
読み出しが可能な特性を有し、各種論理演算動作を実行
する為のプログラムデータ又はテーブルデータが格納さ
れる第１不揮発性メモリを内蔵したマイクロコンピュー
タであって、 少なくとも、前記マイクロコンピュータを動作制御する
為のプログラムデータと前記第１不揮発性メモリの内容
を書き換える為のプログラムデータとが格納された第２
不揮発性メモリと、 前記第２不揮発性メモリから読み出された前記マイクロ
コンピュータの初期化プログラムの解読結果に従って、
予め定められたデータが格納される保持手段と、を備
え、 前記第２不揮発性メモリから読み出された前記第１不揮
発性メモリの内容書き換えプログラムの解読結果に従っ
て、前記保持手段の格納データが期待値と一致している
かどうかを確認し、前記保持手段の格納データが期待値
と一致している時のみ、前記第１不揮発性メモリの内容
を書き換え可能とすることを特徴とする不揮発性メモリ
のデータ保護装置。 - 【請求項２】 前記第１不揮発性メモリは、予め書き換
え禁止状態に設定されており、前記第１不揮発性メモリ
の内容書き換えプログラムの解読結果に従って、前記保
持手段の格納データが期待値と一致すると、書き換え禁
止の解除、内容の書き換え、書き換え禁止の設定の一連
の動作が実行されることを特徴とする請求項１記載の不
揮発性メモリのデータ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27800398A JP2000112826A (ja) | 1998-09-30 | 1998-09-30 | 不揮発性メモリのデータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27800398A JP2000112826A (ja) | 1998-09-30 | 1998-09-30 | 不揮発性メモリのデータ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000112826A true JP2000112826A (ja) | 2000-04-21 |
Family
ID=17591283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27800398A Pending JP2000112826A (ja) | 1998-09-30 | 1998-09-30 | 不揮発性メモリのデータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000112826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462985B2 (en) | 1999-12-10 | 2002-10-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory for storing initially-setting data |
| US6597602B2 (en) | 2000-09-22 | 2003-07-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1998
- 1998-09-30 JP JP27800398A patent/JP2000112826A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462985B2 (en) | 1999-12-10 | 2002-10-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory for storing initially-setting data |
| US6704223B2 (en) | 1999-12-10 | 2004-03-09 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
| US6831859B2 (en) | 1999-12-10 | 2004-12-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory for storing initially-setting data |
| US7126851B2 (en) | 1999-12-10 | 2006-10-24 | Kabushiki Kaisha Toshiba | Method of transferring initially-setting data in a non-volatile semiconductor memory |
| US7619921B2 (en) | 1999-12-10 | 2009-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US6597602B2 (en) | 2000-09-22 | 2003-07-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
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