JP2000112829A

JP2000112829A - 不揮発性メモリのデータ保護装置

Info

Publication number: JP2000112829A
Application number: JP27800698A
Authority: JP
Inventors: Hiroshi Osawa; 博大澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】プログラム処理の暴走に伴うプログラム内容
の誤書き換えを防止する。【解決手段】１チップマイクロコンピュータを初期化
する際にＲＳ型フリップフロップ２１の状態を判別し、
ＲＳ型フリップフロップ２１がリセットされている場合
のみ、昇圧回路１７の昇圧動作と、フラッシュメモリ１
のデータ書き換え動作に移行する構成とした。これによ
り、初期化が不十分な場合は、ＲＳ型フリップフロップ
２１がセットされたままでアドレスレジスタ３の値が０
番地でなくなる為、マイクロコンピュータのプログラム
処理が暴走したりするが、この場合のフラッシュメモリ
１に対する誤書き込みは確実に防止できる。更に、フラ
ッシュメモリ１のデータ書き換えを実行する時のみ昇圧
回路１７を昇圧動作させる為、消費電力を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの誤動作に伴う不揮発性メモリ（フラッシュメモリ
等）の誤書き込みを防止する、不揮発性メモリのデータ
保護装置に関する。

【０００２】

【従来の技術】１チップマイクロコンピュータは論理演
算動作を実行する為のプログラムメモリを内蔵するが、
最近では、プログラムメモリとして、マスクＲＯＭに代
わりフラッシュメモリを内蔵する傾向が高い。これは、
プログラム内容を変更する際、マスクＲＯＭの場合は設
計変更を必要とする為に多額の開発費と長い納期を強い
られるが、これに対し、フラッシュメモリの場合は書き
換え命令を実行して外部から書き換えデータを供給する
ことで容易に対応でき、マスクＲＯＭの欠点を十分に補
える特性を有する点に起因する。

【０００３】１チップマイクロコンピュータは、例え
ば、前記フラッシュメモリの内容を書き換える為の命令
が格納された書き換えメモリを別途内蔵する。即ち、前
記フラッシュメモリの書き換え命令が実行されると、書
き換えデータが１チップマイクロコンピュータ内部に取
り込まれ、データ書き換え処理が実行される。

【０００４】しかし、前記フラッシュメモリは書き換え
可能な特性を有する故、前記フラッシュメモリの内容を
第三者が当事者の意思に反して書き換えてしまう恐れが
ある。そこで、現在の大半のフラッシュメモリは、デー
タが容易に書き換えられない様にプロテクト機能を有し
ている。具体的には、プロテクト解除、データ書き換
え、プロテクト付加のシーケンスを実行する書き換え命
令を書き換えメモリに格納し、このプログラム処理を実
行している。

【０００５】

【発明が解決しようとする課題】しかし、従来のプロテ
クト機能では、１チップマイクロコンピュータのプログ
ラム処理の暴走に伴い、実行アドレスがフラッシュメモ
リの或るアドレスから書き換えメモリの書き換え命令格
納アドレスに誤ってジャンプしてしまうと、フラッシュ
メモリの内容が当事者の意思に反して書き換わってしま
う問題があった。

【０００６】そこで、本発明は、プログラム処理の暴走
に伴う不揮発性メモリのデータ誤書き換えを確実に防止
する、不揮発性メモリのデータ保護装置を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、各
種論理演算動作を実行する為のプログラムデータ又はテ
ーブルデータが格納される第１不揮発性メモリを内蔵し
たマイクロコンピュータであって、少なくとも、前記マ
イクロコンピュータを動作制御する為のプログラムデー
タと前記第１不揮発性メモリの内容を書き換える為のプ
ログラムデータとが格納された第２不揮発性メモリと、
電源投入と同時に発振動作を開始する発振手段と、電源
投入に伴いリセット信号を発生し、前記第１及び第２不
揮発性メモリをアドレス指定するアドレスレジスタに対
し初期値を設定するリセット信号発生手段と、電源投入
時、正常動作ならば、前記発振器の発振出力に基づいて
一方の論理値となった後、前記リセット信号に基づいて
他方の論理値となるフラグ手段と、前記第２不揮発性メ
モリから読み出された前記マイクロコンピュータの初期
化プログラムの解読結果に従って、前記第１不揮発性メ
モリに対するデータ消去又はデータ書き込みを行う為の
昇圧回路の動作を禁止させる禁止手段と、前記第２不揮
発性メモリから読み出された前記第１不揮発性メモリの
内容書き換えプログラムの解読結果に従って、前記フラ
グ手段が他方の論理値の場合のみ、前記昇圧回路の動作
を許可して前記第１不揮発性メモリの内容を書き換え可
能とする許可手段と、を備えたことを特徴とする。

【０００８】また、前記第１不揮発性メモリは、予め書
き換え禁止状態に設定されており、前記第１不揮発性メ
モリの内容書き換えプログラムの解読結果に従って、前
記フラグ回路の内容が他方の論理値であることを確認す
ると、書き換え禁止の解除、前記昇圧回路を用いた内容
の書き換え、書き換え禁止の設定の一連の動作が実行さ
れることを特徴とする。

【０００９】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。

【００１０】図１は本発明の不揮発性メモリのデータ保
護装置を示すブロック図である。

【００１１】図１において、フラッシュメモリ（１）
は、データをページ（例えば１２８バイト）単位で電気
消去して書き換える特性を有し、１チップマイクロコン
ピュータの各種論理演算を実行する為のプログラムデー
タ、各種論理演算の際に必要なテーブルデータ等が格納
される。フラッシュメモリ（１）は各ページ単位で自動
インクリメントを行う専用のアドレスレジスタ（１４）
を含む。尚、フラッシュメモリ（１）は第１不揮発性メ
モリに相当する。

【００１２】昇圧回路（１７）は、フラッシュメモリ
（１）のデータを電気消去する時、及び、フラッシュメ
モリ（１）にデータを書き込む時に必要となる回路であ
る。フラッシュメモリ（１）の各セルはコントロールゲ
ート、フローティングゲート、ドレイン、ソースから成
る。フラッシュメモリ（１）を消去状態とする場合、コ
ントロールゲートに電圧ＶＰ１（例えば１４ボルト）を
印加し、フラッシュメモリ（１）を書き込み状態とする
場合、ソースに電圧ＶＰ２（例えば１２ボルト）を印加
する必要がある。マイクロコンピュータの電源ＶＤＤ
（例えば５ボルト）ではフラッシュメモリ（１）の消去
及び書き込みを実現できない為、昇圧回路（１７）を設
け、電源ＶＤＤを電圧ＶＰ１、ＶＰ２まで昇圧する。昇
圧回路（１７）自体は既存の如何なる構成でもよく、本
発明の実施の形態では、例えば、チャージポンプ回路と
リングオシレータ回路を組合わせた構成とする。昇圧回
路（１７）の出力は、フラッシュメモリ（１）を消去状
態とする時は各セルのコントロールゲートに供給され、
フラッシュメモリ（１）を書き込み状態とする時は各セ
ルのソースに供給される。ＡＮＤゲート（３６）は、リ
ングオシレータ回路のクロックと、書き込み許可信号Ｗ
ＲＴと、昇圧回路（１７）の動作制御信号ＥＮＡＢＬＥ
とが供給される。動作制御信号ＥＮＡＢＬＥは、昇圧回
路（１７）の動作を禁止する時にローレベル（論理値
「０」）、昇圧回路（１７）の動作を許可する時にハイ
レベル（論理値「１」）となる。昇圧回路（１７）はＡ
ＮＤゲート（３６）の出力で昇圧動作の禁止又は許可を
制御される。

【００１３】プログラムメモリ（２）は、主に１チップ
マイクロコンピュータの各種論理演算を実行する為のプ
ログラムデータと、フラッシュメモリ（１）の内容を書
き換える為の書き換え命令が格納される。書き換え命令
は、Ｘ番地のサブルーチンコール命令とＹ番地以降の書
き換え用のサブルーチンプログラム命令とから成る。即
ち、フラッシュメモリ（１）の内容を書き換えたい時
は、プログラムメモリ（２）のＸ番地を指定してサブル
ーチンコール命令を実行し、その後、Ｙ番地にジャンプ
してサブルーチンプログラム命令を実行し、フラッシュ
メモリ（１）の書き換え動作を実行する。尚、プログラ
ムメモリ（２）は不揮発性の特性を有するものであり、
マスクＲＯＭ、フラッシュメモリ等が好適である。アド
レスレジスタ（３）はフラッシュメモリ（１）及びプロ
グラムメモリ（２）をアドレス指定するものである。
尚、フラッシュメモリ（１）及びプログラムメモリ
（２）は同一アドレス空間に存在し、プログラムメモリ
（２）の最後のアドレスとフラッシュメモリ（１）の最
初のアドレスは連続するものとする。インストラクショ
ンレジスタＩＲ（４）は、フラッシュメモリ（１）又は
プログラムメモリ（２）から読み出されたプログラム命
令を保持するものである。インストラクションデコーダ
ＩＤＥＣ（５）は、インストラクションレジスタ（４）
の保持内容を解読し、１チップマイクロコンピュータの
各構成ブロックを動作制御する為の制御信号、及び、各
種論理演算を実行する為の制御信号等を出力するもので
ある。尚、各種論理演算は、演算論理ユニットＡＬＵ
（図示せず）で実行される。

【００１４】ＲＡＭ（６）は、制御信号に基づく論理演
算結果等の書き込み読み出しが行われるものである。
尚、ＲＡＭ（６）は、揮発性のＳＲＡＭで構成されるも
のとする。アドレスレジスタ（７）は、ＲＡＭ（６）を
アドレス指定するものである。入力端子（８）は、フラ
ッシュメモリ（１）の書き換えデータがシリアル入力さ
れる端子である。シリアル入力回路（９）は、入力端子
（８）から供給されたデータをシリアル状態からパラレ
ル状態へ変換し、アドレスレジスタ（７）で指定される
ＲＡＭ（６）のアドレスに供給するものである。尚、Ｒ
ＡＭ（６）に対する格納データとは、フラッシュメモリ
（１）の書き換え先頭番地を表すアドレスデータと、１
２８バイトの書き換えデータである。テーブル参照レジ
スタ（１５）は、制御信号に従って、ＲＡＭ（６）に格
納された書き換え先頭番地を表すアドレスデータが読み
出されてセットされる。フラッシュメモリ（１）のデー
タ書き換えを実行する時、後述する書き換え許可信号Ｗ
ＲＴはハイレベルとなり、切換回路（１６）はテーブル
参照レジスタ（１５）のセット内容を選択し、これよ
り、フラッシュメモリ（１）の書き換え先頭番地が確定
する。ページバッファ（１０）は１ページ（１２８バイ
ト）分の格納容量を有する。ページバッファ（１０）
は、ＲＡＭ（６）に１ページ分の書き換えデータが格納
されると、内部バス（１１）を介して書き換えデータが
転送され格納される。ページバッファ（１０）の内容は
フラッシュメモリ（１）の書き換え先頭番地からアドレ
スレジスタ（１４）で順次指定されるページアドレスに
書き込まれる。フラッシュメモリ（１）は、それ自体を
書き込み状態に設定する書き込み許可信号ＷＲＴと、デ
ータ書き換えを許可又は禁止するプロテクト信号ＰＲＯ
ＴＥＣＴとがＡＮＤゲート（１３）を介して供給され
る。即ち、フラッシュメモリ（１）は、プロテクト信号
ＰＲＯＴＥＣＴが論理値「０」である限り、データ書き
換えは許可されない。尚、プロテクト信号ＰＲＯＴＥＣ
Ｔは、出荷時において、外部テスタを用いて強制的に論
理値「０」に設定される。

【００１５】比較器（１２）はプロテクト信号ＰＲＯＴ
ＥＣＴを発生するものであり、比較器（１２）の詳細を
図２を用いて説明する。

【００１６】プログラムメモリ（２）の先頭番地に格納
され、電源投入時に実行される初期化用のプログラム命
令には、動作制御信号ＥＮＡＢＬＥを論理値「０」とす
る命令が含まれる。また、プログラムメモリ（２）のＹ
番地以降に格納された書き換え用のサブルーチンプログ
ラム命令には、後述するＲＳ型フリップフロップのセッ
ト又はリセット状態を判別する命令（プログラム処理が
正常であるかどうかを判別する命令）と、プロテクト解
除命令と、データ書き換え命令と、プロテクト付加命令
とが含まれる。

【００１７】プロテクト解除には、表１に示すアドレス
ＡＤＤ１’〜ＡＤＤ５’と各アドレスに対応するデータ
ＤＡＴＡ１’〜ＤＡＴＡ５’とを使用する。

【００１８】

【表１】プロテクト付加には、表２に示すアドレスＡＤＤ１〜Ａ
ＤＤ５と各アドレスに対応するデータＤＡＴＡ１〜ＤＡ
ＴＡ５とを使用する。

【００１９】

【表２】尚、アドレスＡＤＤ１〜ＡＤＤ５、ＡＤＤ１’〜ＡＤＤ
５’は、フラッシュメモリ（１）、プログラムメモリ
（２）、ＲＡＭ（６）に存在しないアドレスに設定す
る。

【００２０】図２において、比較回路（１０１）〜（１
０５）はプロテクト解除の為のブロックである。各比較
回路（１０１）〜（１０５）は、サブルーチンプログラ
ム命令の解読結果に従ってアドレスデータＡＤＤ１’〜
ＡＤＤ５’が発生するとＤＡＴＡ１’〜ＤＡＴＡ５’が
格納されるレジスタ（１０６）と、レジスタ（１０６）
に格納されるべき本来の期待値ＲＥＦ１’〜ＲＥＦ５’
が予め格納されるレジスタ（１０７）と、レジスタ（１
０６）（１０７）の値を比較する一致比較回路（１０
８）とから成る。一致比較回路（１０８）はレジスタ
（１０６）（１０７）の値が一致した時に論理値「１」
を出力する。５個の一致比較回路（１０８）が全て論理
値「１」を出力すると、ＡＮＤゲート（１０９）が論理
値「１」を出力し、ＡＮＤゲート（１１０）がタイミン
グ信号ＴＩＭＩＮＧ２に同期して論理値「１」を出力す
る。一方、比較回路（１１１）〜（１１５）はプロテク
ト付加の為のブロックである。各比較回路（１１１）〜
（１１５）は、サブルーチンプログラム命令の解読結果
に従ってアドレスデータＡＤＤ１〜ＡＤＤ５が発生する
とＤＡＴＡ１〜ＤＡＴＡ５が格納されるレジスタ（１１
６）と、レジスタ（１１６）に格納されるべき本来の期
待値ＲＥＦ１〜ＲＥＦ５が予め格納されるレジスタ（１
１７）と、レジスタ（１１６）（１１７）の値を比較す
る一致比較回路（１１８）とから成る。一致比較回路
（１１８）はレジスタ（１１６）（１１７）の値が一致
した時に論理値「１」を出力する。５個の一致比較回路
（１１８）が全て論理値「１」を出力すると、ＡＮＤゲ
ート（１１９）が論理値「１」を出力し、ＡＮＤゲート
（１２０）がタイミング信号ＴＩＭＩＮＧ１に同期して
論理値「１」を出力する。ＮＯＲゲート（１２１）（１
２２）はＲＳ型フリップフロップを構成する。ＲＳ型フ
リップフロップは、ＡＮＤゲート（１１０）の論理値
「１」出力が供給された時にセットされ、プロテクト解
除を表す論理値「１」のプロテクト信号ＰＲＯＴＥＣＴ
を出力する。一方、ＲＳ型フリップフロップは、ＡＮＤ
ゲート（１２０）の論理値「１」出力が供給された時に
リセットされ、プロテクト付加を表す論理値「０」のプ
ロテクト信号ＰＲＯＴＥＣＴを出力する。

【００２１】ＲＣ発振器（１８）は、電源投入と同時に
発振開始し、抵抗の抵抗値及びコンデンサの容量で定ま
る発振周波数で発振動作を繰り返す。分周器（１９）は
ＲＣ発振器（１８）の発振周波数をｎ分周するものであ
る。微分回路（２０）は分周器（１９）の出力を基に微
分パルスＢを発生し、ＲＳ型フリップフロップ（２１）
をセットするものである。遅延回路（２２）は微分パル
スＢを遅延した遅延パルスＣで分周器（１９）の動作を
リセットし停止させるものである。これより、ＲＳフリ
ップフロップ（２１）は、電源投入後、微分パルスＢで
１回のみセットされる。

【００２２】図３は微分回路（２０）及び遅延回路（２
２）の具体例を示す回路図、図４は図３の動作を示すタ
イムチャートである。図３において、微分回路（２０）
はラッチ回路（２３）及びＮＯＲゲート（２４）から成
り、ラッチ回路（２３）は分周器（１９）のｎ分周出力
Ｑｎを２段前の分周出力Ｑｎ−２の立上りでラッチする
ものであり、ラッチ回路（２３）の＊Ｑ端子からは信号
Ａが出力される。ＮＯＲゲート（２４）は分周信号Ｑｎ
及び信号Ａの論理和を反転させた微分パルスＢを出力す
る。遅延回路（２２）は２段のラッチ回路（２５）（２
６）及びインバータ（２７）から成り、前段のラッチ回
路（２５）は微分パルスＢを３段前の分周出力Ｑｎ−３
の立上りでラッチし、後段のラッチ回路（２６）は前段
のラッチ回路（２５）のＱ端子出力を分周出力Ｑｎ−３
の立下りでラッチし、ラッチ回路（２６）のＱ端子から
は遅延パルスＣが出力される。

【００２３】リセット信号発生回路（２８）は、電源電
圧が所定電位まで上昇した時、所定幅のリセット信号Ｒ
ＳＴを発生し、ＲＳ型フリップフロップ（２１）をリセ
ットし、同時にアドレスレジスタ（３）をリセットして
アドレスレジスタ（３）の値を０番地を指定するバイナ
リデータとするものである。

【００２４】図５はリセット信号発生回路（２８）の具
体例を示す回路図、図６は図５の動作を示すタイムチャ
ートである。図５において、抵抗（２９）及びコンデン
サ（３０）を電源Ｖｄｄと接地Ｖｓｓとの間に直列接続
した時定数回路をマイクロコンピュータ外部に設け、抵
抗（２９）及びコンデンサ（３０）の接続点はマイクロ
コンピュータのリセット端子（３１）と接続される。リ
セット信号発生回路（２８）は、インバータ（３２）、
ＡＮＤゲート（３３）、ラッチ回路（３４）（３５）か
ら成る。インバータ（３２）は電源投入に伴うコンデン
サ（３０）の端子電圧がスレッショルド電圧Ｖｔｈより
下降した時点でハイレベルの信号Ｅを出力する。ここ
で、マイクロコンピュータの１命令処理に要する１マシ
ンサイクルは６ステートＳ１〜Ｓ６から成るものとし、
リセット信号ＲＳＴが１マシンサイクル以上発生しない
と、マイクロコンピュータは正常に初期化されない。ラ
ッチ回路（３４）は信号ＥをステートパルスＳ１の立上
りでラッチし、ラッチ信号Ｆを出力する。ＡＮＤゲート
（３３）は信号Ｅ及びラッチ信号Ｆの論理積信号Ｇを出
力する。ラッチ回路（３５）は論理積信号Ｇをステート
パルスＳ６の立上りでラッチし、リセット信号ＲＳＴを
出力する。これより、電源投入後、電源Ｖｄｄが正常に
上昇すると、リセット信号ＲＳＴは１マシンサイクル以
上発生し、マイクロコンピュータの正常な初期化が実行
される。一方、電源投入後、電源Ｖｄｄが外部要因を受
けて変動又は下降してしまうと、リセット信号ＲＳＴは
１マシンサイクル以上は発生しなくなり、マイクロコン
ピュータの正常な初期化は実行されない。詳しくは、ア
ドレスレジスタ（３）の値が０番地以外のデータとなっ
てしまい、マイクロコンピュータは誤動作することにな
る。

【００２５】尚、電源投入後、ＲＣ発振器（１８）は瞬
時に発振開始し、リセット信号発生回路（２８）は時定
数回路に依存してリセット信号ＲＳＴを発生する為、電
源Ｖｄｄが正常に上昇し且つマイクロコンピュータが正
常に初期化される場合、ＲＳ型フリップフロップ（２
１）は微分パルスＢでセットされた後、リセット信号Ｒ
ＳＴでリセットされる。

【００２６】以下、フラッシュメモリ（１）の或る指定
ページを書き換える際の動作を図７のフローチャートを
用いて説明する。

【００２７】フラッシュメモリ（１）の特定ページの内
容を書き換える場合、Ｘ番地のサブルーチンコール命令
を実行し、その後、Ｙ番地にジャンプして書き換え用の
サブルーチンプログラム命令を実行する。先ず、ＲＳ型
フリップフロップ（２１）の状態を判別する（Ｓ１）。
ＲＳ型フリップフロップ（２１）のＱ端子出力が論理値
「０」の場合（Ｓ１：ＹＥＳ）、マイクロコンピュータ
が正常に初期化されたものと判断し、昇圧回路（１７）
の動作制御信号ＥＮＡＢＬＥを論理値「１」に設定する
と共に（Ｓ２）、プロテクト解除命令を実行する（Ｓ
３）。即ち、各比較回路（１０１）〜（１０５）におい
てＤＡＴＡ１’〜ＤＡＴＡ５’を期待値ＲＥＦ１’〜Ｒ
ＥＦ５’と比較した結果、全一致比較回路（１０８）が
論理値「１」を出力した場合、ＲＳ型フリップフロップ
がセットされ、論理値「１」のプロテクト信号ＰＲＯＴ
ＥＣＴが出力され、フラッシュメモリ（１）はプロテク
ト解除される。その後、フラッシュメモリ（１）のデー
タ書き換え命令を実行する（Ｓ４）。即ち、データ書き
換え命令の解読結果に従って、書き換え許可信号ＷＲＴ
が論理値「１」となり、フラッシュメモリ（１）は完全
に書き換え可能となる。一方、シリアル入力回路（９）
でシリアル状態からパラレル状態へ変換された１ページ
分の書き換えデータは、アドレスレジスタ（７）による
ＲＡＭ（６）の指定アドレスに格納され、内部バス（１
１）を介してページバッファ（１０）に一旦格納された
後、フラッシュメモリ（１）に書き込まれる。フラッシ
ュメモリ（１）に対する書き込み動作が終了すると、プ
ロテクト付加命令を実行する（Ｓ５）。即ち、各比較回
路（１１１）〜（１１５）においてＤＡＴＡ１〜ＤＡＴ
Ａ５を期待値ＲＥＦ１〜ＲＥＦ５と比較した結果、全一
致比較回路（１１８）が論理値「１」を出力した場合、
ＲＳ型フリップフロップがリセットされ、論理値「０」
のプロテクト信号ＰＲＯＴＥＣＴが出力され、ＡＮＤゲ
ート（１３）の論理値「０」出力に伴いフラッシュメモ
リ（１）は再びプロテクト状態となる。これより、書き
換え用のサブルーチンプログラム命令の処理が終了し、
メインルーチンに復帰する（Ｓ６）。

【００２８】ところで、ＲＳ型フリップフロップ（２
１）のＱ端子出力が論理値「１」の場合（Ｓ１：Ｎ
Ｏ）、正常な初期化が実行されず、メインルーチンのプ
ログラム処理が暴走等してＸ番地のサブルーチンコール
命令が実行されたものと判断し、フラッシュメモリ
（１）の書き換え動作を実行しないでメインルーチンに
復帰する。

【００２９】以上より、１チップマイクロコンピュータ
を初期化する際にＲＳ型フリップフロップ（２１）の状
態を判別し、ＲＳ型フリップフロップ（２１）がリセッ
トされている場合のみ、昇圧回路（１７）の昇圧動作
と、フラッシュメモリ（１）のデータ書き換え動作に移
行する構成とした。これにより、初期化が不十分な場合
は、ＲＳ型フリップフロップ（２１）がセットされたま
までアドレスレジスタ（３）の値が０番地でなくなる
為、マイクロコンピュータのプログラム処理が暴走した
りするが、この場合のフラッシュメモリ（１）に対する
誤書き込みは確実に防止できる。更に、フラッシュメモ
リ（１）のデータ書き換えを実行する時のみ昇圧回路
（１７）を昇圧動作させる為、消費電力を低減できる。

【００３０】

【発明の効果】本発明によれば、１チップマイクロコン
ピュータを初期化する際にフラグ手段の状態を判別し、
フラグ手段がリセットされている場合のみ、昇圧回路の
昇圧動作と、第１不揮発性メモリのデータ書き換え動作
に移行する構成とした。これにより、初期化が不十分な
場合は、フラグ手段がセットされたままでアドレスレジ
スタの値が０番地でなくなる為、マイクロコンピュータ
のプログラム処理が暴走したりするが、この場合の第１
不揮発性メモリに対する誤書き込みを確実に防止できる
利点が得られる。更に、第１不揮発性メモリのデータ書
き換えを実行する時のみ昇圧回路を昇圧動作させる為、
消費電力を低減できる利点も得られる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリのデータ保護装置を示
すブロック図である。

【図２】図１の比較器の具体例を示す回路ブロック図で
ある。

【図３】図１の微分回路及び遅延回路の具体例を示す回
路ブロック図である。

【図４】図３の動作を示すタイムチャートである。

【図５】図１のリセット信号発生回路の具体例を示す回
路ブロック図である。

【図６】図５の動作を示すタイムチャートである。

【図７】図１の書き換え動作を示すフローチャートであ
る。

【符号の説明】

（１）フラッシュメモリ（２）プログラムメモリ（６）ＲＡＭ（１２）比較器（１７）昇圧回路（１８）ＲＣ発振器（２１）ＲＳ型フリップフロップ（２８）リセット信号発生回路

Claims

【特許請求の範囲】

【請求項１】データの電気消去及びデータの書き込み
読み出しが可能な特性を有し、各種論理演算動作を実行
する為のプログラムデータ又はテーブルデータが格納さ
れる第１不揮発性メモリを内蔵したマイクロコンピュー
タであって、少なくとも、前記マイクロコンピュータを動作制御する
為のプログラムデータと前記第１不揮発性メモリの内容
を書き換える為のプログラムデータとが格納された第２
不揮発性メモリと、電源投入と同時に発振動作を開始する発振手段と、電源投入に伴いリセット信号を発生し、前記第１及び第
２不揮発性メモリをアドレス指定するアドレスレジスタ
に対し初期値を設定するリセット信号発生手段と、電源投入時、正常動作ならば、前記発振器の発振出力に
基づいて一方の論理値となった後、前記リセット信号に
基づいて他方の論理値となるフラグ手段と、前記第２不揮発性メモリから読み出された前記マイクロ
コンピュータの初期化プログラムの解読結果に従って、
前記第１不揮発性メモリに対するデータ消去又はデータ
書き込みを行う為の昇圧回路の動作を禁止させる禁止手
段と、前記第２不揮発性メモリから読み出された前記第１不揮
発性メモリの内容書き換えプログラムの解読結果に従っ
て、前記フラグ手段が他方の論理値の場合のみ、前記昇
圧回路の動作を許可して前記第１不揮発性メモリの内容
を書き換え可能とする許可手段と、を備えたことを特徴とする不揮発性メモリのデータ保護
装置。
【請求項２】前記第１不揮発性メモリは、予め書き換
え禁止状態に設定されており、前記第１不揮発性メモリ
の内容書き換えプログラムの解読結果に従って、前記フ
ラグ回路の内容が他方の論理値であることを確認する
と、書き換え禁止の解除、前記昇圧回路を用いた内容の
書き換え、書き換え禁止の設定の一連の動作が実行され
ることを特徴とする請求項１記載の不揮発性メモリのデ
ータ保護装置。