JP2000137696A - 不揮発性メモリのデータ保護装置 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム処理の暴走に伴うプログラム内容
の誤書き換えを防止する。 【解決手段】 １チップマイクロコンピュータを初期化
した際、ラッチ回路２８が論理値「１」をラッチしてい
る場合のみ、フラッシュメモリ１の指定ページをプロテ
クト解除させる構成とした。これにより、初期化が不十
分な場合は、ラッチ回路２８が論理値「０」をラッチし
てアドレスレジスタ３の値が０番地でなくなる可能性が
高い為、マイクロコンピュータのプログラム処理が暴走
したりするが、この場合、フラッシュメモリ１の指定ペ
ージをプロテクト解除させない為、誤書き換えを確実に
防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの誤動作に伴う不揮発性メモリ（フラッシュメモリ
等）の誤書き込みを防止する、不揮発性メモリのデータ
保護装置に関する。

【０００２】

【従来の技術】１チップマイクロコンピュータは論理演
算動作を実行する為のプログラムメモリを内蔵するが、
最近では、プログラムメモリとして、マスクＲＯＭに代
わりフラッシュメモリを内蔵する傾向が高い。これは、
プログラム内容を変更する際、マスクＲＯＭの場合は設
計変更を必要とする為に多額の開発費と長い納期を強い
られるが、これに対し、フラッシュメモリの場合は書き
換え命令を実行して外部から書き換えデータを供給する
ことで容易に対応でき、マスクＲＯＭの欠点を十分に補
える特性を有する点に起因する。

【０００３】１チップマイクロコンピュータは、例え
ば、前記フラッシュメモリの内容を書き換える為の命令
が格納された書き換えメモリを別途内蔵する。即ち、前
記フラッシュメモリの書き換え命令が実行されると、書
き換えデータが１チップマイクロコンピュータ内部に取
り込まれ、データ書き換え処理が実行される。

【０００４】しかし、前記フラッシュメモリは書き換え
可能な特性を有する故、前記フラッシュメモリの内容を
第三者が当事者の意思に反して書き換えてしまう恐れが
ある。そこで、現在の大半のフラッシュメモリは、デー
タが容易に書き換えられない様にプロテクト機能を有し
ている。具体的には、プロテクト解除、データ書き換
え、プロテクト付加のシーケンスを実行する書き換え命
令を書き換えメモリに格納し、このプログラム処理を実
行している。

【０００５】

【発明が解決しようとする課題】しかし、従来のプロテ
クト機能では、１チップマイクロコンピュータのプログ
ラム処理の暴走に伴い、実行アドレスがフラッシュメモ
リの或るアドレスから書き換えメモリの書き換え命令格
納アドレスに誤ってジャンプしてしまうと、フラッシュ
メモリの内容が当事者の意思に反して書き換わってしま
う問題があった。

【０００６】そこで、本発明は、プログラム処理の暴走
に伴う不揮発性メモリのデータ誤書き換えを確実に防止
する、不揮発性メモリのデータ保護装置を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、各
種論理演算動作を実行する為のプログラムデータ又はテ
ーブルデータが格納される第１不揮発性メモリを内蔵し
たマイクロコンピュータであって、少なくとも、前記マ
イクロコンピュータを動作制御する為のプログラムデー
タと前記第１不揮発性メモリの内容を書き換える為のプ
ログラムデータとが格納された第２不揮発性メモリと、
予め定められた時定数で充電を行い、前記第２不揮発性
メモリから読み出された前記マイクロコンピュータの初
期化プログラムの実行時に放電制御される充放電手段
と、前記初期化プログラムの解読結果に従い、予め定め
られた周期で前記充放電手段を放電制御するタイマ手段
と、予め定められた閾値電圧を境に前記充放電手段の充
電出力を２進値に変換してラッチするラッチ手段と、前
記ラッチ手段の出力値に応じて、前記第１不揮発性メモ
リに対するデータの書き換えを許可又は禁止する為の制
御信号を出力する制御手段と、を備え、前記ラッチ手段
の出力値が一方の論理値の場合のみ、前記第１不揮発性
メモリの書き換え動作を許可することを特徴とする。

【０００８】上記の特徴に加え、前記第１不揮発性メモ
リは予め書き換え禁止に設定された状態から、書き換え
禁止の解除、内容の書き換え、書き換え禁止の再設定と
いう一連の処理動作を施され、その後、前記第１不揮発
性メモリの書き換え内容の正誤判断処理を施され、前記
第１不揮発性メモリの書き換え内容が誤っている場合の
み、書き換え禁止解除動作が正常に実行されずマイクロ
コンピュータがプログラム暴走しているものと判断する
ことを特徴とする。

【０００９】また、上記の特徴に加え、前記充放電手段
の充電電圧は、前記初期化プログラムの実行時に放電さ
れない時、前記充電電圧が放電されるべき時点から前記
タイマの１周期を経過するまでの間に前記閾値電圧を越
えることを特徴とする。

【００１０】更に、前記充放電手段の充電電圧が前記閾
値電圧を越えた時、前記ラッチ手段の出力値を、前記マ
イクロコンピュータのプログラム異常を表す他方の論理
値とすることを特徴とする。

【００１１】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。

【００１２】図１は本発明の不揮発性メモリのデータ保
護装置を示すブロック図である。

【００１３】図１において、フラッシュメモリ（１）
は、データをページ（例えば１２８バイト）単位で電気
消去して書き換える特性を有し、１チップマイクロコン
ピュータの各種論理演算を実行する為のプログラムデー
タ、各種論理演算の際に必要なテーブルデータ等が格納
される。フラッシュメモリ（１）は各ページを６４バイ
ト単位でアドレス指定する専用のアドレスレジスタ（１
４）を含む。尚、フラッシュメモリ（１）は第１不揮発
性メモリに相当する。

【００１４】昇圧回路（１７）は、フラッシュメモリ
（１）のデータを電気消去する時、及び、フラッシュメ
モリ（１）にデータを書き込む時に必要となる回路であ
る。フラッシュメモリ（１）の各セルはコントロールゲ
ート、フローティングゲート、ドレイン、ソースから成
る。フラッシュメモリ（１）を消去状態とする場合、コ
ントロールゲートに電圧ＶＰ１（例えば１４ボルト）を
印加し、フラッシュメモリ（１）を書き込み状態とする
場合、ソースに電圧ＶＰ２（例えば１２ボルト）を印加
する必要がある。マイクロコンピュータの電源Ｖｄｄ
（例えば５ボルト）ではフラッシュメモリ（１）の消去
及び書き込みを実現できない為、昇圧回路（１７）を設
け、電源Ｖｄｄを電圧ＶＰ１、ＶＰ２まで昇圧する。昇
圧回路（１７）自体は既存の如何なる構成でもよく、本
発明の実施の形態では、例えば、チャージポンプ回路と
リングオシレータ回路を組合わせた構成とする。昇圧回
路（１７）の出力は、フラッシュメモリ（１）を消去状
態とする時は各セルのコントロールゲートに供給され、
フラッシュメモリ（１）を書き込み状態とする時は各セ
ルのソースに供給される。ＡＮＤゲート（１８）は、リ
ングオシレータ回路のクロックと、書き込み許可信号Ｗ
ＲＴとが供給される。昇圧回路（１７）はＡＮＤゲート
（１８）の出力で昇圧動作の禁止又は許可を制御され
る。

【００１５】プログラムメモリ（２）は、主に１チップ
マイクロコンピュータの各種論理演算を実行する為のプ
ログラムデータと、フラッシュメモリ（１）の内容を書
き換える為の書き換え命令が格納される。書き換え命令
は、Ｘ番地のサブルーチンコール命令とＹ番地以降の書
き換え用のサブルーチンプログラム命令とから成る。即
ち、フラッシュメモリ（１）の内容を書き換えたい時
は、プログラムメモリ（２）のＸ番地を指定してサブル
ーチンコール命令を実行し、その後、Ｙ番地にジャンプ
してサブルーチンプログラム命令を実行し、フラッシュ
メモリ（１）の書き換え動作を実行する。尚、プログラ
ムメモリ（２）は不揮発性の特性を有するものであり、
マスクＲＯＭ、フラッシュメモリ等が好適である。アド
レスレジスタ（３）はフラッシュメモリ（１）及びプロ
グラムメモリ（２）をアドレス指定するものである。
尚、フラッシュメモリ（１）及びプログラムメモリ
（２）は同一アドレス空間に存在し、プログラムメモリ
（２）の最後のアドレスとフラッシュメモリ（１）の最
初のアドレスは連続するものとする。インストラクショ
ンレジスタＩＲ（４）は、フラッシュメモリ（１）又は
プログラムメモリ（２）から読み出されたプログラム命
令を保持するものである。インストラクションデコーダ
ＩＤＥＣ（５）は、インストラクションレジスタ（４）
の保持内容を解読し、１チップマイクロコンピュータの
各構成ブロックを動作制御する為の制御信号、及び、各
種論理演算を実行する為の制御信号等を出力するもので
ある。尚、各種論理演算は、演算論理ユニットＡＬＵ
（図示せず）で実行される。

【００１６】ＲＡＭ（６）は、制御信号に基づく論理演
算結果等の書き込み読み出しが行われるものである。
尚、ＲＡＭ（６）は、揮発性のＳＲＡＭで構成されるも
のとする。アドレスレジスタ（７）は、ＲＡＭ（６）を
アドレス指定するものである。入力端子（８）は、フラ
ッシュメモリ（１）の書き換えデータがシリアル入力さ
れる端子である。シリアル入力回路（９）は、入力端子
（８）から供給されたデータをシリアル状態からパラレ
ル状態へ変換し、アドレスレジスタ（７）で指定される
ＲＡＭ（６）のアドレスに供給するものである。尚、Ｒ
ＡＭ（６）に対する格納データとは、フラッシュメモリ
（１）の書き換え先頭番地を表すアドレスデータと、１
２８バイトの書き換えデータである。テーブル参照レジ
スタ（１５）は、制御信号に従って、ＲＡＭ（６）に格
納された書き換え先頭番地を表すアドレスデータが読み
出されてセットされる。フラッシュメモリ（１）のデー
タ書き換えを実行する時、後述する書き換え許可信号Ｗ
ＲＴはハイレベルとなり、切換回路（１６）はテーブル
参照レジスタ（１５）のセット内容を選択し、これよ
り、フラッシュメモリ（１）の書き換え先頭番地が確定
する。ページバッファ（１０）は１ページ（１２８バイ
ト）分の格納容量を有する。ページバッファ（１０）
は、ＲＡＭ（６）に１ページ分の書き換えデータが格納
されると、内部バス（１１）を介して書き換えデータが
転送され格納される。ページバッファ（１０）の内容は
フラッシュメモリ（１）の書き換え先頭番地からアドレ
スレジスタ（１４）で指定されるページアドレスに書き
込まれる。フラッシュメモリ（１）は、それ自体を書き
込み状態に設定する書き込み許可信号ＷＲＴと、データ
書き換えを許可又は禁止するプロテクト信号ＰＲＯＴＥ
ＣＴとがＡＮＤゲート（１３）を介して供給される。即
ち、フラッシュメモリ（１）は、プロテクト信号ＰＲＯ
ＴＥＣＴが論理値「０」である限り、データ書き換えは
許可されない。尚、プロテクト信号ＰＲＯＴＥＣＴは、
出荷時において、外部テスタを用いて強制的に論理値
「０」に設定される。

【００１７】比較器（１２）はプロテクト信号ＰＲＯＴ
ＥＣＴを発生するものであり、比較器（１２）の詳細を
図２を用いて説明する。

【００１８】プログラムメモリ（２）の先頭番地に格納
され、電源投入時に実行される初期化用のプログラム命
令には、放電信号ＤＩＳＣＨＡＲＧＥを論理値「１」と
する命令が含まれる。また、プログラムメモリ（２）の
Ｙ番地以降に格納された書き換え用のサブルーチンプロ
グラム命令には、プロテクト解除命令と、データ書き換
え命令と、プロテクト付加命令と、フラッシュメモリ
（１）の書き換え結果の正誤を判断する命令とが含まれ
る。

【００１９】プロテクト解除には、表１に示すアドレス
ＡＤＤ１’〜ＡＤＤ５’と各アドレスに対応するデータ
ＤＡＴＡ１’〜ＤＡＴＡ５’とを使用する。

【００２０】

【表１】 プロテクト付加には、表２に示すアドレスＡＤＤ１〜Ａ
ＤＤ５と各アドレスに対応するデータＤＡＴＡ１〜ＤＡ
ＴＡ５とを使用する。

【００２１】

【表２】 尚、アドレスＡＤＤ１〜ＡＤＤ５、ＡＤＤ１’〜ＡＤＤ
５’は、フラッシュメモリ（１）、プログラムメモリ
（２）、ＲＡＭ（６）に存在しないアドレスに設定す
る。

【００２２】図２において、比較回路（１０１）〜（１
０５）はプロテクト解除の為のブロックである。各比較
回路（１０１）〜（１０５）は、後述するラッチ信号Ｌ
ＡＴＣＨと、サブルーチンプログラム命令の解読結果に
従い発生するアドレスデータＡＤＤ１’〜ＡＤＤ５’と
が供給されるデコーダ（１２３）と、デコーダ（１２
３）の出力値に応じてＤＡＴＡ１’〜ＤＡＴＡ５’が格
納されるレジスタ（１０６）と、レジスタ（１０６）に
格納されるべき本来の期待値ＲＥＦ１’〜ＲＥＦ５’が
予め格納されるレジスタ（１０７）と、レジスタ（１０
６）（１０７）の値を比較する一致比較回路（１０８）
とから成る。デコーダ（１２３）は、ラッチ信号ＬＡＴ
ＣＨが論理値「０」の時のみ論理値「１」を出力し、レ
ジスタ（１０６）の格納動作を許可する。一致比較回路
（１０８）はレジスタ（１０６）（１０７）の値が一致
した時に論理値「１」を出力する。５個の一致比較回路
（１０８）が全て論理値「１」を出力すると、ＡＮＤゲ
ート（１０９）が論理値「１」を出力し、ＡＮＤゲート
（１１０）がタイミング信号ＴＩＭＩＮＧ２に同期して
論理値「１」を出力する。一方、比較回路（１１１）〜
（１１５）はプロテクト付加の為のブロックである。各
比較回路（１１１）〜（１１５）は、サブルーチンプロ
グラム命令の解読結果に従ってアドレスデータＡＤＤ１
〜ＡＤＤ５が発生するとＤＡＴＡ１〜ＤＡＴＡ５が格納
されるレジスタ（１１６）と、レジスタ（１１６）に格
納されるべき本来の期待値ＲＥＦ１〜ＲＥＦ５が予め格
納されるレジスタ（１１７）と、レジスタ（１１６）
（１１７）の値を比較する一致比較回路（１１８）とか
ら成る。一致比較回路（１１８）はレジスタ（１１６）
（１１７）の値が一致した時に論理値「１」を出力す
る。５個の一致比較回路（１１８）が全て論理値「１」
を出力すると、ＡＮＤゲート（１１９）が論理値「１」
を出力し、ＡＮＤゲート（１２０）がタイミング信号Ｔ
ＩＭＩＮＧ１に同期して論理値「１」を出力する。ＮＯ
Ｒゲート（１２１）（１２２）はＲＳ型フリップフロッ
プを構成する。ＲＳ型フリップフロップは、ＡＮＤゲー
ト（１１０）の論理値「１」出力が供給された時にセッ
トされ、プロテクト解除を表す論理値「１」のプロテク
ト信号ＰＲＯＴＥＣＴを出力する。一方、ＲＳ型フリッ
プフロップは、ＡＮＤゲート（１２０）の論理値「１」
出力が供給された時にリセットされ、プロテクト付加を
表す論理値「０」のプロテクト信号ＰＲＯＴＥＣＴを出
力する。

【００２３】抵抗（１９）及びコンデンサ（２０）は電
源Ｖｄｄと接地Ｖｓｓとの間に直列接続され、コンデン
サ（２０）は抵抗（１９）の抵抗値及びコンデンサ（２
０）の容量で定まる時定数で充電を行う。尚、抵抗（１
９）及びコンデンサ（２０）はマイクロコンピュータの
端子（２１）に対し外部接続される。ＮＭＯＳトランジ
スタ（２２）はコンデンサ（２０）の充電電圧を放電す
るものである。電源投入に伴い、マイクロコンピュータ
が初期化プログラム命令を正常に実行すると、先ずハイ
レベルの放電信号ＤＩＳＣＨＡＲＧＥが発生し、ＮＭＯ
Ｓトランジスタ（２２）は放電信号ＤＩＳＣＨＡＲＧＥ
がＯＲゲート（２３）を介してゲートに供給されてオン
し、コンデンサ（２０）の蓄積電荷を放電する。タイマ
（２４）は初期化プログラム命令の解読結果に従い計数
動作を開始するものであり、放電信号ＤＩＳＣＨＡＲＧ
Ｅの発生直後から周期Ｔ毎にコンデンサ（２０）の蓄積
電荷を放電させる為のオーバーフロー信号ＯＶＦを繰り
返し発生するものである。従って、ＮＭＯＳトランジス
タ（２２）は放電信号ＤＩＳＣＨＡＲＧＥの他にオーバ
ーフロー信号ＯＶＦでも放電制御される。インバータ
（２５）は閾値電圧Ｖｔｈを有し、コンデンサ（２０）
の端子電圧（アナログ値）を２進値（デジタル値）に変
換するものである。即ち、コンデンサ（２０）の端子電
圧が閾値電圧Ｖｔｈ未満の場合はインバータ（２５）は
ハイレベル（例えば５ボルト）を出力し、コンデンサ
（２０）の端子電圧が閾値電圧Ｖｔｈ以上の場合はイン
バータ（２５）はローレベル（例えば０ボルト）を出力
する。遅延回路（２６）は３段のインバータから成り、
インバータ（２５）の２値出力を反転遅延するものであ
る。ＡＮＤゲート（２７）はインバータ（２５）の２値
出力と遅延回路（２６）の遅延出力との論理積を出力す
る。ラッチ回路（２８）はインバータ（２５）の２値出
力をＡＮＤゲート（２７）の論理積出力の立下りでラッ
チするものである。ラッチ回路（２８）のＱ端子出力Ｌ
ＡＴＣＨは、比較器（１２）を構成するプロテクト解除
ブロックに供給される。

【００２４】図３は、図１の充放電動作及びラッチ動作
を示す波形図である。

【００２５】図３において、マイクロコンピュータの電
源投入に従い電源Ｖｄｄ（実線）が立上ると、コンデン
サ（２０）の端子電圧（一点鎖線）は抵抗（１９）の抵
抗値及びコンデンサ（２０）の容量で定まる時定数に従
って上昇し始める。マイクロコンピュータは、コンデン
サ（２０）の端子電圧の上昇点Ａにおいてリセットさ
れ、その後の上昇点Ｂにおいてリセット解除され初期化
プログラム命令が実行される。この時、初期化プログラ
ム命令の解読結果に従いマイクロコンピュータが正常動
作する場合、コンデンサ（２０）の端子電圧は、最初は
放電信号ＤＩＳＣＨＡＲＧＥで放電され、その後はタイ
マ（２４）がオーバーフロー信号ＯＶＦを発生する周期
Ｔ毎に放電を繰り返す為に閾値電圧Ｖｔｈ未満である。
従って、ラッチ回路（２８）はハイレベル（一方の論理
値）をラッチした状態のまま変化しない。これが正常状
態である。一方、初期化プログラム命令の実行時、マイ
クロコンピュータが誤動作し、放電信号ＤＩＳＣＨＡＲ
ＧＥが発生しなかった場合、コンデンサ（２０）の端子
電圧は破線の様に上昇して閾値電圧を越えてしまい、上
昇点Ｂを基準に周期Ｔ毎に放電を繰り返す。従って、ラ
ッチ回路（２８）はローレベル（他方の論理値）を、コ
ンデンサ（２０）の蓄積電荷が放電される以前にラッチ
する。マイクロコンピュータが初期化プログラム命令を
正常に実行できない場合、アドレスレジスタ（３）の値
が０番地以外に設定される恐れがあり、これはマイクロ
コンピュータの誤動作（プログラム暴走）を誘発する原
因となる。即ち、ラッチ回路（２８）のローレベル出力
は異常状態を表す。以下、フラッシュメモリ（１）の或
る指定ページを書き換える際の動作を図４のフローチャ
ートを用いて説明する。

【００２６】フラッシュメモリ（１）の特定ページの内
容を書き換える場合、Ｘ番地のサブルーチンコール命令
を実行し、その後、Ｙ番地にジャンプして書き換え用の
サブルーチンプログラム命令を実行する。先ず、プロテ
クト解除命令を実行する（Ｓ１）。即ち、各比較回路
（１０１）〜（１０５）においてＤＡＴＡ１’〜ＤＡＴ
Ａ５’を期待値ＲＥＦ１’〜ＲＥＦ５’と比較した結
果、全一致比較回路（１０８）が論理値「１」を出力し
た場合、ＲＳ型フリップフロップがセットされ、論理値
「１」のプロテクト信号ＰＲＯＴＥＣＴが出力され、フ
ラッシュメモリ（１）はプロテクト解除される。その
後、フラッシュメモリ（１）のデータ書き換え命令を実
行する（Ｓ２）。即ち、データ書き換え命令の解読結果
に従って、書き換え許可信号ＷＲＴは論理値「１」とな
る。この時、ＡＮＤゲート（１８）の論理値「１」出力
に伴い昇圧回路（１７）は電源Ｖｄｄの昇圧動作を開始
してフラッシュメモリ（１）は完全に書き換え可能とな
る。一方、シリアル入力回路（９）でシリアル状態から
パラレル状態へ変換された１ページ分の書き換えデータ
は、アドレスレジスタ（７）によるＲＡＭ（６）の指定
アドレスに格納され、内部バス（１１）を介してページ
バッファ（１０）に一旦格納された後、フラッシュメモ
リ（１）に書き込まれる。フラッシュメモリ（１）に対
する書き込み動作が終了すると、プロテクト付加命令を
実行する（Ｓ３）。即ち、各比較回路（１１１）〜（１
１５）においてＤＡＴＡ１〜ＤＡＴＡ５を期待値ＲＥＦ
１〜ＲＥＦ５と比較した結果、全一致比較回路（１１
８）が論理値「１」を出力した場合、ＲＳ型フリップフ
ロップがリセットされ、論理値「０」のプロテクト信号
ＰＲＯＴＥＣＴが出力され、ＡＮＤゲート（１３）の論
理値「０」出力に伴いフラッシュメモリ（１）は再びプ
ロテクト状態となる。

【００２７】フラッシュメモリ（１）に対する一連の処
理Ｓ１〜Ｓ３が終了すると、フラッシュメモリ（１）に
おける書き換え対象ページの内容の正誤を確認する。即
ち、フラッシュメモリ（１）の書き換え対象ページの書
き込み内容（１２８バイト）とＲＡＭ（６）に予め格納
されたページデータ（１２８バイト）とを読み出し、一
致比較を行う（Ｓ４）。フラッシュメモリ（１）の書き
換え対象ページの書き込み内容がＲＡＭ（６）のページ
データと一致した場合（Ｓ５：ＹＥＳ）、フラッシュメ
モリ（１）に対するページ書き換えが無事完了したもの
と判断し、メインルーチン処理に復帰する（Ｓ６）。一
方、フラッシュメモリ（１）の書き換え対象ページの書
き込み内容がＲＡＭ（６）のページデータと一致しない
場合（Ｓ５：ＮＯ）、プロテクト解除が実行されなかっ
たものと判断し、即ち、プログラム処理が暴走している
ものと判断し、マイクロコンピュータ自体をリセットさ
せる（Ｓ７）。

【００２８】以上より、１チップマイクロコンピュータ
を初期化した際、ラッチ回路（２８）が論理値「１」を
ラッチしている場合のみ、フラッシュメモリ（１）の指
定ページをプロテクト解除させる構成とした。これによ
り、初期化が不十分な場合は、ラッチ回路（２８）が論
理値「０」をラッチしてアドレスレジスタ（３）の値が
０番地でなくなる可能性が高い為、マイクロコンピュー
タのプログラム処理が暴走したりするが、この場合、フ
ラッシュメモリ（１）の指定ページをプロテクト解除さ
せない為、誤書き換えを確実に防止できる。

【００２９】

【発明の効果】本発明によれば、１チップマイクロコン
ピュータを初期化した際、ラッチ手段が一方の論理値を
ラッチしている場合のみ、第１不揮発性メモリの指定ペ
ージをプロテクト解除させる構成とした。これにより、
初期化が不十分な場合は、ラッチ手段が他方の論理値を
ラッチして第１及び第２不揮発性メモリの為のアドレス
レジスタの値が０番地でなくなる可能性が高い為、マイ
クロコンピュータのプログラム処理が暴走したりする
が、この場合、第１不揮発性メモリをプロテクト解除さ
せない為、誤書き換えを確実に防止できる利点が得られ
る。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリのデータ保護装置を示
すブロック図である。

【図２】図１の比較器の具体例を示す回路ブロック図で
ある。

【図３】図１の充放電動作及びラッチ動作を示す波形図
である。

【図４】図１の書き換え動作を示すフローチャートであ
る。

【符号の説明】

（１） フラッシュメモリ （２） プログラムメモリ （６） ＲＡＭ （１２） 比較器 （１７） 昇圧回路 （１９） 抵抗 （２０） コンデンサ （２２） ＮＭＯＳトランジスタ （２４） タイマ （２５） インバータ （２８） ラッチ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データの電気消去及びデータの書き込み
   読み出しが可能な特性を有し、各種論理演算動作を実行
   する為のプログラムデータ又はテーブルデータが格納さ
   れる第１不揮発性メモリを内蔵したマイクロコンピュー
   タであって、 少なくとも、前記マイクロコンピュータを動作制御する
   為のプログラムデータと前記第１不揮発性メモリの内容
   を書き換える為のプログラムデータとが格納された第２
   不揮発性メモリと、 予め定められた時定数で充電を行い、前記第２不揮発性
   メモリから読み出された前記マイクロコンピュータの初
   期化プログラムの実行時に放電制御される充放電手段
   と、 前記初期化プログラムの解読結果に従い、予め定められ
   た周期で前記充放電手段を放電制御するタイマ手段と、 予め定められた閾値電圧を境に前記充放電手段の充電出
   力を２進値に変換してラッチするラッチ手段と、 前記ラッチ手段の出力値に応じて、前記第１不揮発性メ
   モリに対するデータの書き換えを許可又は禁止する為の
   制御信号を出力する制御手段と、を備え、 前記ラッチ手段の出力値が一方の論理値の場合のみ、前
   記第１不揮発性メモリの書き換え動作を許可することを
   特徴とする不揮発性メモリのデータ保護装置。
2. 【請求項２】 前記第１不揮発性メモリは予め書き換え
   禁止に設定された状態から、書き換え禁止の解除、内容
   の書き換え、書き換え禁止の再設定という一連の処理動
   作を施され、その後、前記第１不揮発性メモリの書き換
   え内容の正誤判断処理を施され、前記第１不揮発性メモ
   リの書き換え内容が誤っている場合のみ、書き換え禁止
   解除動作が正常に実行されずマイクロコンピュータがプ
   ログラム暴走しているものと判断することを特徴とする
   請求項１記載の不揮発性メモリのデータ保護装置。
3. 【請求項３】 前記充放電手段の充電電圧は、前記初期
   化プログラムの実行時に放電されない時、前記充電電圧
   が放電されるべき時点から前記タイマの１周期を経過す
   るまでの間に前記閾値電圧を越えることを特徴とする請
   求項２記載の不揮発性メモリのデータ保護装置。
4. 【請求項４】 前記充放電手段の充電電圧が前記閾値電
   圧を越えた時、前記ラッチ手段の出力値を、前記マイク
   ロコンピュータのプログラム異常を表す他方の論理値と
   することを特徴とする請求項３記載の不揮発性メモリの
   データ保護装置。