JPH08106792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08106792A JPH08106792A JP24312894A JP24312894A JPH08106792A JP H08106792 A JPH08106792 A JP H08106792A JP 24312894 A JP24312894 A JP 24312894A JP 24312894 A JP24312894 A JP 24312894A JP H08106792 A JPH08106792 A JP H08106792A
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- memory cell
- power supply
- program circuit
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Abstract
(57)【要約】
【目的】本発明は多数の記憶セルに十分な書き込み電流
を同時に供給可能として、動作試験に要する時間を短縮
可能とした半導体記憶装置を提供することを目的とす
る。 【構成】セル情報の読み出し動作時には第一の高電位側
電源Ｖccに基づいてロウデコーダ２及びコラムデコーダ
５が動作して、メモリセルアレイ１内で選択された記憶
セルからセル情報が読み出しデータＤout として読み出
される。セル情報の書き込み動作時には第一の高電位側
電源Ｖccより高電圧の第二の高電位側電源Ｖppがロウデ
コーダ２及びコラムデコーダ５とプログラム回路４とに
供給され、プログラム回路４に入力される入力データＤ
inに基づいて、選択された記憶セルに書き込み動作が行
われる。動作試験における書き込み動作時には、外部端
子Ｐからプログラム回路４に第二の高電位側電源Ｖppが
直接に供給される。
を同時に供給可能として、動作試験に要する時間を短縮
可能とした半導体記憶装置を提供することを目的とす
る。 【構成】セル情報の読み出し動作時には第一の高電位側
電源Ｖccに基づいてロウデコーダ２及びコラムデコーダ
５が動作して、メモリセルアレイ１内で選択された記憶
セルからセル情報が読み出しデータＤout として読み出
される。セル情報の書き込み動作時には第一の高電位側
電源Ｖccより高電圧の第二の高電位側電源Ｖppがロウデ
コーダ２及びコラムデコーダ５とプログラム回路４とに
供給され、プログラム回路４に入力される入力データＤ
inに基づいて、選択された記憶セルに書き込み動作が行
われる。動作試験における書き込み動作時には、外部端
子Ｐからプログラム回路４に第二の高電位側電源Ｖppが
直接に供給される。
Description
【０００１】
【産業上の利用分野】この発明は、通常電源より高い電
圧で記憶セルに書き込み動作を行うＥＰＲＯＭ等の半導
体記憶装置に関するものである。
圧で記憶セルに書き込み動作を行うＥＰＲＯＭ等の半導
体記憶装置に関するものである。
【０００２】近年、半導体記憶装置は益々高集積化及び
大容量化が進んでいる。半導体記憶装置は、その出荷前
に動作試験が行われるが、大容量化にともなって、動作
試験に要する時間が長くなり、試験コストが上昇する傾
向にある。
大容量化が進んでいる。半導体記憶装置は、その出荷前
に動作試験が行われるが、大容量化にともなって、動作
試験に要する時間が長くなり、試験コストが上昇する傾
向にある。
【０００３】また、書き込み動作時に通常電源より高い
電圧を必要とするＥＰＲＯＭ等の不揮発性半導体記憶装
置においても、大容量化にともなって動作試験に要する
時間が長くなっている。
電圧を必要とするＥＰＲＯＭ等の不揮発性半導体記憶装
置においても、大容量化にともなって動作試験に要する
時間が長くなっている。
【０００４】そこで、試験コストを低減するために、試
験時間の短縮を図ることが必要となっている。
験時間の短縮を図ることが必要となっている。
【０００５】
【従来の技術】従来のＥＰＲＯＭの一例を図７に示す。
メモリセルアレイ１内には多数のＥＰＲＯＭセルが配設
され、各セルにはワード線（図示しない）及びビット線
ＢＬが接続される。
メモリセルアレイ１内には多数のＥＰＲＯＭセルが配設
され、各セルにはワード線（図示しない）及びビット線
ＢＬが接続される。
【０００６】前記メモリセルアレイ１に隣接してロウデ
コーダ２が配設され、同ロウデコーダ２には外部からロ
ウアドレス信号ＡＤｒが入力される。そして、ロウデコ
ーダ２は入力されたロウアドレス信号ＡＤｒに基づいて
いずれか一本のワード線を選択する。
コーダ２が配設され、同ロウデコーダ２には外部からロ
ウアドレス信号ＡＤｒが入力される。そして、ロウデコ
ーダ２は入力されたロウアドレス信号ＡＤｒに基づいて
いずれか一本のワード線を選択する。
【０００７】前記各ビット線ＢＬは、それぞれＮチャネ
ルＭＯＳトランジスタで構成される転送ゲートＴg を介
してセンスアンプ３及びプログラム回路４に接続され
る。前記メモリセルアレイ１に隣接してコラムデコーダ
５が配設され、同コラムデコーダ５には外部からコラム
アドレス信号ＡＤｃが入力される。
ルＭＯＳトランジスタで構成される転送ゲートＴg を介
してセンスアンプ３及びプログラム回路４に接続され
る。前記メモリセルアレイ１に隣接してコラムデコーダ
５が配設され、同コラムデコーダ５には外部からコラム
アドレス信号ＡＤｃが入力される。
【０００８】そして、コラムデコーダ５は入力されたコ
ラムアドレス信号ＡＤｃに基づいてコラム選択信号を出
力して、いずれか一つの転送ゲートＴg をオンさせるよ
うになっている。
ラムアドレス信号ＡＤｃに基づいてコラム選択信号を出
力して、いずれか一つの転送ゲートＴg をオンさせるよ
うになっている。
【０００９】前記センスアンプ３は、セル情報の読み出
し動作時に活性化され、前記ロウアドレス信号ＡＤｒ及
びコラムアドレス信号ＡＤｃに基づいて選択されたＥＰ
ＲＯＭセルから読みだされるセル情報を増幅して、読み
出しデータＤout として出力する。
し動作時に活性化され、前記ロウアドレス信号ＡＤｒ及
びコラムアドレス信号ＡＤｃに基づいて選択されたＥＰ
ＲＯＭセルから読みだされるセル情報を増幅して、読み
出しデータＤout として出力する。
【００１０】前記プログラム回路４には、「１」若しく
は「０」の入力データＤinが入力される。また、前記プ
ログラム回路４、ロウデコーダ２及びコラムデコーダ５
には通常電源Ｖccと、高電位電源Ｖppのいずれかがスイ
ッチ回路６を介して入力される。
は「０」の入力データＤinが入力される。また、前記プ
ログラム回路４、ロウデコーダ２及びコラムデコーダ５
には通常電源Ｖccと、高電位電源Ｖppのいずれかがスイ
ッチ回路６を介して入力される。
【００１１】前記スイッチ回路６は、ＮチャネルＭＯＳ
トランジスタＴr1，Ｔr2のソースが互いに接続されて、
前記プログラム回路４、ロウデコーダ２及びコラムデコ
ーダ５に接続される。
トランジスタＴr1，Ｔr2のソースが互いに接続されて、
前記プログラム回路４、ロウデコーダ２及びコラムデコ
ーダ５に接続される。
【００１２】前記トランジスタＴr1のドレインは電源Ｖ
ppに接続され、前記トランジスタＴr2のドレインは電源
Ｖccに接続される。前記トランジスタＴr1，Ｔr2のゲー
トには相補制御信号ＣＬ，バーＣＬが入力される。
ppに接続され、前記トランジスタＴr2のドレインは電源
Ｖccに接続される。前記トランジスタＴr1，Ｔr2のゲー
トには相補制御信号ＣＬ，バーＣＬが入力される。
【００１３】そして、セル情報の書き込み動作時にはト
ランジスタＴr1がオンされて、プログラム回路４、ロウ
デコーダ２及びコラムデコーダ５に電源Ｖppが供給さ
れ、読み出し動作時にはトランジスタＴr2がオンされ
て、電源Ｖccが供給される。
ランジスタＴr1がオンされて、プログラム回路４、ロウ
デコーダ２及びコラムデコーダ５に電源Ｖppが供給さ
れ、読み出し動作時にはトランジスタＴr2がオンされ
て、電源Ｖccが供給される。
【００１４】前記プログラム回路４の具体的構成を図８
に従って説明する。前記入力データＤinは２段のインバ
ータ回路７ａ，７ｂを介してＮチャネルＭＯＳトランジ
スタＴr3のゲートに入力される。
に従って説明する。前記入力データＤinは２段のインバ
ータ回路７ａ，７ｂを介してＮチャネルＭＯＳトランジ
スタＴr3のゲートに入力される。
【００１５】前記トランジスタＴr3のドレインには、書
き込み動作時に前記スイッチ回路６から電源Ｖppが供給
される。そして、トランジスタＴr3のソースが転送ゲー
トＴg を介して前記ビット線ＢＬに接続される。
き込み動作時に前記スイッチ回路６から電源Ｖppが供給
される。そして、トランジスタＴr3のソースが転送ゲー
トＴg を介して前記ビット線ＢＬに接続される。
【００１６】このような構成により、入力データＤinが
Ｈレベルとなると、トランジスタＴr3がオンされて電源
Ｖppが選択されたビット線ＢＬに供給され、入力データ
ＤinがＬレベルとなると、トランジスタＴr3がオフされ
て、電源Ｖppの供給は遮断される。
Ｈレベルとなると、トランジスタＴr3がオンされて電源
Ｖppが選択されたビット線ＢＬに供給され、入力データ
ＤinがＬレベルとなると、トランジスタＴr3がオフされ
て、電源Ｖppの供給は遮断される。
【００１７】なお、インバータ回路７ｂには電源Ｖppを
供給して、同インバータ回路７ｂのＨレベルの出力信号
を電源Ｖppレベルとすることにより、トランジスタＴr3
のソースからビット線ＢＬに電源Ｖppレベルに近い電位
が供給されるようになっている。
供給して、同インバータ回路７ｂのＨレベルの出力信号
を電源Ｖppレベルとすることにより、トランジスタＴr3
のソースからビット線ＢＬに電源Ｖppレベルに近い電位
が供給されるようになっている。
【００１８】このように構成されたＥＰＲＯＭでは、書
き込み動作時にはスイッチ回路６のトランジスタＴr1が
オンされて、前記プログラム回路４、ロウデコーダ２及
びコラムデコーダ５に電源Ｖppが供給される。
き込み動作時にはスイッチ回路６のトランジスタＴr1が
オンされて、前記プログラム回路４、ロウデコーダ２及
びコラムデコーダ５に電源Ｖppが供給される。
【００１９】そして、ロウデコーダ２にロウアドレス信
号ＡＤｒが入力されると、選択されたワード線に電源Ｖ
ppが供給され、コラムデコーダ５にコラムアドレス信号
ＡＤｃが入力されると、選択された転送ゲートＴg に電
源Ｖppが供給されて、同転送ゲートＴg に接続された特
定のビット線ＢＬが選択され、プログラム回路４に接続
される。
号ＡＤｒが入力されると、選択されたワード線に電源Ｖ
ppが供給され、コラムデコーダ５にコラムアドレス信号
ＡＤｃが入力されると、選択された転送ゲートＴg に電
源Ｖppが供給されて、同転送ゲートＴg に接続された特
定のビット線ＢＬが選択され、プログラム回路４に接続
される。
【００２０】また、プログラム回路４に入力される入力
データＤinが「１」すなわちＨレベルであれば、同プロ
グラム回路４に供給された電源Ｖppが、選択されたビッ
ト線ＢＬに出力され、入力データＤinが「０」すなわち
Ｌレベルであれば、ビット線ＢＬへの電源Ｖppの供給は
遮断される。
データＤinが「１」すなわちＨレベルであれば、同プロ
グラム回路４に供給された電源Ｖppが、選択されたビッ
ト線ＢＬに出力され、入力データＤinが「０」すなわち
Ｌレベルであれば、ビット線ＢＬへの電源Ｖppの供給は
遮断される。
【００２１】このような動作により、選択されたＥＰＲ
ＯＭセルのゲート及びドレインに電源Ｖppが供給される
と、「１」のセル情報が書き込まれ、ドレインに電源Ｖ
ppが供給されない場合には、初期値を保持する。
ＯＭセルのゲート及びドレインに電源Ｖppが供給される
と、「１」のセル情報が書き込まれ、ドレインに電源Ｖ
ppが供給されない場合には、初期値を保持する。
【００２２】読み出し動作時には、スイッチ回路６のト
ランジスタＴr2がオンされて、前記プログラム回路４、
ロウデコーダ２及びコラムデコーダ５に電源Ｖccが供給
される。
ランジスタＴr2がオンされて、前記プログラム回路４、
ロウデコーダ２及びコラムデコーダ５に電源Ｖccが供給
される。
【００２３】ロウデコーダ２にロウアドレス信号ＡＤｒ
が入力されると、選択されたワード線に電源Ｖccが供給
され、コラムデコーダ５にコラムアドレス信号ＡＤｃが
入力されると、選択された転送ゲートＴg に電源Ｖccが
供給されて、特定のＥＰＲＯＭセルからセル情報が読み
だされる。
が入力されると、選択されたワード線に電源Ｖccが供給
され、コラムデコーダ５にコラムアドレス信号ＡＤｃが
入力されると、選択された転送ゲートＴg に電源Ｖccが
供給されて、特定のＥＰＲＯＭセルからセル情報が読み
だされる。
【００２４】そして、読みだされたセル情報がセンスア
ンプ３で増幅されて、読み出しデータＤout として出力
される。
ンプ３で増幅されて、読み出しデータＤout として出力
される。
【００２５】
【発明が解決しようとする課題】上記のように構成され
たＥＰＲＯＭでは、書き込み動作時にＥＰＲＯＭセルの
ドレインに供給される電源Ｖppは、スイッチ回路６及び
プログラム回路４及び当該ＥＰＲＯＭセルに接続される
ビット線ＢＬを介して供給される。
たＥＰＲＯＭでは、書き込み動作時にＥＰＲＯＭセルの
ドレインに供給される電源Ｖppは、スイッチ回路６及び
プログラム回路４及び当該ＥＰＲＯＭセルに接続される
ビット線ＢＬを介して供給される。
【００２６】このため、動作試験時において、例えば複
数本のビット線ＢＬを同時に選択することにより、同時
に多数のＥＰＲＯＭセルに書き込み動作を行って、試験
時間を短縮しようとしても、スイッチ回路６及びプログ
ラム回路４の電流供給能力が不足する。
数本のビット線ＢＬを同時に選択することにより、同時
に多数のＥＰＲＯＭセルに書き込み動作を行って、試験
時間を短縮しようとしても、スイッチ回路６及びプログ
ラム回路４の電流供給能力が不足する。
【００２７】また、スイッチ回路６及びプログラム回路
４に十分な電流供給能力を確保しようとすると、トラン
ジスタＴr1，Ｔr3のサイズを大きくする必要があって、
集積度が低下するため、好ましくない。
４に十分な電流供給能力を確保しようとすると、トラン
ジスタＴr1，Ｔr3のサイズを大きくする必要があって、
集積度が低下するため、好ましくない。
【００２８】従って、同時に書き込み動作を行うことが
可能なセル数は、せいぜい数個となり、試験時間を十分
に短縮することができないという問題点がある。この発
明の目的は、多数の記憶セルに十分な書き込み電流を同
時に供給可能として、動作試験に要する時間を短縮可能
とした半導体記憶装置を提供することにある。
可能なセル数は、せいぜい数個となり、試験時間を十分
に短縮することができないという問題点がある。この発
明の目的は、多数の記憶セルに十分な書き込み電流を同
時に供給可能として、動作試験に要する時間を短縮可能
とした半導体記憶装置を提供することにある。
【００２９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、セル情報の読み出し動作時には第
一の高電位側電源Ｖccに基づいてロウデコーダ２及びコ
ラムデコーダ５が動作して、メモリセルアレイ１内で選
択された記憶セルからセル情報が読み出しデータＤout
として読み出される。セル情報の書き込み動作時には前
記第一の高電位側電源Ｖccより高電圧の第二の高電位側
電源Ｖppが前記ロウデコーダ２及びコラムデコーダ５と
プログラム回路４とに供給され、前記プログラム回路４
に入力される入力データＤinに基づいて、選択された記
憶セルに書き込み動作が行われる。前記第二の高電位側
電源Ｖppを供給するための外部端子Ｐが備えられ、動作
試験における書き込み動作時には、前記外部端子Ｐから
前記プログラム回路４に前記第二の高電位側電源Ｖppが
直接に供給される。
図である。すなわち、セル情報の読み出し動作時には第
一の高電位側電源Ｖccに基づいてロウデコーダ２及びコ
ラムデコーダ５が動作して、メモリセルアレイ１内で選
択された記憶セルからセル情報が読み出しデータＤout
として読み出される。セル情報の書き込み動作時には前
記第一の高電位側電源Ｖccより高電圧の第二の高電位側
電源Ｖppが前記ロウデコーダ２及びコラムデコーダ５と
プログラム回路４とに供給され、前記プログラム回路４
に入力される入力データＤinに基づいて、選択された記
憶セルに書き込み動作が行われる。前記第二の高電位側
電源Ｖppを供給するための外部端子Ｐが備えられ、動作
試験における書き込み動作時には、前記外部端子Ｐから
前記プログラム回路４に前記第二の高電位側電源Ｖppが
直接に供給される。
【００３０】また、図２に示すように前記メモリセルア
レイ１は複数のブロックＢ１，Ｂ２に分割され、前記プ
ログラム回路４ａ，４ｂが前記各ブロックＢ１，Ｂ２毎
に設けられ、前記プログラム回路４ａ，４ｂには該プロ
グラム回路を動作させるか否かを選択する選択装置９が
接続される。通常動作時には前記選択装置９に入力され
るアドレス信号ＡＤｐに基づいていずれか一つずつのプ
ログラム回路が動作し、動作試験時には前記選択装置９
に入力されるテスト信号ＴＳに基づいて各プログラム回
路４ａ，４ｂが同時に動作する。
レイ１は複数のブロックＢ１，Ｂ２に分割され、前記プ
ログラム回路４ａ，４ｂが前記各ブロックＢ１，Ｂ２毎
に設けられ、前記プログラム回路４ａ，４ｂには該プロ
グラム回路を動作させるか否かを選択する選択装置９が
接続される。通常動作時には前記選択装置９に入力され
るアドレス信号ＡＤｐに基づいていずれか一つずつのプ
ログラム回路が動作し、動作試験時には前記選択装置９
に入力されるテスト信号ＴＳに基づいて各プログラム回
路４ａ，４ｂが同時に動作する。
【００３１】また、図３に示すように前記記憶セルに接
続されるビット線ＢＬを選択するコラムデコーダ５ａ
は、動作試験時に入力されるテスト信号ＴＳに基づい
て、偶数番のビット線及び奇数番のビット線のいずれか
を交互に同時に選択する。
続されるビット線ＢＬを選択するコラムデコーダ５ａ
は、動作試験時に入力されるテスト信号ＴＳに基づい
て、偶数番のビット線及び奇数番のビット線のいずれか
を交互に同時に選択する。
【００３２】また、前記記憶セルに接続されるワード線
を選択するロウデコーダは、動作試験時に入力されるテ
スト信号に基づいて、偶数番のワード線及び奇数番のワ
ード線のいずれかを交互に同時に選択する。
を選択するロウデコーダは、動作試験時に入力されるテ
スト信号に基づいて、偶数番のワード線及び奇数番のワ
ード線のいずれかを交互に同時に選択する。
【００３３】
【作用】動作試験における書き込み動作時には、外部端
子Ｐからプログラム回路４に直接に第二の高電位側電源
Ｖppが供給されるので、プログラム回路４に十分な書き
込み電流が供給される。
子Ｐからプログラム回路４に直接に第二の高電位側電源
Ｖppが供給されるので、プログラム回路４に十分な書き
込み電流が供給される。
【００３４】また、図２においては動作試験における書
き込み動作時に、メモリセルアレイ１の各ブロックＢ
１，Ｂ２毎に設けられたプログラム回路４ａ，４ｂが同
時に動作して、各ブロックＢ１，Ｂ２内の複数の記憶セ
ルに同時に書き込み動作が行われる。
き込み動作時に、メモリセルアレイ１の各ブロックＢ
１，Ｂ２毎に設けられたプログラム回路４ａ，４ｂが同
時に動作して、各ブロックＢ１，Ｂ２内の複数の記憶セ
ルに同時に書き込み動作が行われる。
【００３５】また、図３においては動作試験における書
き込み動作時に、コラムデコーダ５が偶数番のビット線
及び奇数番のビット線のいずれかを交互に同時に選択す
るので、ワード線を順次選択することにより、メモリセ
ルアレイ１内の記憶セルに対し、一つおきの記憶セルに
同一データが速やかに書き込まれる。
き込み動作時に、コラムデコーダ５が偶数番のビット線
及び奇数番のビット線のいずれかを交互に同時に選択す
るので、ワード線を順次選択することにより、メモリセ
ルアレイ１内の記憶セルに対し、一つおきの記憶セルに
同一データが速やかに書き込まれる。
【００３６】また、動作試験における書き込み動作時
に、ロウデコーダ５が偶数番のワード線及び奇数番のワ
ード線のいずれかを交互に同時に選択するので、ビット
線を順次選択することにより、メモリセルアレイ１内の
記憶セルに対し、一つおきの記憶セルに同一データが速
やかに書き込まれる。
に、ロウデコーダ５が偶数番のワード線及び奇数番のワ
ード線のいずれかを交互に同時に選択するので、ビット
線を順次選択することにより、メモリセルアレイ１内の
記憶セルに対し、一つおきの記憶セルに同一データが速
やかに書き込まれる。
【００３７】
【実施例】図２はこの発明を具体化した第一の実施例を
示す。なお、前記従来例と同一構成部分は同一符号を付
してその説明を省略する。
示す。なお、前記従来例と同一構成部分は同一符号を付
してその説明を省略する。
【００３８】メモリセルアレイ１は、複数のブロックＢ
１，Ｂ２に分割され、センスアンプ３ａ，３ｂ及びプロ
グラム回路４ａ，４ｂは、メモリセルアレイ１の各ブロ
ックＢ１，Ｂ２毎にそれぞれ設けられる。
１，Ｂ２に分割され、センスアンプ３ａ，３ｂ及びプロ
グラム回路４ａ，４ｂは、メモリセルアレイ１の各ブロ
ックＢ１，Ｂ２毎にそれぞれ設けられる。
【００３９】前記プログラム回路４ａ，４ｂには、入力
データＤinがそれぞれ入力され、前記センスアンプ３
ａ，３ｂの出力信号は、デコーダ８で選択されて読み出
しデータＤout として出力される。
データＤinがそれぞれ入力され、前記センスアンプ３
ａ，３ｂの出力信号は、デコーダ８で選択されて読み出
しデータＤout として出力される。
【００４０】前記プログラム回路４ａ，４ｂには、外部
端子Ｐが接続され、動作試験時にはその外部端子Ｐから
プログラム回路４ａ，４ｂに電源ＶPPを供給可能となっ
ている。
端子Ｐが接続され、動作試験時にはその外部端子Ｐから
プログラム回路４ａ，４ｂに電源ＶPPを供給可能となっ
ている。
【００４１】また、前記プログラム回路４ａ，４ｂに
は、前記スイッチ回路６が接続され、通常の書き込み動
作及び読み出し動作時には、電源ＶPP及び電源Ｖccのい
ずれかが供給される。
は、前記スイッチ回路６が接続され、通常の書き込み動
作及び読み出し動作時には、電源ＶPP及び電源Ｖccのい
ずれかが供給される。
【００４２】前記プログラム回路４ａ，４ｂには、デコ
ーダ９が接続され、同デコーダ９には外部から入力され
るアドレス信号ＡＤｐと、テスト信号ＴＳが入力され
る。そして、前記デコーダ９はアドレス信号ＡＤｐに基
づいて、プログラム回路４ａ，４ｂのうち、いずれか一
つを選択して動作させる。
ーダ９が接続され、同デコーダ９には外部から入力され
るアドレス信号ＡＤｐと、テスト信号ＴＳが入力され
る。そして、前記デコーダ９はアドレス信号ＡＤｐに基
づいて、プログラム回路４ａ，４ｂのうち、いずれか一
つを選択して動作させる。
【００４３】また、前記テスト信号ＴＳは動作試験時に
外部からデコーダ９に入力され、同デコーダ９はそのテ
スト信号ＴＳに基づいて、アドレス信号ＡＤｐに関わら
ず、プログラム回路４ａ，４ｂを同時に並行して動作さ
せる。
外部からデコーダ９に入力され、同デコーダ９はそのテ
スト信号ＴＳに基づいて、アドレス信号ＡＤｐに関わら
ず、プログラム回路４ａ，４ｂを同時に並行して動作さ
せる。
【００４４】このように構成されたＥＰＲＯＭでは、動
作試験時には外部端子Ｐに電源ＶPPを供給し、デコーダ
９にテスト信号ＴＳを入力する。すると、デコーダ９に
よりプログラム回路４ａ，４ｂが同時に選択され、入力
データＤinに基づいて同プログラム回路４ａ，４ｂから
メモリセルアレイ１の各ブロックＢ１，Ｂ２に電源ＶPP
が供給される。
作試験時には外部端子Ｐに電源ＶPPを供給し、デコーダ
９にテスト信号ＴＳを入力する。すると、デコーダ９に
よりプログラム回路４ａ，４ｂが同時に選択され、入力
データＤinに基づいて同プログラム回路４ａ，４ｂから
メモリセルアレイ１の各ブロックＢ１，Ｂ２に電源ＶPP
が供給される。
【００４５】この状態で、ロウアドレス信号ＡＤｒによ
りワード線を１本選択し、コラムアドレス信号ＡＤｃに
より、例えば複数本のビット線ＢＬを選択すれば、各ブ
ロックＢ１，Ｂ２において多数のＥＰＲＯＭセルが同時
に選択されて書き込み動作が行われる。
りワード線を１本選択し、コラムアドレス信号ＡＤｃに
より、例えば複数本のビット線ＢＬを選択すれば、各ブ
ロックＢ１，Ｂ２において多数のＥＰＲＯＭセルが同時
に選択されて書き込み動作が行われる。
【００４６】また、通常の書き込み動作時には、デコー
ダ９にテスト信号ＴＳが入力されないため、デコーダ９
に入力されるアドレス信号ＡＤｐにより、プログラム回
路４ａ，４ｂのいずれかが選択される。
ダ９にテスト信号ＴＳが入力されないため、デコーダ９
に入力されるアドレス信号ＡＤｐにより、プログラム回
路４ａ，４ｂのいずれかが選択される。
【００４７】すると、スイッチ回路６から入力される電
源ＶPPはブロックＢ１，Ｂ２のいずれかに供給される。
そして、コラムアドレス信号ＡＤｃと、ロウアドレス信
号ＡＤｒに基づいて選択されるＥＰＲＯＭセルに入力デ
ータＤinに基づいて書き込み動作が行われる。
源ＶPPはブロックＢ１，Ｂ２のいずれかに供給される。
そして、コラムアドレス信号ＡＤｃと、ロウアドレス信
号ＡＤｒに基づいて選択されるＥＰＲＯＭセルに入力デ
ータＤinに基づいて書き込み動作が行われる。
【００４８】また、セル情報の読み出し動作時には、コ
ラムアドレス信号ＡＤｃと、ロウアドレス信号ＡＤｒに
基づいて、ブロックＢ１，Ｂ２でそれぞれ選択されたＥ
ＰＲＯＭセルからセル情報が読みだされる。
ラムアドレス信号ＡＤｃと、ロウアドレス信号ＡＤｒに
基づいて、ブロックＢ１，Ｂ２でそれぞれ選択されたＥ
ＰＲＯＭセルからセル情報が読みだされる。
【００４９】読みだされたセル情報は、それぞれセンス
アンプ３ａ，３ｂを介してデコーダ８に入力され、同デ
コーダ８によりいずれかのセル情報が選択されて読み出
しデータＤout として出力される。
アンプ３ａ，３ｂを介してデコーダ８に入力され、同デ
コーダ８によりいずれかのセル情報が選択されて読み出
しデータＤout として出力される。
【００５０】以上のようにこのＥＰＲＯＭでは、動作試
験時には外部端子Ｐからプログラム回路４ａ，４ｂに電
源ＶPPが直接供給されるため、スイッチ回路６の電流供
給能力に関わらず、プログラム回路４ａ，４ｂに十分な
書き込み電流を供給することができる。
験時には外部端子Ｐからプログラム回路４ａ，４ｂに電
源ＶPPが直接供給されるため、スイッチ回路６の電流供
給能力に関わらず、プログラム回路４ａ，４ｂに十分な
書き込み電流を供給することができる。
【００５１】そして、プログラム回路４ａ，４ｂは各ブ
ロックＢ１，Ｂ２毎に設けられるので、各プログラム回
路４ａ，４ｂから各ブロックＢ１，Ｂ２に十分な書き込
み電流を供給することができる。
ロックＢ１，Ｂ２毎に設けられるので、各プログラム回
路４ａ，４ｂから各ブロックＢ１，Ｂ２に十分な書き込
み電流を供給することができる。
【００５２】また、コラムアドレス信号ＡＤｃに基づい
て、コラムデコーダ５により同時に多数本のビット線Ｂ
Ｌを選択すれば、同時に多数のＥＰＲＯＭセルに入力デ
ータＤinに基づくセル情報を書き込むことができる。従
って、動作試験に要する時間を短縮することができる。
て、コラムデコーダ５により同時に多数本のビット線Ｂ
Ｌを選択すれば、同時に多数のＥＰＲＯＭセルに入力デ
ータＤinに基づくセル情報を書き込むことができる。従
って、動作試験に要する時間を短縮することができる。
【００５３】次に、この発明を具体化した第二の実施例
を図３に従って説明する。この実施例は、コラムデコー
ダ５ａにテスト信号ＴＳを入力して、同テスト信号ＴＳ
の入力時には多数本のビット線のうち、偶数番のビット
線及び奇数番のビット線を交互に選択するようにしたも
のであり、その他の構成は前記第一の実施例と同様であ
る。
を図３に従って説明する。この実施例は、コラムデコー
ダ５ａにテスト信号ＴＳを入力して、同テスト信号ＴＳ
の入力時には多数本のビット線のうち、偶数番のビット
線及び奇数番のビット線を交互に選択するようにしたも
のであり、その他の構成は前記第一の実施例と同様であ
る。
【００５４】前記コラムデコーダ５ａの一例を図４に従
って説明する。このコラムデコーダ５ａは、２ビットの
コラムアドレス信号Ａ０，Ａ１に基づいて、４本のビッ
ト線ＢＬ０〜ＢＬ３の中から何れかを選択するものであ
る。
って説明する。このコラムデコーダ５ａは、２ビットの
コラムアドレス信号Ａ０，Ａ１に基づいて、４本のビッ
ト線ＢＬ０〜ＢＬ３の中から何れかを選択するものであ
る。
【００５５】前記アドレス信号Ａ０は、インバータ回路
７ｃを介してＮＡＮＤ回路１０ａ，１０ｃの一方の入力
端子に入力され、ＮＡＮＤ回路１０ｂ，１０ｄの一方の
入力端子に入力される。
７ｃを介してＮＡＮＤ回路１０ａ，１０ｃの一方の入力
端子に入力され、ＮＡＮＤ回路１０ｂ，１０ｄの一方の
入力端子に入力される。
【００５６】前記アドレス信号Ａ１は、ＮＡＮＤ回路１
０ｅの一方の入力端子に入力され、インバータ回路７ｄ
を介してＮＡＮＤ回路１０ｆの一方の入力端子に入力さ
れる。
０ｅの一方の入力端子に入力され、インバータ回路７ｄ
を介してＮＡＮＤ回路１０ｆの一方の入力端子に入力さ
れる。
【００５７】前記テスト信号ＴＳは、ＮＡＮＤ回路１０
ｅ，１０ｆの他方の入力端子に入力される。前記ＮＡＮ
Ｄ回路１０ｅの出力信号は、ＮＡＮＤ回路１０ａ，１０
ｂの他方の入力端子に入力され、前記ＮＡＮＤ回路１０
ｆの出力信号は、ＮＡＮＤ回路１０ｃ，１０ｄの他方の
入力端子に入力される。
ｅ，１０ｆの他方の入力端子に入力される。前記ＮＡＮ
Ｄ回路１０ｅの出力信号は、ＮＡＮＤ回路１０ａ，１０
ｂの他方の入力端子に入力され、前記ＮＡＮＤ回路１０
ｆの出力信号は、ＮＡＮＤ回路１０ｃ，１０ｄの他方の
入力端子に入力される。
【００５８】前記ＮＡＮＤ回路１０ａの出力信号は、３
段のインバータ回路を介してコラム選択信号ＣＬ０とし
て出力され、そのコラム選択信号ＣＬ０はビット線ＢＬ
０に接続された転送ゲートＴｇに入力される。
段のインバータ回路を介してコラム選択信号ＣＬ０とし
て出力され、そのコラム選択信号ＣＬ０はビット線ＢＬ
０に接続された転送ゲートＴｇに入力される。
【００５９】前記ＮＡＮＤ回路１０ｂの出力信号は、３
段のインバータ回路を介してコラム選択信号ＣＬ１とし
て出力され、そのコラム選択信号ＣＬ１はビット線ＢＬ
１に接続された転送ゲートＴｇに入力される。
段のインバータ回路を介してコラム選択信号ＣＬ１とし
て出力され、そのコラム選択信号ＣＬ１はビット線ＢＬ
１に接続された転送ゲートＴｇに入力される。
【００６０】前記ＮＡＮＤ回路１０ｃの出力信号は、３
段のインバータ回路を介してコラム選択信号ＣＬ２とし
て出力され、そのコラム選択信号ＣＬ２はビット線ＢＬ
２に接続された転送ゲートＴｇに入力される。
段のインバータ回路を介してコラム選択信号ＣＬ２とし
て出力され、そのコラム選択信号ＣＬ２はビット線ＢＬ
２に接続された転送ゲートＴｇに入力される。
【００６１】前記ＮＡＮＤ回路１０ｄの出力信号は、３
段のインバータ回路を介してコラム選択信号ＣＬ３とし
て出力され、そのコラム選択信号ＣＬ３はビット線ＢＬ
３に接続された転送ゲートＴｇに入力される。
段のインバータ回路を介してコラム選択信号ＣＬ３とし
て出力され、そのコラム選択信号ＣＬ３はビット線ＢＬ
３に接続された転送ゲートＴｇに入力される。
【００６２】上記のように構成されたコラムデコーダ５
ａの動作を図５に従って説明する。通常モードでは、コ
ラムデコーダ５ａにＨレベルのテスト信号ＴＳが入力さ
れる。すると、アドレス信号Ａ０，Ａ１の切り換えに基
づいて、コラム選択信号ＣＬ０〜ＣＬ３はいずれか一つ
がＨレベルとなり、ビット線ＢＬ０〜ＢＬ３のいずれか
１本が選択されて、前記プログラム回路あるいはセンス
アンプに接続される。
ａの動作を図５に従って説明する。通常モードでは、コ
ラムデコーダ５ａにＨレベルのテスト信号ＴＳが入力さ
れる。すると、アドレス信号Ａ０，Ａ１の切り換えに基
づいて、コラム選択信号ＣＬ０〜ＣＬ３はいずれか一つ
がＨレベルとなり、ビット線ＢＬ０〜ＢＬ３のいずれか
１本が選択されて、前記プログラム回路あるいはセンス
アンプに接続される。
【００６３】テストモードでは、コラムデコーダ５ａに
Ｌレベルのテスト信号ＴＳが入力される。すると、アド
レス信号Ａ０，Ａ１の切り換えに基づいて、コラム選択
信号ＣＬ０〜ＣＬ３は奇数番のコラム選択信号ＣＬ１，
ＣＬ３と、偶数番のコラム選択信号ＣＬ０，ＣＬ２のい
ずれかがＨレベルとなる。
Ｌレベルのテスト信号ＴＳが入力される。すると、アド
レス信号Ａ０，Ａ１の切り換えに基づいて、コラム選択
信号ＣＬ０〜ＣＬ３は奇数番のコラム選択信号ＣＬ１，
ＣＬ３と、偶数番のコラム選択信号ＣＬ０，ＣＬ２のい
ずれかがＨレベルとなる。
【００６４】この結果、奇数番のビット線ＢＬ１，ＢＬ
３と、偶数番のビット線ＢＬ０，ＢＬ２の何れかが同時
に選択されて、プログラム回路に接続される。このよう
なコラムデコーダ５ａを備えたＥＰＲＯＭの動作試験の
一例を図６に従って説明する。なお、図６（ａ）〜
（ｃ）において、黒丸が選択状態、白丸が非選択状態を
示す。
３と、偶数番のビット線ＢＬ０，ＢＬ２の何れかが同時
に選択されて、プログラム回路に接続される。このよう
なコラムデコーダ５ａを備えたＥＰＲＯＭの動作試験の
一例を図６に従って説明する。なお、図６（ａ）〜
（ｃ）において、黒丸が選択状態、白丸が非選択状態を
示す。
【００６５】図６（ａ）に示すように、コラムデコーダ
５ａから出力されるコラム選択信号ＣＬ０〜ＣＬ３のう
ち、偶数番のコラム選択信号ＣＬ０，ＣＬ２をＨレベル
とし、この状態で、ロウデコーダ２によりワード線ＷＬ
１を選択する。
５ａから出力されるコラム選択信号ＣＬ０〜ＣＬ３のう
ち、偶数番のコラム選択信号ＣＬ０，ＣＬ２をＨレベル
とし、この状態で、ロウデコーダ２によりワード線ＷＬ
１を選択する。
【００６６】すると、ワード線ＷＬ１と、ビット線ＢＬ
０，ＢＬ２に接続されたセルが選択され、書き込み動作
が行われる。次いで、図６（ｂ）に示すように奇数番の
コラム選択信号ＣＬ１，ＣＬ３をＨレベルとし、この状
態で、ロウデコーダ２によりワード線ＷＬ２を選択す
る。すると、ワード線ＷＬ２と、ビット線ＢＬ１，ＢＬ
３に接続されたセルが選択され、書き込み動作が行われ
る。
０，ＢＬ２に接続されたセルが選択され、書き込み動作
が行われる。次いで、図６（ｂ）に示すように奇数番の
コラム選択信号ＣＬ１，ＣＬ３をＨレベルとし、この状
態で、ロウデコーダ２によりワード線ＷＬ２を選択す
る。すると、ワード線ＷＬ２と、ビット線ＢＬ１，ＢＬ
３に接続されたセルが選択され、書き込み動作が行われ
る。
【００６７】次いで、図６（ｃ）に示すように偶数番の
コラム選択信号ＣＬ０，ＣＬ２をＨレベルとし、この状
態で、ロウデコーダ２によりワード線ＷＬ３を選択す
る。すると、ワード線ＷＬ３と、ビット線ＢＬ０，ＢＬ
２に接続されたセルが選択され、書き込み動作が行われ
る。
コラム選択信号ＣＬ０，ＣＬ２をＨレベルとし、この状
態で、ロウデコーダ２によりワード線ＷＬ３を選択す
る。すると、ワード線ＷＬ３と、ビット線ＢＬ０，ＢＬ
２に接続されたセルが選択され、書き込み動作が行われ
る。
【００６８】このようにして、ワード線を順次選択する
毎に、偶数番と奇数番のビット線を交互に選択すると、
メモリセルアレイ１内の一つおきのＥＰＲＯＭセルに同
一データを書き込んだ場合における各セルの動作を試験
するチェッカーパターン試験が可能となる。
毎に、偶数番と奇数番のビット線を交互に選択すると、
メモリセルアレイ１内の一つおきのＥＰＲＯＭセルに同
一データを書き込んだ場合における各セルの動作を試験
するチェッカーパターン試験が可能となる。
【００６９】そして、この実施例においても、動作試験
時には電源Ｖppが外部端子Ｐからプログラム回路４ａ，
４ｂに直接に供給され、同プログラム回路４ａ，４ｂは
メモリセルアレイ１の各ブロックＢ１，Ｂ２毎に設けら
れて同時に動作するため、十分な書き込み電流を確保し
て、多数のセルに同時に書き込み動作を行うことができ
る。従って、動作試験に要する時間を短縮することがで
きる。
時には電源Ｖppが外部端子Ｐからプログラム回路４ａ，
４ｂに直接に供給され、同プログラム回路４ａ，４ｂは
メモリセルアレイ１の各ブロックＢ１，Ｂ２毎に設けら
れて同時に動作するため、十分な書き込み電流を確保し
て、多数のセルに同時に書き込み動作を行うことができ
る。従って、動作試験に要する時間を短縮することがで
きる。
【００７０】また、前記第二の実施例ではコラムデコー
ダにより、偶数番及び奇数番のビット線のいずれかを同
時に選択する構成としたが、ロウデコーダにより、偶数
番及び奇数番のワード線のいずれかを交互に選択し、コ
ラムデコーダによりビット線を順次選択する構成として
もよい。このような構成により、上記のようなチェッカ
ーパターン試験を行うことができる。
ダにより、偶数番及び奇数番のビット線のいずれかを同
時に選択する構成としたが、ロウデコーダにより、偶数
番及び奇数番のワード線のいずれかを交互に選択し、コ
ラムデコーダによりビット線を順次選択する構成として
もよい。このような構成により、上記のようなチェッカ
ーパターン試験を行うことができる。
【００７１】
【発明の効果】以上詳述したように、請求項１の発明で
は、外部端子からプログラム回路に直接に供給される第
二の高電位側電源に基づいて、多数の記憶セルに十分な
書き込み電流を同時に供給可能として、動作試験に要す
る時間を短縮可能とした半導体記憶装置を提供すること
ができる。
は、外部端子からプログラム回路に直接に供給される第
二の高電位側電源に基づいて、多数の記憶セルに十分な
書き込み電流を同時に供給可能として、動作試験に要す
る時間を短縮可能とした半導体記憶装置を提供すること
ができる。
【００７２】請求項２の発明では、外部端子から、メモ
リセルアレイの各ブロック毎に設けられたプログラム回
路を介して、選択された記憶セルに書き込み電流が供給
されるので、プログラム回路の電流供給能力を向上させ
ることなく、十分な書き込み電流を確保することができ
る。
リセルアレイの各ブロック毎に設けられたプログラム回
路を介して、選択された記憶セルに書き込み電流が供給
されるので、プログラム回路の電流供給能力を向上させ
ることなく、十分な書き込み電流を確保することができ
る。
【００７３】請求項３及び請求項４の発明では、十分な
書き込み電流の確保に基づいて、チェッカーパターン試
験を短時間で行うことができる。
書き込み電流の確保に基づいて、チェッカーパターン試
験を短時間で行うことができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第二の実施例を示す回路図である。
【図４】 第二の実施例のコラムデコーダを示す回路図
である。
である。
【図５】 図４に示すコラムデコーダの動作を示す波形
図である。
図である。
【図６】 第二の実施例におけるの動作試験時の書き込
み動作を示す説明図である。
み動作を示す説明図である。
【図７】 従来例を示す回路図である。
【図８】 プログラム回路を示す回路図である。
１ メモリセルアレイ ２ ロウデコーダ ４ プログラム回路 ５ コラムデコーダ Ｖcc 第一の高電位側電源 Ｖpp 第二の高電位側電源 Ｄin 入力データ Ｐ 外部端子 Ｄout 読み出しデータ
Claims (4)
- 【請求項１】 セル情報の読み出し動作時にはロウデコ
ーダ及びコラムデコーダが第一の高電位側電源に基づい
て動作して、メモリセルアレイ内で選択された記憶セル
からセル情報を読み出しデータとして読み出し、セル情
報の書き込み動作時には前記第一の高電位側電源より高
電圧の第二の高電位側電源が前記ロウデコーダ及びコラ
ムデコーダとプログラム回路とに供給され、前記プログ
ラム回路に入力される入力データに基づいて、選択され
た記憶セルに書き込み動作を行う半導体記憶装置であっ
て、 前記第二の高電位側電源を供給するための外部端子を備
え、動作試験における書き込み動作時には、前記外部端
子から前記プログラム回路に前記第二の高電位側電源を
直接に供給することを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルアレイを複数のブロック
に分割し、前記プログラム回路を前記各ブロック毎に設
け、前記プログラム回路には該プログラム回路を動作さ
せるか否かを選択する選択装置を接続し、通常動作時に
は前記選択装置に入力されるアドレス信号に基づいてい
ずれか一つずつのプログラム回路を動作させ、動作試験
時には前記選択装置に入力されるテスト信号に基づいて
各プログラム回路を同時に動作させることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記記憶セルに接続されるビット線を選
択するコラムデコーダは、動作試験時に入力されるテス
ト信号に基づいて、偶数番のビット線及び奇数番のビッ
ト線のいずれかを同時に選択することを特徴とする請求
項１乃至２のいずれかに記載の半導体記憶装置。 - 【請求項４】 前記記憶セルに接続されるワード線を選
択するロウデコーダは、動作試験時に入力されるテスト
信号に基づいて、偶数番のワード線及び奇数番のワード
線のいずれかを同時に選択することを特徴とする請求項
１乃至２のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312894A JPH08106792A (ja) | 1994-10-06 | 1994-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24312894A JPH08106792A (ja) | 1994-10-06 | 1994-10-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106792A true JPH08106792A (ja) | 1996-04-23 |
Family
ID=17099224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24312894A Withdrawn JPH08106792A (ja) | 1994-10-06 | 1994-10-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106792A (ja) |
-
1994
- 1994-10-06 JP JP24312894A patent/JPH08106792A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |