JPS6136965A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6136965A JPS6136965A JP15970484A JP15970484A JPS6136965A JP S6136965 A JPS6136965 A JP S6136965A JP 15970484 A JP15970484 A JP 15970484A JP 15970484 A JP15970484 A JP 15970484A JP S6136965 A JPS6136965 A JP S6136965A
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- memory device
- semiconductor memory
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体メモリ装置、特にダイナミックメモリの
溝堀り型キャパシタセルに関する。
溝堀り型キャパシタセルに関する。
近年半導体記憶装置の高集積化に伴い、メモリセルの占
有面積を減少させる必要が生じている。
有面積を減少させる必要が生じている。
しかし占有面積の減少は電荷蓄積量の減少につながり、
雑音電圧などに対する余裕度が低下し、データの読み書
ぎに誤りが発生する原因となる。これを克服する方法の
１つとして、キャパシタセルを溝堀り望にする方法が知
られている。第４図に従来の溝堀り型キャパシタセルを
有する半導体メモリ装置の一例を示す。半導体基板１は
Ｐ型半導体であり、これに溝２が堀られている。この満
２の内面にＮ−拡散層３が形成され、その内側に絶縁層
４、更にその内側にポリシリ＝１ン層５が形成されてい
る。また、このキャパシタセルに電荷を出し入れするた
めのＮチャネルＭＯＳトランジスタ６が設けられており
、へρ等の金属で形成されたビット線７を伝わってきた
電荷は、ＭＯＳトランジスタ６のソース８からドレイン
８′を経て、Ｎ−拡散層３に蓄積される。この電荷の出
し入れは、ポリシリコンで形成されたワード線に相当づ
るＭＯＳ ｌ−ランジスタロのゲート９によって制御さ
れる。第５図にこのキャパシタセルの等１ｉｉ １ｉ”
ｉｌ路を示す。
雑音電圧などに対する余裕度が低下し、データの読み書
ぎに誤りが発生する原因となる。これを克服する方法の
１つとして、キャパシタセルを溝堀り望にする方法が知
られている。第４図に従来の溝堀り型キャパシタセルを
有する半導体メモリ装置の一例を示す。半導体基板１は
Ｐ型半導体であり、これに溝２が堀られている。この満
２の内面にＮ−拡散層３が形成され、その内側に絶縁層
４、更にその内側にポリシリ＝１ン層５が形成されてい
る。また、このキャパシタセルに電荷を出し入れするた
めのＮチャネルＭＯＳトランジスタ６が設けられており
、へρ等の金属で形成されたビット線７を伝わってきた
電荷は、ＭＯＳトランジスタ６のソース８からドレイン
８′を経て、Ｎ−拡散層３に蓄積される。この電荷の出
し入れは、ポリシリコンで形成されたワード線に相当づ
るＭＯＳ ｌ−ランジスタロのゲート９によって制御さ
れる。第５図にこのキャパシタセルの等１ｉｉ １ｉ”
ｉｌ路を示す。
しかしながら従来の半導体メモリ装置には、集積化のた
めにセルキャパシタを縮小覆ると、Ａ Ｗｂ作を起こづ
という欠点があった。これには主どして３つの要因があ
ると考えられる。第１は縮小化によりキャパシタの絶対
容量が減少する結果、雑音の影響を受けるためである。
めにセルキャパシタを縮小覆ると、Ａ Ｗｂ作を起こづ
という欠点があった。これには主どして３つの要因があ
ると考えられる。第１は縮小化によりキャパシタの絶対
容量が減少する結果、雑音の影響を受けるためである。
第２は半導体基板への電荷のリークである。溝堀り型に
したため、電荷が蓄積されるＮ−拡散層３と半導体基板
１との接触面積が増加し、しかもその境界面は溝堀り工
程によって荒らされていることが多い。このためＮ−拡
散層に蓄積された電荷が半導体基板１ヘリークする現象
が起こりやすくなる。第３は、この半導体メモリ装置の
パッケージ材料に含まれる放射性元素の発するα線の影
響である。このα線は半導体基板中に電子と正孔の対を
発生させ、この電子がＮ−拡散層に達し誤動作を招くこ
とになる。
したため、電荷が蓄積されるＮ−拡散層３と半導体基板
１との接触面積が増加し、しかもその境界面は溝堀り工
程によって荒らされていることが多い。このためＮ−拡
散層に蓄積された電荷が半導体基板１ヘリークする現象
が起こりやすくなる。第３は、この半導体メモリ装置の
パッケージ材料に含まれる放射性元素の発するα線の影
響である。このα線は半導体基板中に電子と正孔の対を
発生させ、この電子がＮ−拡散層に達し誤動作を招くこ
とになる。
以上のような要因から、従来の装置では完全な動作を確
保するためには、集積化が図れず、またキャパシタセル
の記憶保持時間（ポーズタイム）を長くとることができ
なかった。
保するためには、集積化が図れず、またキャパシタセル
の記憶保持時間（ポーズタイム）を長くとることができ
なかった。
そこで本発明は誤動作なしに更に集積化が図れ、かつ記
憶保持時間を長くとることができる半導体メモリ装置を
提供することを目的とする。
憶保持時間を長くとることができる半導体メモリ装置を
提供することを目的とする。
本発明の特徴は、半導体基板に掘られた溝にキャパシタ
セルを形成した半導体メモリ装置において、キャパシタ
セルを構成する層を３層設（プ、２層の場合の容Ｗの２
倍の容量を確保し、集積化を図っても必要量の電荷が確
保されるようにし、誤動作を防ぎ、かつ記憶保持時間を
長くとることができるようにした点にある。
セルを形成した半導体メモリ装置において、キャパシタ
セルを構成する層を３層設（プ、２層の場合の容Ｗの２
倍の容量を確保し、集積化を図っても必要量の電荷が確
保されるようにし、誤動作を防ぎ、かつ記憶保持時間を
長くとることができるようにした点にある。
以下本発明を図示する実施例に基づいて説明でる。第１
図は本発明に係る半導体メモリ装置の構成断面図で、第
４図に示した従来例と同一構成部分は同一符号を用いて
示しである。Ｐ型半導体基板１に溝２が掘られ、その内
面に基板１より不純物濃度の高いＰ＋拡散層１０が形成
される。この内側にＳ ｉ Ｏ２からなる絶縁層４、更
にその内側にポリシリコン層１１が形成される。このま
た内側に絶縁層４、更にその内側にポリシリコン層１２
が形成される。また、このキャパシタセルに電荷を出し
入れするためのＮチャネルＭＯＳトランジスタ６が設け
られ、Ａ 、Ｑ等の金属で形成されたビット線７を伝わ
ってぎた電荷は、ＭＯＳトランジスタ６のソース８から
ドレイン８′を経て、ポリシリコン層１１に蓄積される
。この電荷の出し入れは、ポリシリコンまたはモリグレ
ンシリサイド等で形成されたワード線に相当するＭＯＳ
Ｉ〜プランスタロのゲートによって制御される。第２
図にこのキャパシタセルの等価回路を示づ。ここで、接
続線１０おＪ：び１２は基板１の電位と等しくなるよう
結線される。第１のキャパシタ要素１３と第２のキャパ
シタ要素１４とは互いに並列接続されているため、それ
ぞれの静電容部をＣ１おＪζびＣ２とし、基板１の電位
をｖＢＢ、ピッ１〜線７の電位をＶ。０とすれば、それ
ぞれの電荷蓄積量は、Ｑ ＝Ｃ１〈Ｖｏｏ−ＶＢ８）、
Ｃ２−Ｃ２（Ｖｏｏ−Ｖ８Ｂ）となるから、全電荷蓄積
量Ｑは、Ｑ＝Ｑ ＋Ｑ ＝ （Ｃ１＋Ｃ２） （
Ｖｏｏ−ＶＢ８）で与えられる。Ｃ１＝Ｃ２＝Ｃとすれ
ばＱ＝２０（Ｖｏｏ−Ｖ８８）であり、従来装置に比べ
２倍の容量を確保することができる。
図は本発明に係る半導体メモリ装置の構成断面図で、第
４図に示した従来例と同一構成部分は同一符号を用いて
示しである。Ｐ型半導体基板１に溝２が掘られ、その内
面に基板１より不純物濃度の高いＰ＋拡散層１０が形成
される。この内側にＳ ｉ Ｏ２からなる絶縁層４、更
にその内側にポリシリコン層１１が形成される。このま
た内側に絶縁層４、更にその内側にポリシリコン層１２
が形成される。また、このキャパシタセルに電荷を出し
入れするためのＮチャネルＭＯＳトランジスタ６が設け
られ、Ａ 、Ｑ等の金属で形成されたビット線７を伝わ
ってぎた電荷は、ＭＯＳトランジスタ６のソース８から
ドレイン８′を経て、ポリシリコン層１１に蓄積される
。この電荷の出し入れは、ポリシリコンまたはモリグレ
ンシリサイド等で形成されたワード線に相当するＭＯＳ
Ｉ〜プランスタロのゲートによって制御される。第２
図にこのキャパシタセルの等価回路を示づ。ここで、接
続線１０おＪ：び１２は基板１の電位と等しくなるよう
結線される。第１のキャパシタ要素１３と第２のキャパ
シタ要素１４とは互いに並列接続されているため、それ
ぞれの静電容部をＣ１おＪζびＣ２とし、基板１の電位
をｖＢＢ、ピッ１〜線７の電位をＶ。０とすれば、それ
ぞれの電荷蓄積量は、Ｑ ＝Ｃ１〈Ｖｏｏ−ＶＢ８）、
Ｃ２−Ｃ２（Ｖｏｏ−Ｖ８Ｂ）となるから、全電荷蓄積
量Ｑは、Ｑ＝Ｑ ＋Ｑ ＝ （Ｃ１＋Ｃ２） （
Ｖｏｏ−ＶＢ８）で与えられる。Ｃ１＝Ｃ２＝Ｃとすれ
ばＱ＝２０（Ｖｏｏ−Ｖ８８）であり、従来装置に比べ
２倍の容量を確保することができる。
また、電荷はＭＯＳトランジスタ６を介して、ポリシリ
コン層１１に蓄積されるため、基板１へのリークがなく
なり、α線によって基板１内で発生じた電子の影響を受
けることもない。
コン層１１に蓄積されるため、基板１へのリークがなく
なり、α線によって基板１内で発生じた電子の影響を受
けることもない。
更に、第２図の等価回路で接続線１２を■。０とするこ
ともできる。この場合、キャパシタセルに論理゛″１′
″を書込むとき、ビット線７が電位Ｖ。０となり、キャ
パシタ要素１４にのみＣ２−Ｃ２（ｖｏｏ−ｖ８Ｂ）な
る電荷が蓄積されるが、論理ＩＩ ＯＩＩを書込むとき
は、ビット線７が電位ＶＢＢとなり、キャパシタ要素１
３にのみＱｌ−Ｃ１（ＶＢ、−Ｖｏ。）−−Ｃ１（Ｖｏ
ｏ−Ｖ８Ｂ）なる電荷が蓄積されることになる。この方
法によれば、蓄積電荷吊としては従来例と同じであるが
、論理” ｏ ”と論理ＩＩ １１１の状態におけるセ
ルの電位差が２倍となり、刹音に対してより確実な動作
が可能となる。
ともできる。この場合、キャパシタセルに論理゛″１′
″を書込むとき、ビット線７が電位Ｖ。０となり、キャ
パシタ要素１４にのみＣ２−Ｃ２（ｖｏｏ−ｖ８Ｂ）な
る電荷が蓄積されるが、論理ＩＩ ＯＩＩを書込むとき
は、ビット線７が電位ＶＢＢとなり、キャパシタ要素１
３にのみＱｌ−Ｃ１（ＶＢ、−Ｖｏ。）−−Ｃ１（Ｖｏ
ｏ−Ｖ８Ｂ）なる電荷が蓄積されることになる。この方
法によれば、蓄積電荷吊としては従来例と同じであるが
、論理” ｏ ”と論理ＩＩ １１１の状態におけるセ
ルの電位差が２倍となり、刹音に対してより確実な動作
が可能となる。
第３図は本発明の別な実施例で、ポリシリ−１２層１１
および１２がＭＯＳ ｌ−ランジスタロの形成領域にま
で広がっており、キャパシタ要素１３の容部Ｃ１をより
大きくすることができる。
および１２がＭＯＳ ｌ−ランジスタロの形成領域にま
で広がっており、キャパシタ要素１３の容部Ｃ１をより
大きくすることができる。
上述の実施例では半導体基板１をＰ型とし、トランジス
タ６にはＮチせネルＭＯ８ＦＥＴを用いだが、逆に半導
体基板１をＮ型とし、ＰチャネルＭＯ３ＦＥＴを用いて
も同様の効果が得られる。
タ６にはＮチせネルＭＯ８ＦＥＴを用いだが、逆に半導
体基板１をＮ型とし、ＰチャネルＭＯ３ＦＥＴを用いて
も同様の効果が得られる。
また、上述の実施例では絶縁層４にＳｉＯ２を用いてい
るが、これを更に誘電率の高い材料、例えばＳｉ Ｎ
１Ｔａ２０５等にすることにより、電荷蓄積量を更に増
やすことができる。
るが、これを更に誘電率の高い材料、例えばＳｉ Ｎ
１Ｔａ２０５等にすることにより、電荷蓄積量を更に増
やすことができる。
（発明の効果）
以上のどおり本発明によれば半導体メモリ装置において
、キャパシタセルを構成づる層を３層設けるようにした
ため、基板への電荷のリーク、α線に起因する誤動作が
なくなり、また、蓄積電荷量が増加し、集積化を図って
も誤りのない動作が可能となり、かつ記憶保持時間を長
くとることが可能となる。
、キャパシタセルを構成づる層を３層設けるようにした
ため、基板への電荷のリーク、α線に起因する誤動作が
なくなり、また、蓄積電荷量が増加し、集積化を図って
も誤りのない動作が可能となり、かつ記憶保持時間を長
くとることが可能となる。
第１図は本発明の一実施例の説明図、第２図は第１図に
示づ゛実施例の等価回路図、第３図は本発明の別な実施
例の説明図、第４図は従来の半導体メモリ装Ｖｆ（の説
明図、第５図は第４図に示１装買の等価回路図である。 １・・・半導体基板、２・・・溝、３・・・Ｎ−拡ｒＩ
１．層、４・・・絶縁層、５・・・ポリシリコン層、６
・・・Ｍ ＯＳ トランジスタ、７・・・ビット線、８
・・・ソース、８′・・・ドレイン、９−’７’ −１
−１１０−Ｐ ４拡ｒＩＩ６．１１゜１２・・・ポリシ
リコン層、１３．１４・・・１ヤバシク要素。 出願人代理人 猪 股 消 ５１ 図 ａ 〜１ ５ｕｂ ５２ 図 Ｖｃｃ ＋−こ１−一一一 朽３ 凶 Ｐ ｓｕｂ 〜１
示づ゛実施例の等価回路図、第３図は本発明の別な実施
例の説明図、第４図は従来の半導体メモリ装Ｖｆ（の説
明図、第５図は第４図に示１装買の等価回路図である。 １・・・半導体基板、２・・・溝、３・・・Ｎ−拡ｒＩ
１．層、４・・・絶縁層、５・・・ポリシリコン層、６
・・・Ｍ ＯＳ トランジスタ、７・・・ビット線、８
・・・ソース、８′・・・ドレイン、９−’７’ −１
−１１０−Ｐ ４拡ｒＩＩ６．１１゜１２・・・ポリシ
リコン層、１３．１４・・・１ヤバシク要素。 出願人代理人 猪 股 消 ５１ 図 ａ 〜１ ５ｕｂ ５２ 図 Ｖｃｃ ＋−こ１−一一一 朽３ 凶 Ｐ ｓｕｂ 〜１
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、この半導体基板に設けられた溝の内
面に形成された第１の層と、この第１の層の内側に対向
し、前記第１の層とともにキャパシタを形成するように
設けられた導電性の第２の層と、この第２の層の内側に
対向し、前記第２の層とともにキャパシタを形成するよ
うに設けられた導電性の第３の層と、前記第１の層と前
記第２の層との層間および前記第２の層と前記第３の層
との層間に設けられた絶縁層と、前記第２の層に電荷を
出し入れするためのトランジスタと、を有することを特
徴とする半導体メモリ装置。 ２、半導体基板がＰ型半導体であり、第１の層がＰ型半
導体であることを特徴とする特許請求の範囲第１項記載
の半導体メモリ装置。 ３、半導体基板がＰ型半導体であり、第１の層がＮ型半
導体であることを特徴とする特許請求の範囲第１項記載
の半導体メモリ装置。 ４、第１の層が半導体基板より不純物濃度の高い半導体
であることを特徴とする特許請求の範囲第１項乃至第３
項のいずれかに記載の半導体メモリ装置。 ５、第２の層および第３の層がポリシリコン層であるこ
とを特徴とする特許請求の範囲第１項乃至第４項のいず
れかに記載の半導体メモリ装置。 ６、第２の層および第３の層がトランジスタの形成され
ている領域まで広がっていることを特徴とする特許請求
の範囲第１項乃至第５項のいずれかに記載の半導体メモ
リ装置。 ７、第３の層が半導体基板より高い電位に保たれている
ことを特徴とする特許請求の範囲第１項乃至第６項のい
ずれかに記載の半導体メモリ装置。 ８、絶縁層がＳｉ＿３Ｎ＿４からなることを特徴とする
特許請求の範囲第１項乃至第７項のいずれかに記載の半
導体メモリ装置。 ９、絶縁層がＴａ＿２Ｏ＿５からなることを特徴とする
特許請求の範囲第１項乃至第８項のいずれかに記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159704A JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159704A JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6136965A true JPS6136965A (ja) | 1986-02-21 |
| JPH079944B2 JPH079944B2 (ja) | 1995-02-01 |
Family
ID=15699479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159704A Expired - Lifetime JPH079944B2 (ja) | 1984-07-30 | 1984-07-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079944B2 (ja) |
Cited By (22)
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|---|---|---|---|---|
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| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
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-
1984
- 1984-07-30 JP JP59159704A patent/JPH079944B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH079944B2 (ja) | 1995-02-01 |
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