KR100268508B1 - 개선된 래치업보호용 입/출력 과전압 억제회로 - Google Patents

개선된 래치업보호용 입/출력 과전압 억제회로 Download PDF

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Abstract

본 발명은 래치업의 원인이 될 수 있는 입력전류로부터 반도체 장치를 보호할 수 있는 I/O 전류억제회로에 관한 것으로, MOS구동장치와 복수의 단자를 갖는 기생감지회로를 포함한다. 입/출력의 전압 레벨이 특정전위를 초과할 경우, 상기 단자가 구동회로를 작동시키는 제어신호를 발생시킴으로써, 상기 구동회로가 반도체 장치의 기판으로 흐를 수 있는 출력전류의 거의 모두를 흡수한다.

Description

개선된 래치업보호용 입/출력 과전압 억제회로{INPUT/OUTPUT OVERVOLTAGE CONTAINMENT CIRCUIT FOR IMPROVED LATCHUP PROTECTION}
본 발명은 집적회로의 래치업 (latchup) 분야에 관한 것으로서, 특히 래치업의 원인이 될 수 있는 입력전류로부터 집적 반도체장치를 보호하기 위한 과전압 억제회로에 관한 것이다.
종래의 보상형 금속산화물 반도체 (CMOS) 의 집적회로 (ICs) 는 근본적으로 n-채널과 p-채널트랜지스터 상호간에 가깝게 인접함으로 인해 래치업되기 쉽다. 집적된 CMOS 장치의 기판을 형성하는 반도체재료와 함께 장치의 확산영역은 기생 트랜지스터를 형성할 수 있다.
래치업은 VDD 전원과 회로접지간에 아주낮은 저항로에 의해 설정되는 강압조건 또는 저전압조건에 의해 수반되는 고전류상태이다. 기생 트랜지스터들이 적당하게 바이어스될 때, 트랜지스터들은 래치업 모드에서 전원전압을 접지전위로 단락시킬 수 있으므로, IC를 통해 대전류가 흐르게 된다. 이러한 고전류상태는 과도방출 (radiation transient) 또는 어떤 전기적 여기의 인가에 의해 트리거될 수 있다. 최상의 경우에는 래치업이 단지 CMOS장치에 의해 실행된 논리처리를 파괴하는 정도지만, 최악의 경우에는 장치를 파괴하게 된다. 또한, 래치업은 집적회로 제조시에 비에피택셜기판을 사용하고, 또한 누화와 비용을 줄이기 위해 장치의 크기를 감소시킴으로 인하여 문제를 계속 증가시키고 있다.
도 1a 는 종래의 p-우물 n-기판 CMOS 인버터회로 (100) 의 개략적인 단면도이다. 기생 트랜지스터 구성의 대응 개략도는 도 1b 에 도시되어 있는데, 여기서 바이폴라 트랜지스터 (Q1) 은 기생 측면 (lateral) p-n-p트랜지스터이고, 바이폴라 트랜지스터 (Q2) 는 기생수직 n-p-n트랜지스터이다. 측방 트랜지스터 (Q1) 의 에미터는 p+소오스 (113) 및/또는 드레인 (115) 이고, 그의 베이스는 n-기판 (103) 이고, 그의 콜렉터는 p-우물 (101) 이다. n+소오스 (111) 및/또는 드레인 (109) 은 수직 트랜지스터 (Q2) 의 에미터이고, p-우물 (101) 은 베이스를, 그리고 n-기판 (103) 은 콜렉터를 형성한다. 전원 (VDD) 은 단자 (105) 에 인가되고, 회로접지 (GND) 는 단자 (107) 에 인가된다. VIN및 VOUT는 각각 입력단자와 출력단자이다. n+소오스/드레인영역 (109, 111) 은 N-채널 MOS트랜지스터를 구성하는 한편, p+드레인/소오스영역 (113, 115) 은 P-채널 MOS트랜지스터를 구성한다. P+영역 (117) 은 오믹기판 (103) 접촉부를 형성하며, n+영역 (119) 은 오믹 p-우물 (101) 접촉부를 형성한다. 도 1b 의 개략 회로도에 보인 바와 같이, 전류 (I1 및 I2) 는 과도 래치업을 개시하는 n-기판 (103) 과 p-우물 (101) 에서의 외부 트리거 전류이다.
전압 오버슈트와 같은 외부트리거링 전류 (I1 및 I2) 의 존재시에 기생바이폴라 트랜지스터 (Q1 및 Q2) 의 에미터 접합는 순방향으로 바이어스된다. 통상적으로, 일단 이러한 순방향 바이어스가 발생하게 되면, 기생 소수캐리어가 에미터로부터 기판 (103) 으로 직접 흐르고, 기생 바이폴라트랜지스터 (Q1 및 Q2) 의 에미터로부터 주입되어 콜렉터에 도달하는 소수캐리어의 수가 감소하게 된다. 이 기판 (103) 으로의 전류의 흐름은 회로를 오동작시킨다.
특히, 과도 오버슈트전압은, 전송선의 멀리 떨어진 단부들에서의 임피던스 오정합이 드라이버출력노드로 복귀하는 반사를 유발함으로써, MOS 드라이버 회로로의 출력에 문제를 발생시킨다. 또한, 오버슈트는 신호가 잡음을 받는 경향이 있는 입/출력(I/O)장치의 노드들에서도 마찬가지이다. 따라서, CMOS 칩의 입/출력회로에서 래치업 방지책을 사용하는 것은 아주 중요하다.
래치업은 기판의 전압을 예를들어 접지전위를 구성하는 전원전압레벨들중 하나의 전압레벨에 근사하게 유지시켜줌으로서 방지될 수도 있다. 이는 반도체기판재에 전기적으로 접속되는 접지전위에 저저항 전류경로를 제공함으로서 달성될 수 있다. 종래의 장치에서, 이를 달성하기 위해 사용된 한 방법은 저저항층으로부터 외향으로 반도체재료의 에피택셜층이 형성된 저저항기판을 사용하는 것이다. 이러한 에피택셜기판의 사용은 래치업을 방지하는데 아주 효과적이지만, 아주 값비싼 해결책이므로 반도체웨이퍼의 직경이 증가할수록 제조비용이 더욱더 비싸지게 된다. 다른 해결책은 p-형 반도체기판상에 구성된 집적 CMOS 구조내에 n-채널장치를 둘러싸는 저저항 보호링을 사용하는 것이다. 이 해결책은 집적된 장치의 출력핀들이 외부 시스템들로 인해 심하게 요동하기 쉬운 입/출력장치들에 일반적으로 사용된다. 이러한 보호링의 사용도 효과적이지만 이 역시 보호링에 투자되는 표면영역의 양으로 환산할 때 아주 고가이다.
MOS 회로와 바이폴라 상호작용을 감결합하도록 유전분리를 사용하는 등과 같은 여러 가지 다른 종래의 방법들이 집적회로에서 전위래치업을 방지하기 위해 사용되었다. 이 방법은 래치업을 크게 억제시켜주지만, 실용할 수 없는 정도의 복잡한 처리를 요한다. 래치업을 억제하는 또다른 방법은 바이폴라작용이 행해지는 영역들 주위의 캐리어수명을 줄이는 것이다. 이 처리방법은 CMOS 집적회로내로 소수캐리어의 수명 감소제("MCLR")인 불순물을 이온주입하여 불순물이 기생 바이폴라 트랜지스터 소자들의 활성영역내에 위치되게하는 것을 포함한다.
이러한 종래방법들은 래치업을 어느 정도까지는 감소시킬 수 있지만, 값비싼 에피택셜층을 사용해야 하고, 복잡한 처리를 해야 하며 보호링구조로 반도체표면영역을 할당하여야 한다.
따라서, 비에피택셜기판으로의 전류의 탈출을 최소화하여 래치업 결과를 개선할 필요성이 있다.
개선된 래치업보호기능을 갖는 I/O 전압억제회로는 MOS 구동회로로의 전류를 중단시키기 위하여 CMOS 장치내의 확산영역들로부터 형성된 기생 바이폴라트랜지스터들을 사용함으로써 달성될 수 있다. MOS 구동회로는 전류를 흡수하여, 래치업을 일으키는 반도체 기판내로 탈출하는 것을 방지한다.
바람직한 실시예에서는, I/O 억제회로가 입/출력노드에 접속되는 상반부와 하반부로 구성된다. 상반부는 전류미터 구성으로 함께 접속된 2개의 P-채널 MOS 트랜지스터 및 n-p-n 기생 측면 바이폴라 트랜지스터를 포함한다. 이 상반부는 음의 트리거전류가 입/출력노드에 의해 이송될 때 동작한다. 이 음의 트리거전류는 n-p-n 기생 측면 바이폴라트랜지스터의 에미터를 순방향 바이어스시켜, 전자를 회로속으로 주입한다. 이들 전자는 기생트랜지스터의 콜렉터에 의해 수집되어, PMOS 트랜지스터를 도통시키기 위한 바이어스를 제공한다. 이후 2개의 PMOS 트랜지스터는 전류를 도통시켜, 대부분의 음의 트리거전류를 흡수함으로써 반도체 기판으로의 전류의 탈출을 방지한다.
하반부는 전류미러 구성으로 함께 접속된 2개의 N-채널 MOS 트랜지스터 및 p-n-p 기생 측면 바이폴라 트랜지스터를 포함한다. 이 하반부는 양의 트리거전류가 입/출력패드에서 수신될 때, p-n-p 기생 측면 바이폴라 트랜지스터의 에미터가 순방향 바이어스된다. 그러면 에미터는 회로내로 정공들을 주입하여, 기생 트랜지스터의 콜렉터에 의해 수집되어 바이어스를 제공하여 2개의 N채널 MOS 트랜지스터를 도통시킨다. 이들 MOS 트랜지스들은 전류를 도통시켜 대부분의 양의 트리거전류를 흡수함으로써 반도체기판으로의 전류의 탈출을 방지한다.
도 1a 는 종래의 CMOS 인버터와 그의 기생 바이폴라 트랜지스터의 단면도.
도 1b 는 도1a의 인버터에 형성된 기생 바이폴라 트랜지스터의 개략도.
도 2 는 본 발명의 일실시예에 의한 래치업 전류 억제회로의 개략도.
도 3 은 도 2 의 래치업 전류 억제회로의 단면도.
도 4 는 도 2 의 래치업 전류 억제회로의 과도파형 분석도.
〈도면의 주요부분에 대한 부호의 설명〉
3 : I/O 노드 200 : 래치업 전류 억제회로
201 : 입출력 패드 300 : 반도체 기판
301 : p형 우물 303 : n형 우물
305 : p형 기판 307 : n형 드레인
317 : p형 드레인
도 2 는 본 발명의 바람직한 실시예에 따른 래치업 전류 억제회로 (200)를 개략적으로 나타낸 것이다. 이 억제회로 (200) 의 기능은 과도전류를 흡수하여 래치업을 야기할 수 있는 반도체기판으로의 전류의 통과를 방지하는 것이다. 도 2 에 보인 바와 같이, 억제회로 (200) 는 I/O 노드 (3) 에 접속되는 입/출력패드 (201) 를 갖는다. 통상적으로, 억제회로 (200) 는 반도체 회로의 주위를 따라 형성되어 반도체회로의 내부회로에 접속된 I/O패드 (201) 에 접속된다.
억제회로 (200) 는 정상 MOS 도통으로 입/출력에서 강제주입되는 대부분의 전류를 흡수할 수 있다. 이 MOS 도통은 기판으로 탈출하는 전류를 크게 감소시켜 (예, 약10배) 래치업 억제를 개선해준다. 억제회로 (200) 는 I/O노드 (3) 의 전압이 정상동작 레벨이상으로 상승되거나 또는 정상동작 레벨이하로 저하될 때, 억제회로 (200) 를 통해 전류가 흐르도록 작동한다. 억제회로 (200) 에 의해 수신된 전류가, 예를들어 양의 과도로 인해 노드전압이 증가하면, 억제회로 (200) 의 하반부 (203) 가 작동한다. 대형의 N-채널 MOS 드라이버 트랜지스터 (NMOS) (MN1) 가 온되어, 접지로 흐르는 대부분의 전류를 흡수하도록 MOS 도통을 제공한다. 한편, 예를들어 음의 과도로 인해 노드전압이 감소하면, 억제회로 (200) 의 상반부 (205) 가 작동한다. 대형의 P-채널 MOS 드라이버트랜지스터 (PMOS) (MP1) 가 온되어, 전원 (VDD) 로부터 가해진 전류의 대부분을 흡수하도록 MOS 도통을 제공한다.
PMOS 트랜지스터 (MP1) 은 PMOS 트랜지스터 (MP2) 에 전류미러 구성으로 접속된다. PMOS 트랜지스터 (MP1, MP2) 의 게이트들은 함께 접속되고 PMOS 트랜지스터 (MP1, MP2) 의 소오스는 전원 (VDD) 에 접속한다. 트랜지스터 (MP1) 의 드레인은 I/O패드 (201) 에 접속하고, 트랜지스터 (MP2) 의 드레인은 그의 게이트와 트랜지스터 (QN1) 의 콜렉터 (cn1) 에 접속한다. 마찬가지로, NMOS 트랜지스터 (MN1) 는 NMOS 트랜지스터 (MN2) 에 전류미러 구성으로 접속한다. NMOS 트랜지스터 (MN1, MN2) 의 게이트들은 함께 접속되고, NMOS 트랜지스터 (MN1, MN2) 의 소오스는 접지에 접속한다. 트랜지스터 (MN1) 의 드레인은 I/O패드 (201) 에 접속하고, 트랜지스터 (MN2) 의 드레인은 그의 게이트와 트랜지스터 (QP1) 의 콜렉터 (cp1) 에 접속한다.
트랜지스터 (QN1, QP1) 은 도 3 에 더 상세히 보인 바와 같이, I/O 드라이버 트랜지스터 (MN1, MP1) 의 기생측면 바이폴라 트랜지스터들로서 각각 형성된다. 이들 장치들내의 트랜지스터 작용은 측면방향으로 또는 장치표면에 평행하게 발생한다. 즉, 트랜지스터 (QN1, QP1) 의 베이스내로 주입되는 소수캐리어들은 콜렉터영역을 향해 측면으로 확산한다.
통상적으로, CMOS 트랜지스터들로부터 형성되는 종래의 기생측면 바이폴라 트랜지스터는 1 또는 2개의 콜렉터, 1개의 베이스 및 1개의 에미터를 갖는 3 또는 4개의 말단장치들이다. 1 또는 2개의 콜렉터들은 전류를 기판으로 및/또는 접지로 도통한다. 이와 대조적으로, 본 발명에 따르면, 트랜지스터 (QN1, QP1) 는 3개의 콜렉터, 1개의 베이스 및 1개의 에미터를 갖는 5개의 말단장치들이다. 콜렉터 (cn1) 는 음의 전압 오버슈트와 같은 음의 트리거링 메카니즘이 트리거전류를 에미터를 통해 흐르게하는 바이폴라 트랜지스터 (QN1) 의 에미터-베이스간 접합을 순방향 바이어스할 때, 수집하지 않으면 기판으로 흐르게 될 전류를 콜렉터 (cn1) 가 수집할 수 있도록, 바이폴라 트랜지스터 (QN1) 에 추가된다. 이후, 이 수집된 전류는 MOS 트랜지스터 (MP1, MP2) 에 의해 도통된다. 마찬가지로, 콜렉터 (cp1) 는, 양의 전압 오버슈트와 같은 양의 트리거링 메카니즘이 트리거전류를 에미터를 통해 흐르게하는 바이폴라 트랜지스터 (QP1) 의 에미터-베이스간 접합을 순방향 바이어스할 때, 수집하지 않으면 기판으로 흐르게 될 전류를 콜렉터 (cp1) 가 수집할 수 있도록, 바이폴라 트랜지스터 (QP1) 에 추가된다. 이후, 이 수집된 전류는 MOS 트랜지스터 (MN1, MN2) 에 의해 도통된다.
콜렉터 (cn2, cp1) 는 트랜지스터 (MP2, MN2) 의 드레인에 제각기 접속한다.
콜렉터 (cn2, cp2) 는 기판에, 그리고 콜렉터 (cn3, cp3) 는 회로접지에 접속한다. 트랜지스터 (QN1, QP1) 의 에미터들은 I/O패드 (201) 에 접속한다. 이 I/O패드 (201) 는 웨이퍼표면의 불활성 (passivation) 층밑에 노출된 일조의 특수 금속패턴이다. I/O패드 (201) 의 금속에는 와이어가 접속 또는 접합되어 칩 패캐이지내의 핀에 접합된다. 이에 의해 칩으로부터 패캐이지 리드들로의 접속이 이루어진다.
도 2 에 보인 바와 같이, I/O패드 (201) 는 전류 (i1, i2) 를 발생하는 인가 전류원 (207) 으로 검사될 수 있다. 이들 전류 (i1, i2) 는 외부과도의 영향과 CMOS 회로의 래치업의 감도을 실험판정하도록, 억제회로 (200) 에 주입되는 높은 수치의 시험전류이다. 결과적으로, 전류 (i1, i2) 는 측면 바이폴라 트랜지스터 (QN1, QP1) 의 에미터와 베이스간 접합을 순방향 바이어스시켜 억제회로 (200) 를 작동시키게 된다.
저항 (Rbn, Rbp) 은 측면 바이폴라 트랜지스터 (QN1, QP1) 의 베이스저항들을 각각 나타낸다. 이 베이스저항은 베이스 접촉부로부터 에미터영역의 연부까지의 전기경로의 저항이다. 바람직한 실시예에서, 저항 (Rbn,Rbp) 은 베이스-에미터 접합의 큰면적으로 인해 상대적으로 낮은 값을 갖는다.
도 3 은 I/O 억제회로 (200) 가 p-우물 (301) 과 n-우물 (303) CMOS기술로 형성된 반도체 기판 (300) 의 단면도이다. 도 3 의 기판 (305) 은 p-형 기판 (305) 내에 n-우물 (303) 을 형성함으로서 제조될 수 있지만, n-형 기판내에 p-우물을 형성함으로서, 유사한 억제회로 (200) 가 생성될 수 있음은 당해 분야의 순련자는 이해할 수 있을 것이다.
기생 바이폴라 트랜지스터 (QN1, QP1) 는 억제회로 (200) 내에 형성된 MOS 트랜지스터 (MN1, MP1) 에 의해 생성된다. 측면 바이폴라 트랜지스터 (QN1) 는 n-채널장치를 제조하는데 필요한 다중 n+확산의 결과로서 NMOS I/O트랜지스터 (MN1) 로부터 형성된다. 나타낸 바와 같이, 트랜지스터 (QN1) 은 바이폴라 트랜지스터 (QN1) 의 에미터로서 작용하는 I/O NMOS 트랜지스터 (MN1) 의 n-형 드레인 (307), 베이스로서 작용하는 p-형 영역 (p-우물) (301) 및 콜렉터로서 작용하는 p-기판 (305) 과 n-형 영역 (301, 311) 로 구성된다.
마찬가지로, 측면 바이폴라 트랜지스터 (QP1) 는 p-채널장치를 제조하는데 필요한 다중 p+확산의 결과로서 PMOS I/O트랜지스터 (MP1) 로부터 형성된다. 트랜지스터 (QP1) 는 바이폴라 트랜지스터 (QP1) 의 에미터로서 작용하는 I/O PMOS 트랜지스터 (MP1) 의 p-형 드레인 (317), 베이스로서 작용하는 n-형 영역 (n-우물) 및 콜렉터로서 작용하는 p-기판 (305) 과 p-형 영역 (319, 321) 로 구성된다.
도 2 의 억제회로 (200) 는 기생 바이폴라 트랜지스터 (QN1 또는 QP1) 의 에미터와 베이스간 접합이 순방향으로 바이어스되는 즉시 동작한다. 억제회로 (200) 가 음의 과전압이 걸리는 하기예를 생각해 보자. NMOS 트랜지스터 (MN1) 의 드레인은 억제회로 (200) 의 I/O패드 (201) 에 접속된다. NMOS 트랜지스터에서, 드레인과 기판간에 역바이어스가 유지되도록 드레인에 양의 전압이 인가되어야 한다. 정상동작시에 I/O패드 (201) 로부터의 출력이 하이 (H) 일 때, 드레인과 기판간의 접합은 역바이어스가 걸려 래치업이 발생하지 않는다. 따라서, 측면 바이폴라 트랜지스터 (QN1) 의 에미터인 NMOS 트랜지스터의 드레인은 베이스 영역의 전위 이상의 전위를 갖는다. 그러나, 만일 음의 과도가 출력에 인가되면, I/O노드 (3) 의 전압은 베이스 영역의 정상동작 레벨을 초과한다. 드레인영역 (노드 3) 의 전압이 약 0.6 V (NMOS 트랜지스터의 임계전압) 이상까지 감소하면, NMOS 트랜지스터의 n-p 드레인/우물 접합이 순방향으로 바이어스되므로, 그에 의해 기생 바이폴라 트랜지스터 (QN1) 의 에미터와 베이스간 접합을 순방향으로 바이어스시킨다. 다시말해, NMOS 트랜지스터 (NM1) 의 드레인에 의해 형성된 n-p 다이오드를 순방향 바이어스하는 것은, 기생 바이폴라 트랜지스터 (QN1) 의 에미터와 베이스간 접합을 순방향으로 바이어스시킨다. 그래서 NMOS 트랜지스터의 n-형 드레인은 도 3 의 상부에 도시된 바와 같이, 전자를 주입함에 의해 에미터로서 작용한다. 본질적으로 전류는 이 에미터를 통해 흐른다.
방출된 전자는 3개의 가능한 경로를 갖는다. 첫째, 전자는 0 볼트에 바이어스된 트랜지스터 (QN1) 의 콜렉터 (cn3) 인 NMOS I/O 드라이버 트랜지스터 (MN1) 상의 인접한 소오스 (309) 에 의해 수집될 수 있다. 둘째, 전자는 I/O부근으로부터 탈출하여 p-기판 (305) 으로 진행할 수 있는 콜렉터 (cn2) 와 래치업의 원인이 되는 어느곳에서나 수집될 수 있다. 셋째, 전자는 콜렉터 (cn1) 에 의해 수집되어 PMOS I/O드라이버 트랜지스터 (MP1) 를 도통시키기 위한 바이어스를 제공한다.
다른 방법으로는, I/O 억제회로 (200) 에는 I/O 패드 (201) 를 통하여 I/O 노드 (3) 에의 양의 과도의 인가로 인해, 양의 과전압이 인가될 수 있다. 이는 정상 동작레벨을 초과하도록 노드 (3) 의 전압을 상승시킨다. PMOS 트랜지스터 (MP1) 의 p-n 드레인/우물 접합이 순방향으로 바이어스됨으로써, 기생 바이폴라 트랜지스터 (QP1) 의 에미터-베이스 접합을 순방향으로 바이어스시킨다. 즉, n-우물 전위 이상으로 드레인 전압을 상승시킴으로써, PMOS 트랜지스터 (MP1) 의 드레인 및 채널/우물에 의해 형성되어진 p-n 다이오드를 순방향으로 바이어스시키는 것은, 기생 바이폴라 트랜지스터 (QP1) 의 에미터-베이스 접합을 순방향으로 바이어스시키게 될 것이다. 이후, PMOS 트랜지스터 (MP1) 의 p-형 드레인은, 도 3 의 하부에 도시된 바와 같은 정공을 주입함으로써, 에미터로서 기능한다. 본질적으로 전류는 이 에미터를 통하여 흐르게 된다.
방출된 정공은 3개의 허용 경로를 갖는다. 첫째, 정공은 0볼트에 바이어스된 트랜지스터 (QP1) 의 콜렉터 (cp3) 인 PMOS I/O 드라이버 트랜지스터 (MN1) 상의 인접한 소오스 (309) 에 의해 수집될 수 있다. 둘째, 정공은 I/O 부근으로부터 탈출하여 p-기판 (305) 으로 진행할 수 있는 콜렉터 (cp2) 와 래치업의 원인이 되는 어느곳에서나 수집될 수 있다. 셋째, 정공은 콜렉터 (cp1) 에 의해 수집되어 NMOS I/O 드라이버 트랜지스터 (MN1) 를 도통시키기 위한 바이어스를 제공한다.
본 발명의 일 목적은 콜렉터 (cn2, cp2) 내의 전류를 최소화하도록 함으로서, I/O 부근으로부터 탈출하여 기판으로 흐르는 전류를 제한하는 것이다. 이 목적은 MOS I/O 드라이버 트랜지스터 (MP1, MN1) 가 측면 바이폴라 전류를 최소화하여 결국 기판 (305) 으로 탈출하는 전류를 최소화할 수 있을 정도로 인가전류를 가능한 한 많이 흡수할 수 있도록 함으로써 달성한다.
도 3 에 보인 바와 같이, 콜렉터 (cn1, cn2 및 cn3, 및 cp1, cp2 및 cp3) 는 n+ 와 p+ 확산띠로서 각각 형성된다. 콜렉터들은 콜렉터 (cn1) (음의 과도기간동안의 동작) 과 (cp1) (양의 과도기간동안의 동작) 내의 측면 수집과정의 효율을 최대화하도록 에미터에 가능한한 가깝게 형성된다. 만일 에미터-베이스 접합과 콜렉터-베이스 접합의 거리가 충분히 작을 경우, 전계가 방출된 대부분의 전자들 (또는 정공들)을 역바이어스된 콜렉터-베이스 접합위로 흘러가게 할 수 있다. 그들은 n+ 콜렉터 (cn1) 또는 p+ 콜렉터 (cp1) 내에 수집되어 거의 에미터-베이스간 트리거전류의 순방향 바이어스 전류정도로 큰 IC 전류까지 상승시킨다. 그러므로, 콜렉터영역 (cn1, cp1) 는 에미터로부터 주입되는 대부분의 소수캐리어들을 수집함으로써, 기판으로의 기생전류의 흐름을 최소화한다. 도 3 의 상반부는 측면 바이폴라 트랜지스터 (QN1) 의 베이스영역내로 주입된 소수캐리어 (전자) 의 전류흐름의 방향을 나타내며, 하반부는 측면 바이폴라 트랜지스터 (QP1) 의 베이스영역내로 주입된 소수캐리어 (정공) 의 전류흐름의 방향을 나타낸다. 콜렉터 (cn1, cp1) 들이 어떠한 다른 콜렉터보다 에미터에 더 가까우면서 더욱 유리하게 바이어스되므로, 에미터 전류의 거의 절반은 콜렉터 (cn1) (음의 과도기간동안의 동작) 또는 (cp1) (양의 과도기간동안의 동작) 에 도달해야 한다.
도 4 는 외부 트리거전류 (i1, i2) 가 입/출력패드 (201) (노드 3) 에 인가될 때, 노드 (2-4) 에서의 모의실험된 파형과, 트랜지스터 (MN1, MN2, MP1 및 MP2) 의 드레인전류 및 트랜지스터 (QN1, QP1) 의 콜렉터전류를 나타낸다. 그 다음, 이 전류 (i1, i2) 는 억제회로 (200) 내로 주입되어 기생 바이폴라 트랜지스터 (QN1, QP1) 의 에미터-베이스 접합을 순방향 바이어스시킨다. 주입 전류원 (207) 상의 경사율 (ramp rate) 은 3 V 의 VDD로서 가능한 최대일 경우, 측정되었다.
이하, 도 4 와 관련하여 도 2 를 참조하여, i1 으로서 나타내는 양의 과도가 노드 (3) 에서 I/O패드 (201) 에 의해 수신될 때, I/O 과전압 전류 억제회로 (200) 의 동작을 설명한다. 이러한 모의실험에서, 전류 (i1) 은, 200ma 가 양호한 래치업 허용한계로 생각되므로, 200ma 의 값을 갖는다. 전류 (i1) 는 I/O 패드 (201) 의 전압을 정상의 동작레벨의 전압 이상으로 증가시킴으로서 I/O 패드 (201) 를 양으로 과전압이 되게한다. 모의실험에서 노드전압은 4.3V까지 상승하였다. 이는 I/O 패드 (201) 로부터 전류 (-iout) 를 주입하여 에미터전류 (ieop1) 이 트랜지스터 (QP1) 를 온시키도록 한다. 콜렉터 (cp1) 는 모의실험에서 약 9ma의 실험치를 갖는 콜렉터전류 (icQP1) 를 도통시킨다. 이 전류 (icQP1) 는 노드 (4) 로서 나타낸 트랜지스터 (MN1, MN2) 의 게이트의 전압을 상승시킨다. 모의실험에서 노드 (4) 의 전압은 2.8V까지 증가되었다. 트랜지스터 (MN1, MN2) 의 게이트전압들이 임계전압에 도달하면, 트랜지스터 (MN1, MN2) 는 스위치 온되어 도통을 시작한다. 이는 트랜지스터 (MN1) 를 통해 접지로 흡수되도록 I/O 패드 (201) 에 인가되는 과전압에 도통경로를 제공한다. 트랜지스터 (MP1, MP2) 는 비동작하고, 노드 (2) 로서 보인 이들 트랜지스터들의 게이트전압은 약 3V를 유지한다. 그 결과, 강제로 주입되는 전류는 이들 트랜지스터들을 통해 흐르지 않게 된다.
상술한 바와 같이, 트랜지스터 (MN1, MN2) 는 전류미러 구성으로 함께 접속된다. 그러므로, 게이트-소오스간 전압은 동일하다. 그 결과, 트랜지스터 (MN1, MN2) 가 포화에서 동작하면, 트랜지스터 (MN1) 를 통하는 채널전류는 트랜지스터 (MN2) 를 통하는 채널전류의 일정한 종횡비 (이득비) 와 동일하다. 이 이득비는 트랜지스터 (MN1) 의 W/L을 트랜지스터 (MN2) 의 W/L을 나눈 값과 동일하며, 여기서 W는 소오스와 드레인을 분리시키는 게이트전극 하부의 트랜지스터내의 채널영역의 실효폭이고, L은 그러한 채널영역의 실효길이이다. 바람직한 실시예에서, NMOS I/O드라이버 트랜지스터 (MN1) 는 3V 처리에서 이용할 수 있는 최대전압으로 최대 이용가능한 주입전류 (i1), 약 200ma를 흡수할 수 있도록 500/.4의 W/L의 값을 갖는다. 트랜지스터 (MN2)의 양호한 W/L 값은 25/.4 이기 때문에 이득계수는 약 20이다. 모의실험에서, 트랜지스터 (MN2) 는 약 8ma의 실험치를 갖는 전류 (idMN2) 를 도통시키고, NMOS트랜지스터 (MN1) 은 약 186ma의 실험치를 갖는 전류 (idMN1) 을 제공한다.
186ma 전류는 트랜지스터 (MN1) 에 의해 접지로 흡수된 전류의 양이다. 이는 200ma 주입전류 (i1) 의 90%이상이다. 그러므로, 전류 억제회로 (200) 의 결과는 주입되는 전류의 상당부분이 전류를 도통하는 MOS 트랜지스터 (MN1, MN2) 로 인하여 귀환루프에 국한된다는 것이다.
마찬가지로, 전류억제회로 (200) 의 동작은 전류 (i2) 로서 나타내는 음의 과도가 I/O 패드 (201) 에서 수신될 때, 설명될 수 있다. 모의실험에서, 전류 (i2) 는 또한 -200ma의 값을 갖도록 선택되었다. 음의 과도가 노드 (3) 의 전압을 정상동작레벨의 전압이하로 낮춤으로서 I/O 억제회로(200) 를 과전압시킨다. 모의실험에서, 노드전압은 거의 -1볼트로 낮추었다. 이는 노드 (3) 의 I/O 패드 (201) 로부터 전류 (iout) 를 주입함으로써 에미터전류 (ieQN1) 가 트랜지스터 (QN1) 를 온시키도록 한다. 콜렉터 (cn1) 는 모의실험에서 약 8ma의 실험치를 갖는 콜렉터전류 (icQN1) 를 도통한다. 이 전류 (icQN1) 은 노드 (2) 로서 나타낸 트랜지스터 (MP1, MP2) 의 게이트상의 전압을 상승시킨다. 모의실험에서, 노드 (2) 의 전압은 0.55V까지 증가되었다. 일단 트랜지스터 (MP1, MP2) 의 게이트전압이 임계치에 도달하면, 트랜지스터 (MP1, MP2) 가 스위치 온되어 도통을 시작한다. 이 시간동안, 트랜지스터 (MN1, MN2) 는 비동작하고, 노드 (4) 로서 나타낸 이들 트랜지스터 (MN1, MN2) 의 게이트전압은 거의 0 V 에 유지된다. 그 결과, 주입된 전류가 이들 트랜지스터를 통해 흐르지 않게 된다.
상술한 바와 같이, 트랜지스터 (MP1, MP2) 는 전류미러 구성으로 함께 접속된다. 그러므로, 트랜지스터 (MP1, MP2) 의 게이트-소오스간 전압이 동일하다. 트랜지스터 (MP1) 를 통해 흐르는 전류는 트랜지스터 (MP2) 를 통해 흐르는 전류의 이득비와 동일하다. 이득비는 트랜지스터 (MP1) 의 W/L 을 트랜지스터 (MP2) 의 W/L로 나눈 값과 동일하다. 바람직한 실시예에서, PMOS 드라이버트랜지스터 (MP1) 이 3V 처리 시 이용할 수 있는 최대전압으로 최대 이용가능 주입전류 (i2), 약 200ma를 흡수하는 것이 가능하도록 1000/.4의 W/L값을 갖는다. 트랜지스터 (MP2) 의 양호한 W/L 값은 50/.4 이기 때문에 이득계수는 약 20이다. 전류미러 구성으로 주어지면, 모의실험에서, 트랜지스터 (MP2) 는 약 8ma의 실험치를 갖는 전류 (idMP2) 를 유도하고, 트랜지스터는 약 184ma의 실험치를 갖는 전류 (idMP1) 를 제공한다.
184ma 전류는 I/O 드라이버 트랜지스터 (MP1) 에 의해 접지로 흡수된 전류의 양이다. 이는 200ma의 주입 전류 (i2) 의 90%이상이다. 또한, I/O 전류억제회로 (200) 의 결과는 주입되는 전류의 상당부분이 전류를 도통하는 MOS 트랜지스터로 인하여 귀환루프에 국한된다는 것이다. 또한, 트랜지스터 (MP1) 가 양의 과도를 차단하므로, I/O 패드 (201) 의 전압이 낮아진다. 이는 트랜지스터 (QN1) 에 인가된 전압을 낮춤으로써, 그러므로 트랜지스터 (MP1, MP2) 에 인가된 전압을 낮추어, 트랜지스터 (MP1, MP2)를 오프시킨다.
억제회로 (200) 의 음의 귀환경로는 여러 가지 이점을 갖는다. 만약, 귀환경로가 없다면, MOS 트랜지스터에 의해 도통되는 많은 전류가 기판으로 흐르게 될 것이다. 그외에도, 음의 귀환경로는 안정성을 제공하므로 I/O 패드 (201) 상에 과중한 스트레스가 존재할 시에 발진을 저지한다.
I/O 억제회로 (200) 내에 측면 바이폴라 트랜지스터 (QN1, QP1) 을 사용하는 장점의 하나는 고주파수에서 전류이득을 제공하는 성능이다. 바이폴라 트랜지스터의 고주파 특성은 트랜지스터의 전류이득이 1 로 감소하는 주파수인 1-이득 주파수 fT에 의해 측정된다. fT의 값은 하기식을 사용하여 구한다.
fT= 1/(2*π*T)
상기 식에서, T는 바이폴라 트랜지스터의 과도시간으로서 베이스 과도시간과 거의 동일하거나 또는 폭 (WB) 의 중성 베이스 영역을 가로질러 확산할 시에 소모되는 캐리어당 평균시간이다. 베이스 폭과 실효 채널길이 (Leff) 가 작고, 콜렉터들에 접속되는 용량을 충전할 시의 지연을 감소시키기 위해 깊은 서브미크론 처리(deep submicron process) 를 사용하므로, 측면 바이폴라 트랜지스터 (QN1, QP1) 에 대한 fT가 높다.
I/O 억제회로 (200) 의 다른 장점은 누설전류가 무시할 정도로 작다는 것이다. I/O 드라이버 트랜지스터 (MP1) 또는 , I/O 드라이버 트랜지스터 (MP2) 가 어느 것도 순방향 바이어스되지 않을 때의 I/O 누설전류는 콜렉터 (cn1, cp1) 과 연관된 다이오드들의 접속누설에 의해 전류미러 이득으로 인한 증가비로 측정된다. 바람직한 실시예에서, 이득이 20이다. 대부분의 CMOS 처리에 대한 접합누설은 1 nanoamp/cm2정도이다. 따라서, 1000㎛2콜렉터 (cp1) 접합에 대해 이는 0.1 picoamp의 누설전류를 제공하여, 트랜지스터 (MP1) 내에서 0.2 picoamp(0.01 picoamp와 전류미러이득 20의 곱) 의 누설전류를 얻는다. 이는 무시할 수 있는 전류이다.
정상 MOS 도통에서, 억제회로 (200) 의 입/출력노드 (3) 에서 주입된 전류의 상당부분 즉, I/O 억제회로 (200) 가 모의실험에서 측정된 바와 같이, 90% 이상 흡수한다. 이 흡수에 의해 기판내로 탈출하는 전류를 10배 감소시키므로 래치업결과를 개선한다. 트랜지스터 (QN1) 의 전류이득의 변동 또는 콜렉터 (cn2 또는 cn3) 에 비교되는 콜렉터 (cn1) 내의 전류의 비율은 이득계수를 PMOS 트랜지스터 (MP1) 로부터 나오는 소망하는 전류의 양을 유지하도록 (MP2) (PMOS 트랜지스터 MP2의 W/L) 로 나눈 (MP1) (PMOS 트랜지스터 MP1의 W/L) 과 동일하게 조정함으로서 구성될 수 있다. 트랜지스터 (QP1) 의 전류이득의 변동 또는 콜렉터 (cp2 또는 cp3) 에 비교되는 콜렉터 (cp1) 내의 전류의 비율은 이득계수를 NMOS 트랜지스터 (MN1) 로부터 나오는 전류가 소정량으로 유지되도록, NMOS 트랜지스터 (MN1) 의 W/L을 NMOS 트랜지스터 (MN2) 의 W/L 로 나눈 것과 동일하게 조정하여 구성될 수 있다.
이와 유사하게, IC내의 래치업을 감소시키기 위한 또다른 중요한 인자는 측면 바이폴라 트랜지스터 (QN1, QP1) 의 과도응답이다. 억제회로 (200) 가 래치업되기 위해서는 자극이 존재해야하는 최소의 래치업 트리거시간이 만족되어야 한다. 통상적으로, 래치업이 과도 트리거링에 의해 유도되므로, 베이스영역을 가로지르는 소수캐리어에 대한 과도시간은 바이폴라 트랜지스터 (QN1, QP1) 의 과도응답시간의 척도이다. 본 발명의 바람직한 실시예에서, 억제회로 (200) 는 약 1 나노초의 과도응답시간을 가지며, 또한 루프부근의 적은 위상지연과 저이득으로 인해 아주 안정하다. 그 결과, 억제회로 (200) 는 과전압 과도를 흡수하는데 효과적일 뿐만아니라, DC 래치업 상황을 방지하는데 효과적이다.
지금까지 특정 실시예를 참조하여 본 발명을 설명하였으나, 본 발명의 정신과 범위를 일탈하지 않는 범위내에서 여러 수정변경 가능하다는 것을 본 분야에 숙련자는 잘 이해할 것이다. 따라서, 특정 실시예로 한정되지 않고 청구범위에 의해서만 한정된다.

Claims (5)

  1. 기능회로내의 래치업을 제한하기 위한 집적 전류억제회로를 포함하는 장치에 있어서,
    상기 억제회로는,
    기능회로에 접속되어, 회로전류를 이송하도록 구성된 회로노드와,
    상기 회로노드에 접속된 제 1 구동회로와,
    제 1 전위에 접속되는 제 1 단자, 제 2 전위에 접속되는 제 2 단자, 제 1 구동회로에 접속되는 제 3 단자를 갖고, 상기 회로노드와 상기 제 1 구동회로간에 접속된 제 1 기생전류 감지회로를 포함하고,
    상기 제 1 기생전류 감지회로가 상기 회로노드의 전압레벨이 상기 제 1 전위를 초과했음을 감지할 때, 그에 응답하여 상기 제 3 단자는 상기 제 1 구동회로를 작동시키는 신호를 발생시켜 상기 모든 회로전류를 구동시키는 것을 특징으로 하는 집적 전류 억제회로를 갖는 장치.
  2. 제 1 항에 있어서, 상기 제 1 구동회로는 전류미러회로인 것을 특징으로 하는 집적 전류 억제회로를 갖는 장치.
  3. 기능회로내의 래치업을 제한하기 위한 집적 전류억제회로를 포함하는 장치에 있어서,
    상기 억제회로는,
    기능회로에 접속되어 회로전류를 이송하도록 구성된 회로노드와,
    상기 회로노드와 제 1 전위간에 접속되는 제 1 구동 트랜지스터를 갖는 제 1 구동회로와,
    상기 회로노드와 제 2 전위간에 접속되는 제 2 구동 트랜지스터를 갖는 제 2 구동회로와,
    상기 제 1 구동회로로부터 형성되며 상기회로노드와 상기 제 2 구동회로간에 접속되며, 또한 상기 제 1 전위에 접속되는 제 1 단자, 제 2 전위에 접속되는 제 2 단자, 제 2 구동회로에 접속되는 제 3 단자를 갖는 제 1 기생전류 감지회로와,
    상기 제 2 구동회로로부터 형성되며, 상기 회로노드와 상기 제 1 구동회로간에 접속되며, 또한 제 1 전위에 접속되는 제 4 단자, 제 2 전위에 접속되는 제 5 단자, 제 2 구동회로에 접속되는 제 6 단자를 갖는 제 2 기생전류 감지회로를 포함하고,
    상기 제 1 기생전류 감지회로가 상기 회로노드의 전압레벨이 상기 제 1 전위를 초과했음을 감지할 때, 그에 응답하여 상기 제 3 단자가 상기 제 1 구동회로를 작동시키는 신호를 발생시켜 상기 모든 회로전류를 구동시키고,
    상기 제 2 기생전류감지회로가 상기 회로노드의 전압레벨이 상기 제 2 전위를 초과했음을 감지할 때, 그에 응답하여 상기 제 6 단자가 상기 제 2 구동회로를 작동시키는 신호를 발생시켜 상기 모든 회로전류를 구동시키는 것을 특징으로 하는 집적 전류 억제회로를 갖는 장치.
  4. 제 1 기생전류감지회로에 의해 감지하고 회로노드의 전압레벨이 제 1 전위를 초과하는 경우 그에 따라 회로전류를 발생하는 단계와,
    상기 제 1 기생전류 감지회로의 제 1 단자에 의해 상기 회로전류를 수신하고, 그에 따라 제 1 제어신호를 발하는 단계와,
    제 1 구동회로로 상기 제 1 제어신호를 수신하고, 그에 응답하여 모든 상기 회로전류를 구동하는 단계를 포함하는 것을 특징으로 하는 기능회로내의 래치업 제한방법.
  5. 제 1 구동회로로부터 형성된 제 1 기생전류 감지회로에 의해 감지하고, 회로노드의 전압레벨이 제 1 전위를 초과하는 경우 그에 따라서 회로전류를 발생하는 단계와,
    상기 제 1 기생전류 감지회로의 제 1 단자에 의해 상기 회로전류를 수신하고, 그에 따라 제 1 제어신호를 발하는 단계와,
    상기 제 1 구동회로로 상기 제 1 제어신호를 수신하고, 그에 응답하여 모든 상기 회로전류를 구동하는 단계와,
    제 2 기생전류 감지회로에 의해 감지하고, 회로노드의 전압레벨이 제 2 전위를 초과하는 경우 그에 따라 회로전류를 발생하는 단계와,
    상기 제 2 기생전류 감지회로의 제 2 단자에 의해 상기 회로전류를 수신하고, 그에 따라 제 2 제어신호를 발하는 단계와,
    상기 제 2 제어신호를 상기 제 2 구동회로로 수신하고, 그에 응답하여 모든 상기 회로전류를 구동하는 단계를 포함하는 것을 특징으로 하는 기능회로내의 래치업 제한방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487413B1 (ko) * 1998-04-22 2006-04-21 주식회사 하이닉스반도체 이에스디(esd)보호회로
KR100353471B1 (ko) 1998-12-23 2002-11-18 주식회사 하이닉스반도체 데이터 센스 앰프
US6400546B1 (en) * 1999-09-02 2002-06-04 Ati International Srl I/O pad voltage protection circuit and method
US6498518B1 (en) * 2000-07-14 2002-12-24 International Business Machines Corporation Low input impedance line/bus receiver
JP4202617B2 (ja) * 2001-03-16 2008-12-24 矢崎総業株式会社 被覆電線の超音波接合方法およびその方法を用いた超音波接合装置
DE10128740B4 (de) * 2001-06-13 2006-07-06 Infineon Technologies Ag Aktive Überspannungsschutzschaltung
JP4610199B2 (ja) * 2004-01-14 2011-01-12 ルネサスエレクトロニクス株式会社 Ｄｃ−ｄｃコンバータ用半導体集積回路及びｄｃ−ｄｃコンバータ
CN101567370B (zh) * 2008-04-23 2012-01-04 瑞昱半导体股份有限公司 耦合电容形成电路、使用该电路的集成电路及其相关方法
US8344760B2 (en) * 2008-07-17 2013-01-01 Ati Technologies Ulc Input/output buffer circuit
US9425788B1 (en) * 2015-03-18 2016-08-23 Infineon Technologies Austria Ag Current sensors and methods of improving accuracy thereof
CN109153349B (zh) 2016-05-18 2021-09-14 上海延锋金桥汽车饰件系统有限公司 用于车辆内部的控制台组件
US11572723B2 (en) 2019-02-27 2023-02-07 Shanghai Yanfeng Jinqiao Automotive Triim Systems Co. Ltd. Vehicle interior component

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3531645A1 (de) * 1985-09-05 1987-03-05 Bosch Gmbh Robert Schaltungsanordnung zum schutz gegen auf signalleitungen auftretenden stoerspannungen
US5414583A (en) * 1991-12-19 1995-05-09 Unitrode Corporation Current source bus terminator with voltage clamping and steady state power reduction
US5361185A (en) * 1993-02-19 1994-11-01 Advanced Micro Devices, Inc. Distributed VCC/VSS ESD clamp structure
US5473169A (en) * 1995-03-17 1995-12-05 United Microelectronics Corp. Complementary-SCR electrostatic discharge protection circuit

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