JPH08322241A - 昇圧回路 - Google Patents
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- JPH08322241A JPH08322241A JP12466895A JP12466895A JPH08322241A JP H08322241 A JPH08322241 A JP H08322241A JP 12466895 A JP12466895 A JP 12466895A JP 12466895 A JP12466895 A JP 12466895A JP H08322241 A JPH08322241 A JP H08322241A
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Abstract
(57)【要約】
【目的】ＭＯＳトランジスタのしきい値電圧落ちによる
損失なしに昇圧することができ、かつ昇圧回路の電流供
給能力を高めることができ、低電圧化した場合でも高電
圧まで容易に昇圧できる昇圧回路を実現する。 【構成】昇圧回路において、各ノ−ド間の電位を分離、
伝達するためのトランスファゲ−トとしてＰＭＯＳトラ
ンジスタＰＴＧN を使用する。ＰＴＧN のドレインが昇
圧段Ｎ−１のノ−ドＮＤN-1 に、ソ−スが昇圧段Ｎのノ
−ドＮＤN に接続されている。ＮＭＯＳトランジスタＮ
ＴN およびＰＭＯＳトランジスタＰＴN のゲ−トが昇圧
段Ｎ−１のノ−ドＮＤN-1 に、ＮＴN およびＰＴN のド
レインがＰＭＯＳトランジスタＰＴＧN のゲ−トに、Ｎ
ＴN のソ−スが昇圧段Ｎ−２のノ−ドＮＤN-2 に、ＰＴ
N のソ−スが昇圧段Ｎのノ−ドＮＤN にそれぞれ接続さ
れている。
損失なしに昇圧することができ、かつ昇圧回路の電流供
給能力を高めることができ、低電圧化した場合でも高電
圧まで容易に昇圧できる昇圧回路を実現する。 【構成】昇圧回路において、各ノ−ド間の電位を分離、
伝達するためのトランスファゲ−トとしてＰＭＯＳトラ
ンジスタＰＴＧN を使用する。ＰＴＧN のドレインが昇
圧段Ｎ−１のノ−ドＮＤN-1 に、ソ−スが昇圧段Ｎのノ
−ドＮＤN に接続されている。ＮＭＯＳトランジスタＮ
ＴN およびＰＭＯＳトランジスタＰＴN のゲ−トが昇圧
段Ｎ−１のノ−ドＮＤN-1 に、ＮＴN およびＰＴN のド
レインがＰＭＯＳトランジスタＰＴＧN のゲ−トに、Ｎ
ＴN のソ−スが昇圧段Ｎ−２のノ−ドＮＤN-2 に、ＰＴ
N のソ−スが昇圧段Ｎのノ−ドＮＤN にそれぞれ接続さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置などに
用いられる昇圧回路に関するものである。
用いられる昇圧回路に関するものである。
【０００２】
【従来の技術】半導体記憶装置、たとえばフラッシュメ
モリには、低い電源電圧を高電圧に昇圧させて所定の機
能ブロックに供給する昇圧回路が設けられている。
モリには、低い電源電圧を高電圧に昇圧させて所定の機
能ブロックに供給する昇圧回路が設けられている。
【０００３】図９はこのような昇圧回路の構成例を示す
回路図である。図９の昇圧回路において、１，２，…，
Ｎは各昇圧段、ＮＤ1 ，ＮＤ2 ，…，ＮＤN は各昇圧段
のノ−ド、Ｃ1 ，Ｃ2 ，…，ＣN はポンピング用キャパ
シタ、ＶDDは電源電圧、Ｖout は出力電圧、ＬＤは負荷
回路、ＣL およびＲL は負荷回路ＬＤの容量素子および
抵抗素子、ｃｌｋおよび /ｃｌｋは互いに相補的なレベ
ルをとるクロック信号、Ｔclk およびＴ/clkはクロック
信号ｃｌｋおよび /ｃｌｋの入力端子をそれぞれ示して
いる。昇圧回路における各昇圧段１，２，…，Ｎはダイ
オ−ド接続された二つのＮＭＯＳトランジスタＮＴ1 ，
ＮＴＤ2 ，…，ＮＴN ，ＮＴＤN およびポンピング用キ
ャパシタＣ1 ，Ｃ2 ，…，ＣN で構成されている。
回路図である。図９の昇圧回路において、１，２，…，
Ｎは各昇圧段、ＮＤ1 ，ＮＤ2 ，…，ＮＤN は各昇圧段
のノ−ド、Ｃ1 ，Ｃ2 ，…，ＣN はポンピング用キャパ
シタ、ＶDDは電源電圧、Ｖout は出力電圧、ＬＤは負荷
回路、ＣL およびＲL は負荷回路ＬＤの容量素子および
抵抗素子、ｃｌｋおよび /ｃｌｋは互いに相補的なレベ
ルをとるクロック信号、Ｔclk およびＴ/clkはクロック
信号ｃｌｋおよび /ｃｌｋの入力端子をそれぞれ示して
いる。昇圧回路における各昇圧段１，２，…，Ｎはダイ
オ−ド接続された二つのＮＭＯＳトランジスタＮＴ1 ，
ＮＴＤ2 ，…，ＮＴN ，ＮＴＤN およびポンピング用キ
ャパシタＣ1 ，Ｃ2 ，…，ＣN で構成されている。
【０００４】ここで、各昇圧段の構成を、例えば昇圧段
１を例に説明する。昇圧段１は二つの昇圧用ＮＭＯＳト
ランジスタＮＴ1 、ＮＴＤ1 およびポンピング用キャパ
シタＣ1 で構成されている。
１を例に説明する。昇圧段１は二つの昇圧用ＮＭＯＳト
ランジスタＮＴ1 、ＮＴＤ1 およびポンピング用キャパ
シタＣ1 で構成されている。
【０００５】ＮＭＯＳトランジスタＮＴ1 のドレインお
よびゲ−トが電源電圧ＶDDの供給線に接続され、ソ−ス
がＮＭＯＳトランジスタＮＴＤ1 のドレインおよびゲ−
トに接続され、さらにダイオ−ド接続されたＮＭＯＳト
ランジスタＮＴＤ0 のソ−スに接続されている。すなわ
ち、ＮＭＯＳトランジスタＮＴ1 およびＮＴＤ1 はダイ
オ−ド接続されている。ＮＭＯＳトランジスタＮＴＤ0
のソ−スおよびＮＭＯＳトランジスタＮＴＤ1 のドレイ
ンの接続点によりノ−ドＮＤ1 が構成され、ＮＭＯＳト
ランジスタＮＴＤ1 のソ−スおよび昇圧段２のＮＭＯＳ
トランジスタＮＴＤ2 のドレインの接続点によりノ−ド
ＮＤ2 が構成されている。
よびゲ−トが電源電圧ＶDDの供給線に接続され、ソ−ス
がＮＭＯＳトランジスタＮＴＤ1 のドレインおよびゲ−
トに接続され、さらにダイオ−ド接続されたＮＭＯＳト
ランジスタＮＴＤ0 のソ−スに接続されている。すなわ
ち、ＮＭＯＳトランジスタＮＴ1 およびＮＴＤ1 はダイ
オ−ド接続されている。ＮＭＯＳトランジスタＮＴＤ0
のソ−スおよびＮＭＯＳトランジスタＮＴＤ1 のドレイ
ンの接続点によりノ−ドＮＤ1 が構成され、ＮＭＯＳト
ランジスタＮＴＤ1 のソ−スおよび昇圧段２のＮＭＯＳ
トランジスタＮＴＤ2 のドレインの接続点によりノ−ド
ＮＤ2 が構成されている。
【０００６】この昇圧回路において、ノ−ドＮＤ1 ，Ｎ
Ｄ2 ，…，ＮＤN はポンピング用キャパシタＣ1 ，
Ｃ2 ，…，ＣN の一方の電極にそれぞれ接続され、奇数
段のキャパシタＣ1 ，Ｃ3 ，…の他方の電極はクロック
信号ｃｌｋの入力端子Ｔclk に接続され、偶数段のキャ
パシタＣ2 ，Ｃ4 ，…の他方の電極はクロック信号 /ｃ
ｌｋの入力端子Ｔ/clkにそれぞれ接続されている。
Ｄ2 ，…，ＮＤN はポンピング用キャパシタＣ1 ，
Ｃ2 ，…，ＣN の一方の電極にそれぞれ接続され、奇数
段のキャパシタＣ1 ，Ｃ3 ，…の他方の電極はクロック
信号ｃｌｋの入力端子Ｔclk に接続され、偶数段のキャ
パシタＣ2 ，Ｃ4 ，…の他方の電極はクロック信号 /ｃ
ｌｋの入力端子Ｔ/clkにそれぞれ接続されている。
【０００７】クロック信号ｃｌｋおよび /ｃｌｋは図１
０に示すように、電源電圧ＶDDレベルおよび０Ｖレベル
を所定の周期で相互にとる相補的な信号である。したが
って、クロック信号ｃｌｋが電源電圧ＶDDのレベルをと
るとき、キャパシタＣ1 ，Ｃ3 …の容量結合により、ノ
−ドＮＤ1 ，ＮＤ3 …が、たとえば電源電圧ＶDD分だけ
昇圧される（たたき上げられる）。このときクロック信
号 /ｃｌｋは０Ｖであることから、ノ−ドＮＤ2 ，ＮＤ
4 …が引き下げ（たたき下げ）られる。
０に示すように、電源電圧ＶDDレベルおよび０Ｖレベル
を所定の周期で相互にとる相補的な信号である。したが
って、クロック信号ｃｌｋが電源電圧ＶDDのレベルをと
るとき、キャパシタＣ1 ，Ｃ3 …の容量結合により、ノ
−ドＮＤ1 ，ＮＤ3 …が、たとえば電源電圧ＶDD分だけ
昇圧される（たたき上げられる）。このときクロック信
号 /ｃｌｋは０Ｖであることから、ノ−ドＮＤ2 ，ＮＤ
4 …が引き下げ（たたき下げ）られる。
【０００８】一方、クロック信号ｃｌｋが０Ｖのときは
ノ−ドＮＤ1 ，ＮＤ3 …が引き下げられ、このときクロ
ック信号 /ｃｌｋは電源電圧ＶDDレベルであることか
ら、キャパシタＣ2 ，Ｃ4 …の容量結合により、ノ−ド
ＮＤ2 ，ＮＤ4 …が電源電圧Ｖ DD分だけ引き上げられ
る。
ノ−ドＮＤ1 ，ＮＤ3 …が引き下げられ、このときクロ
ック信号 /ｃｌｋは電源電圧ＶDDレベルであることか
ら、キャパシタＣ2 ，Ｃ4 …の容量結合により、ノ−ド
ＮＤ2 ，ＮＤ4 …が電源電圧Ｖ DD分だけ引き上げられ
る。
【０００９】図１１は図９の昇圧回路における各ノ−ド
が昇圧される過程を示す波形図である。図１１に示すよ
うに、図９の昇圧回路では、相補的レベルをとるクロッ
ク信号ｃｌｋ， /ｃｌｋをポンピング用キャパシタ
Ｃ1 ，Ｃ2 ，…，ＣN に入力させることにより、出力側
に向かって電流が流れ、キャパシタＣ1 ，Ｃ2 ，…，Ｃ
N の電荷が出力側に向かって順次運ばれる。
が昇圧される過程を示す波形図である。図１１に示すよ
うに、図９の昇圧回路では、相補的レベルをとるクロッ
ク信号ｃｌｋ， /ｃｌｋをポンピング用キャパシタ
Ｃ1 ，Ｃ2 ，…，ＣN に入力させることにより、出力側
に向かって電流が流れ、キャパシタＣ1 ，Ｃ2 ，…，Ｃ
N の電荷が出力側に向かって順次運ばれる。
【００１０】ここで、昇圧段１および２を例として、昇
圧の過程を具体的に説明する。クロック信号ｃｌｋおよ
び /ｃｌｋは、図１０、図１１に示すように、電源電圧
ＶDDおよび０Ｖレベルを所定の周期で相互にとる相補的
な信号である。さらに、クロック信号ｃｌｋが電源電圧
ＶDDレベル、クロック信号 /ｃｌｋが０Ｖレベルをとる
半周期をａ期間、クロック信号ｃｌｋが０Ｖレベル、ク
ロック信号 /ｃｌｋが電源電圧ＶDDレベルをとる半周期
をｂ期間と定義する。
圧の過程を具体的に説明する。クロック信号ｃｌｋおよ
び /ｃｌｋは、図１０、図１１に示すように、電源電圧
ＶDDおよび０Ｖレベルを所定の周期で相互にとる相補的
な信号である。さらに、クロック信号ｃｌｋが電源電圧
ＶDDレベル、クロック信号 /ｃｌｋが０Ｖレベルをとる
半周期をａ期間、クロック信号ｃｌｋが０Ｖレベル、ク
ロック信号 /ｃｌｋが電源電圧ＶDDレベルをとる半周期
をｂ期間と定義する。
【００１１】たとえば、図１１に示すａ期間では、クロ
ック信号ｃｌｋが電源電圧ＶDDレベルでキャパシタＣ1
に入力され、クロック信号 /ｃｌｋが０Ｖレベルでキャ
パシタＣ2 に入力される。したがって、ノ−ドＮＤ1 が
キャパシタＣ1 の容量結合により電源電圧ＶDD分だけ昇
圧され（たたき上げられ）、ノ−ドＮＤ2 が電源電圧Ｖ
DD分引き下げ（たたき下げ）られる。
ック信号ｃｌｋが電源電圧ＶDDレベルでキャパシタＣ1
に入力され、クロック信号 /ｃｌｋが０Ｖレベルでキャ
パシタＣ2 に入力される。したがって、ノ−ドＮＤ1 が
キャパシタＣ1 の容量結合により電源電圧ＶDD分だけ昇
圧され（たたき上げられ）、ノ−ドＮＤ2 が電源電圧Ｖ
DD分引き下げ（たたき下げ）られる。
【００１２】ノ−ドＮＤ1 が昇圧されたことに伴い、Ｎ
ＭＯＳトランジスタＮＴＤ1 のゲ−トに電圧ＶDDが印加
されるため、次段のノ−ドＮＤ2 に向かって電流ｉ2 が
流れ、キャパシタＣ1 の電荷がノ−ドＮＤ2 に運ばれ
る。これに伴い、ノ−ドＮＤ2 の電圧Ｖ2 は、ａ期間が
終了する時点で多少上昇する。
ＭＯＳトランジスタＮＴＤ1 のゲ−トに電圧ＶDDが印加
されるため、次段のノ−ドＮＤ2 に向かって電流ｉ2 が
流れ、キャパシタＣ1 の電荷がノ−ドＮＤ2 に運ばれ
る。これに伴い、ノ−ドＮＤ2 の電圧Ｖ2 は、ａ期間が
終了する時点で多少上昇する。
【００１３】次のｂ期間においては、クロック信号ｃｌ
ｋが０ＶでキャパシタＣ1 に入力され、クロック信号 /
ｃｌｋが電源電圧ＶDDレベルでキャパシタＣ2 に入力さ
れる。したがって、ノ−ドＮＤ1 はキャパシタＣ1 の容
量結合が行われず、電源電圧ＶDD分たたき下げられ、ノ
−ドＮＤ2 は電源電圧ＶDD分だけたたき上げられる。こ
のため、ノ−ドＮＤ2 の電圧Ｖ2 は次式に示すように、
電流ｉ2 の流入により上昇した電圧（＋）α分を加えた
値となる。 Ｖ2 ＝ＶDD＋α …（１）
ｋが０ＶでキャパシタＣ1 に入力され、クロック信号 /
ｃｌｋが電源電圧ＶDDレベルでキャパシタＣ2 に入力さ
れる。したがって、ノ−ドＮＤ1 はキャパシタＣ1 の容
量結合が行われず、電源電圧ＶDD分たたき下げられ、ノ
−ドＮＤ2 は電源電圧ＶDD分だけたたき上げられる。こ
のため、ノ−ドＮＤ2 の電圧Ｖ2 は次式に示すように、
電流ｉ2 の流入により上昇した電圧（＋）α分を加えた
値となる。 Ｖ2 ＝ＶDD＋α …（１）
【００１４】これにより、ＮＭＯＳトランジスタＮＴＤ
1 はオフ状態となり、電流ｉ2 が流れなくなり、電荷が
次段のノ−ドＮＤ2 に運ばれ、ノ−ドＮＤ2 の電圧
Ｖ2 、すなわち、ＮＭＯＳトランジスタＮＴＤ1 のソ−
ス電圧が上昇したことになる。
1 はオフ状態となり、電流ｉ2 が流れなくなり、電荷が
次段のノ−ドＮＤ2 に運ばれ、ノ−ドＮＤ2 の電圧
Ｖ2 、すなわち、ＮＭＯＳトランジスタＮＴＤ1 のソ−
ス電圧が上昇したことになる。
【００１５】ノ−ドＮＤ2 が昇圧された結果、ＮＭＯＳ
トランジスタＮＴＤ2 のゲ−トに電圧ＶDD＋αが印加さ
れ、次段のノ−ドＮＤ3 に向かって電流ｉ3 が流れ、キ
ャパシタＣ2 の電荷がノ−ドＮＤ3 に運ばれる。これに
伴い、ノ−ドＮＤ3 の電圧Ｖ3 は、ｂ期間が終了する時
点でさらに上昇することになる。
トランジスタＮＴＤ2 のゲ−トに電圧ＶDD＋αが印加さ
れ、次段のノ−ドＮＤ3 に向かって電流ｉ3 が流れ、キ
ャパシタＣ2 の電荷がノ−ドＮＤ3 に運ばれる。これに
伴い、ノ−ドＮＤ3 の電圧Ｖ3 は、ｂ期間が終了する時
点でさらに上昇することになる。
【００１６】以上の動作が繰り返されて、所定の高電圧
Ｖout が出力端子Ｔout に現れることになる。
Ｖout が出力端子Ｔout に現れることになる。
【００１７】この昇圧回路におては、たとえばＮＭＯＳ
トランジスタＮＤＴ1 を介して、次段のノ−ドＮＤ2 に
電荷を運ぶ場合、すなわち、電流ｉ2 が流れるときは、
ＮＭＯＳトランジスタＮＴＤ1 のソ−ス電圧＝Ｖ2 、Ｎ
ＭＯＳトランジスタＮＴＤ1のドレイン電圧＝ＮＭＯＳ
トランジスタＮＴＤ1 のゲ−ト電圧＝Ｖ1 となるので、
以下の関係を満足する必要がある。
トランジスタＮＤＴ1 を介して、次段のノ−ドＮＤ2 に
電荷を運ぶ場合、すなわち、電流ｉ2 が流れるときは、
ＮＭＯＳトランジスタＮＴＤ1 のソ−ス電圧＝Ｖ2 、Ｎ
ＭＯＳトランジスタＮＴＤ1のドレイン電圧＝ＮＭＯＳ
トランジスタＮＴＤ1 のゲ−ト電圧＝Ｖ1 となるので、
以下の関係を満足する必要がある。
【００１８】 Ｖ1 −Ｖ2 ＞Ｖth …（２） ここで、ＶthはＮＭＯＳトランジスタのしきい値電圧を
示している。
示している。
【００１９】したがって、電流ｉ2 が流れて電荷が運ば
れる条件は、上記のようにキャパシタＣ1 ，Ｃ2 でノ−
ドＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶDD
とすると、以下のようになる。 （Ｖ1 ＋ＶDD）−（Ｖ2 −ＶDD）＞Ｖth すなわち、 ２ＶDD−Ｖth＞Ｖ2 −Ｖ1 …（３）
れる条件は、上記のようにキャパシタＣ1 ，Ｃ2 でノ−
ドＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶDD
とすると、以下のようになる。 （Ｖ1 ＋ＶDD）−（Ｖ2 −ＶDD）＞Ｖth すなわち、 ２ＶDD−Ｖth＞Ｖ2 −Ｖ1 …（３）
【００２０】この条件を満たす図９の回路は相補的なク
ロック信号ｃｌｋおよび /ｃｌｋを用いて、キャパシタ
Ｃ1 ，Ｃ2 ，…，ＣN の電荷をノ−ドＮＤ1 からＮＤN
を経て出力端子Ｔout に順次シフトさせることができ、
電源電圧ＶDDを所定の高電圧に昇圧できる。
ロック信号ｃｌｋおよび /ｃｌｋを用いて、キャパシタ
Ｃ1 ，Ｃ2 ，…，ＣN の電荷をノ−ドＮＤ1 からＮＤN
を経て出力端子Ｔout に順次シフトさせることができ、
電源電圧ＶDDを所定の高電圧に昇圧できる。
【００２１】
【発明が解決しようとする課題】ところで、この昇圧回
路は基板のバックバイアス効果の影響を受ける。すなわ
ち、ＮＭＯＳトランジスタのソ−ス電圧が上昇すると、
ＮＭＯＳトランジスタのしきい値電圧Ｖthが増大すると
いう問題がある。基板のバックバイアス効果により、昇
圧回路の後段に行くほどしきい値電圧Ｖthが大きくな
り、このＶth落ちによる損失が大きくなり、昇圧回路の
効率が大幅に低下するという問題がある。
路は基板のバックバイアス効果の影響を受ける。すなわ
ち、ＮＭＯＳトランジスタのソ−ス電圧が上昇すると、
ＮＭＯＳトランジスタのしきい値電圧Ｖthが増大すると
いう問題がある。基板のバックバイアス効果により、昇
圧回路の後段に行くほどしきい値電圧Ｖthが大きくな
り、このＶth落ちによる損失が大きくなり、昇圧回路の
効率が大幅に低下するという問題がある。
【００２２】たとえば、基板電圧＝ソ−ス電圧＝０Ｖの
ときのしきい値電圧Ｖthが０．８Ｖであるが、ソ−ス電
圧が１０数Ｖになるとしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、ＮＭＯＳトラン
ジスタのソ−ス電圧が高くなると、１段あたりの効率が
悪くなるという問題がある。
ときのしきい値電圧Ｖthが０．８Ｖであるが、ソ−ス電
圧が１０数Ｖになるとしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、ＮＭＯＳトラン
ジスタのソ−ス電圧が高くなると、１段あたりの効率が
悪くなるという問題がある。
【００２３】上記のバックバイアス効果を抑制するた
め、図１２に示すような昇圧回路が提案されている。図
１２の昇圧回路においては、ＮＭＯＳトランジスタＮＴ
Ｄ0 ，ＮＴＤ1 ，…，ＮＴＤN は電荷運搬用トランジス
タ、ＮＭＯＳトランジスタＮＴＢ0 ，ＮＴＢ 1 ，…，Ｎ
ＴＢN は電圧伝達用ＮＭＯＳトランジスタである。この
昇圧回路に用いられているＮＭＯＳトランジスタＮＴＤ
0 ，ＮＴＤ1 ，…，ＮＴＤN およびＮＴＢ0 ，ＮＴ
Ｂ1 ，…，ＮＴＢN はいわゆるウェル・イン・ウェル構
造で構成されている。すなわち、ＮＴＤ0 とＮＴＢ0 、
ＮＴＤ1 とＮＴＢ1 、…、ＮＴＤNとＮＴＢN がそれぞ
れ同一のｐウェル内に形成されている。
め、図１２に示すような昇圧回路が提案されている。図
１２の昇圧回路においては、ＮＭＯＳトランジスタＮＴ
Ｄ0 ，ＮＴＤ1 ，…，ＮＴＤN は電荷運搬用トランジス
タ、ＮＭＯＳトランジスタＮＴＢ0 ，ＮＴＢ 1 ，…，Ｎ
ＴＢN は電圧伝達用ＮＭＯＳトランジスタである。この
昇圧回路に用いられているＮＭＯＳトランジスタＮＴＤ
0 ，ＮＴＤ1 ，…，ＮＴＤN およびＮＴＢ0 ，ＮＴ
Ｂ1 ，…，ＮＴＢN はいわゆるウェル・イン・ウェル構
造で構成されている。すなわち、ＮＴＤ0 とＮＴＢ0 、
ＮＴＤ1 とＮＴＢ1 、…、ＮＴＤNとＮＴＢN がそれぞ
れ同一のｐウェル内に形成されている。
【００２４】ここで、昇圧段１を例として、この昇圧回
路の構成および動作について説明する。昇圧段１におい
ては、電荷運搬用のＮＭＯＳトランジスタＮＴＤ1 のド
レインおよびゲ−トがノ−ドＮＤ1 に接続され、ソ−ス
がノ−ドＮＤ2 に接続されている。電圧伝達用ＮＭＯＳ
トランジスタＮＴＢ1 のゲ−トがノ−ドＮＤ1 に接続さ
れ、ドレインがノ−ドＮＤ2 に接続されている。ＮＭＯ
ＳトランジスタＮＴＢ1のソ−スがＮＭＯＳトランジス
タＮＴＤ1 およびＮＴＢ1 の共通のｐウェルに接続され
ている。
路の構成および動作について説明する。昇圧段１におい
ては、電荷運搬用のＮＭＯＳトランジスタＮＴＤ1 のド
レインおよびゲ−トがノ−ドＮＤ1 に接続され、ソ−ス
がノ−ドＮＤ2 に接続されている。電圧伝達用ＮＭＯＳ
トランジスタＮＴＢ1 のゲ−トがノ−ドＮＤ1 に接続さ
れ、ドレインがノ−ドＮＤ2 に接続されている。ＮＭＯ
ＳトランジスタＮＴＢ1のソ−スがＮＭＯＳトランジス
タＮＴＤ1 およびＮＴＢ1 の共通のｐウェルに接続され
ている。
【００２５】このような構成により、たとえばノ−ドＮ
Ｄ1 が昇圧され、ノ−ドＮＤ2 がたたき下げられている
とき、すなわち、ノ−ドＮＤ1 の電圧Ｖ1 がノ−ドＮＤ
2 の電圧Ｖ2 より高い場合は、ハイレベルの電圧Ｖ1 が
電圧伝達用ＮＭＯＳトランジスタＮＴＢ1 のゲ−トに印
加されるため、ＮＭＯＳトランジスタＮＴＢ1 がオン状
態となり、ＮＭＯＳトランジスタＮＴＢ1 のソ−ス電圧
とノ−ドＮＤ2 の電圧Ｖ2 とは、同レベルとなる。
Ｄ1 が昇圧され、ノ−ドＮＤ2 がたたき下げられている
とき、すなわち、ノ−ドＮＤ1 の電圧Ｖ1 がノ−ドＮＤ
2 の電圧Ｖ2 より高い場合は、ハイレベルの電圧Ｖ1 が
電圧伝達用ＮＭＯＳトランジスタＮＴＢ1 のゲ−トに印
加されるため、ＮＭＯＳトランジスタＮＴＢ1 がオン状
態となり、ＮＭＯＳトランジスタＮＴＢ1 のソ−ス電圧
とノ−ドＮＤ2 の電圧Ｖ2 とは、同レベルとなる。
【００２６】次に、ノ−ドＮＤ1 がたたき下げられ、ノ
−ドＮＤ2 が昇圧されているとき、すなわち、ノ−ドＮ
Ｄ1 の電圧Ｖ1 がノ−ドＮＤ2 の電圧Ｖ2 より低い場合
は、ＮＭＯＳトランジスタＮＴＢ1 のソ−ス電圧はゲ−
ト電圧、すなわちノ−ドＮＤ 1 の電圧Ｖ1 とＮＭＯＳト
ランジスタのしきい値電圧Ｖthとの差電圧になる。この
とき、ＮＭＯＳトランジスタＮＴＢ1 のソ−スと基板
（ｐウェル）との電圧は等しいことから、電荷伝搬用Ｎ
ＭＯＳトランジスタＮＴＤ1 のしきい値電圧Ｖthはバッ
クバイアス効果の影響を受けることがなくなる。
−ドＮＤ2 が昇圧されているとき、すなわち、ノ−ドＮ
Ｄ1 の電圧Ｖ1 がノ−ドＮＤ2 の電圧Ｖ2 より低い場合
は、ＮＭＯＳトランジスタＮＴＢ1 のソ−ス電圧はゲ−
ト電圧、すなわちノ−ドＮＤ 1 の電圧Ｖ1 とＮＭＯＳト
ランジスタのしきい値電圧Ｖthとの差電圧になる。この
とき、ＮＭＯＳトランジスタＮＴＢ1 のソ−スと基板
（ｐウェル）との電圧は等しいことから、電荷伝搬用Ｎ
ＭＯＳトランジスタＮＴＤ1 のしきい値電圧Ｖthはバッ
クバイアス効果の影響を受けることがなくなる。
【００２７】すなわち、図１２の昇圧回路を用いること
により、基板のバックバイアス効果を抑制でき、昇圧回
路の効率を幾分改善できる。しかし、ＮＭＯＳトランジ
スタのしきい値電圧Ｖth落ちによる損失は依然として、
避けられない。
により、基板のバックバイアス効果を抑制でき、昇圧回
路の効率を幾分改善できる。しかし、ＮＭＯＳトランジ
スタのしきい値電圧Ｖth落ちによる損失は依然として、
避けられない。
【００２８】上述のように、ＮＭＯＳトランジスタを用
いる昇圧回路では、ＮＭＯＳトランジスタのしきい値電
圧Ｖth落ちによる損失が存在するため、所定の高電圧に
昇圧するために必要な昇圧段数が多くなり、昇圧回路の
効率が悪くなる。
いる昇圧回路では、ＮＭＯＳトランジスタのしきい値電
圧Ｖth落ちによる損失が存在するため、所定の高電圧に
昇圧するために必要な昇圧段数が多くなり、昇圧回路の
効率が悪くなる。
【００２９】ここで、図９の昇圧回路における各ノ−ド
の昇圧の過程を図１１を参照しながら考察してみる。各
ノ−ドにおいて、ポンピング用のキャパシタ容量をＣ，
各ノ−ドの浮遊容量をＣS とすると、各ノ−ドの電圧の
振幅はＶ＝ＣＶDD／ (Ｃ＋Ｃ S ) で与えられる。負荷に
電流を供給することにより生じた電圧降下ＶL 、ＮＭＯ
Ｓトランジスタのしきい値電圧をＶthとすると、図９の
昇圧回路の１段あたりの昇圧できる電圧は ＶN+1 −ＶN ＝Ｖ−Ｖth−ＶL …（４） となる。したがって、Ｎ段の昇圧回路の場合は、 ＶN −ＶDD＝Ｎ（Ｖ−Ｖth−ＶL ） …（５） となり、その出力電圧は Ｖout ＝ＶDD−Ｖth＋Ｎ（Ｖ−Ｖth−ＶL ） …（６） で与えられる。
の昇圧の過程を図１１を参照しながら考察してみる。各
ノ−ドにおいて、ポンピング用のキャパシタ容量をＣ，
各ノ−ドの浮遊容量をＣS とすると、各ノ−ドの電圧の
振幅はＶ＝ＣＶDD／ (Ｃ＋Ｃ S ) で与えられる。負荷に
電流を供給することにより生じた電圧降下ＶL 、ＮＭＯ
Ｓトランジスタのしきい値電圧をＶthとすると、図９の
昇圧回路の１段あたりの昇圧できる電圧は ＶN+1 −ＶN ＝Ｖ−Ｖth−ＶL …（４） となる。したがって、Ｎ段の昇圧回路の場合は、 ＶN −ＶDD＝Ｎ（Ｖ−Ｖth−ＶL ） …（５） となり、その出力電圧は Ｖout ＝ＶDD−Ｖth＋Ｎ（Ｖ−Ｖth−ＶL ） …（６） で与えられる。
【００３０】ここで、ＶDD＝１．５Ｖ，Ｃ＝３ｐＦ，Ｃ
S ＝０．１ｐＦ，Ｖth＝０．６Ｖ，ＶL ＝０．３Ｖとし
て計算すると、Ｖout ＝１８Ｖを得るためにはＮ＝３
１．１となり、３２段の昇圧回路が必要となる。
S ＝０．１ｐＦ，Ｖth＝０．６Ｖ，ＶL ＝０．３Ｖとし
て計算すると、Ｖout ＝１８Ｖを得るためにはＮ＝３
１．１となり、３２段の昇圧回路が必要となる。
【００３１】上記の計算においては、基板のバックバイ
アスの効果を考慮していないため、実際の場合は、１．
５Ｖから１８Ｖまで昇圧するためには、３２段以上の段
数が必要となり、この昇圧回路は極めて効率が悪いこと
がわかる。
アスの効果を考慮していないため、実際の場合は、１．
５Ｖから１８Ｖまで昇圧するためには、３２段以上の段
数が必要となり、この昇圧回路は極めて効率が悪いこと
がわかる。
【００３２】以上のように、従来の昇圧回路において
は、低電圧化した場合、高電圧、たとえばフラッシュメ
モリやＥＥＰＲＯＭの書き込み／消去に必要な１２Ｖや
１８Ｖの電圧を発生することは極めて困難なことであ
り、低い電源電圧でも効率よく昇圧できる方法が求めら
れている。
は、低電圧化した場合、高電圧、たとえばフラッシュメ
モリやＥＥＰＲＯＭの書き込み／消去に必要な１２Ｖや
１８Ｖの電圧を発生することは極めて困難なことであ
り、低い電源電圧でも効率よく昇圧できる方法が求めら
れている。
【００３３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的はトランスファゲ−トを構成するト
ランジスタのしきい値電圧落ちによる損失を解消でき、
低電源電圧であっても効率よく昇圧でき、トランスファ
ゲ−トの電流供給能力および回路自体の電流供給能力を
向上できる昇圧回路を提供することにある。
のであり、その目的はトランスファゲ−トを構成するト
ランジスタのしきい値電圧落ちによる損失を解消でき、
低電源電圧であっても効率よく昇圧でき、トランスファ
ゲ−トの電流供給能力および回路自体の電流供給能力を
向上できる昇圧回路を提供することにある。
【００３４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、昇圧用素子に接続されたノ−ドを有する
複数の昇圧段からなり、各昇圧段のノ−ドが前段のノ−
ドにトランスファゲ−トを介して接続され、互いに隣り
合うノ−ドが相補的に昇圧される昇圧回路であって、上
記各トランスファゲ−トが第１のｐチャネル金属絶縁膜
半導体トランジスタにより構成され、かつ、各ノ−ドの
昇圧段が、上記第１のｐチャネル金属絶縁膜半導体トラ
ンジスタのゲ−トと前々段のノ−ドとを前段のノ−ドの
レベルに応じて作動的に接続するｎチャネル金属絶縁膜
半導体トランジスタと、上記第１のｐチャネル金属絶縁
膜半導体トランジスタのゲ−トと自段のノ−ドとを前段
のノ−ドレベルに応じて作動的に接続する第２のｐチャ
ネル金属絶縁膜半導体トランジスタとを有する昇圧回路
である。
め、本発明は、昇圧用素子に接続されたノ−ドを有する
複数の昇圧段からなり、各昇圧段のノ−ドが前段のノ−
ドにトランスファゲ−トを介して接続され、互いに隣り
合うノ−ドが相補的に昇圧される昇圧回路であって、上
記各トランスファゲ−トが第１のｐチャネル金属絶縁膜
半導体トランジスタにより構成され、かつ、各ノ−ドの
昇圧段が、上記第１のｐチャネル金属絶縁膜半導体トラ
ンジスタのゲ−トと前々段のノ−ドとを前段のノ−ドの
レベルに応じて作動的に接続するｎチャネル金属絶縁膜
半導体トランジスタと、上記第１のｐチャネル金属絶縁
膜半導体トランジスタのゲ−トと自段のノ−ドとを前段
のノ−ドレベルに応じて作動的に接続する第２のｐチャ
ネル金属絶縁膜半導体トランジスタとを有する昇圧回路
である。
【００３５】本発明では、上記第１のｐチャネル金属絶
縁膜半導体トランジスタのｎウェルが各段ごとに分割さ
れている。
縁膜半導体トランジスタのｎウェルが各段ごとに分割さ
れている。
【００３６】また、本発明では、上記第１のｐチャネル
金属絶縁膜半導体トランジスタのｎウェルが複数の昇圧
段ごとに分割され、分割したｎウェルに含まれるノ−ド
の内、最も高いノ−ド電位によりｎウェルがバイアスさ
れている。
金属絶縁膜半導体トランジスタのｎウェルが複数の昇圧
段ごとに分割され、分割したｎウェルに含まれるノ−ド
の内、最も高いノ−ド電位によりｎウェルがバイアスさ
れている。
【００３７】
【作用】本発明によれば、たとえば、昇圧用素子により
昇圧段Ｎ−１のノ−ドが引き下げられ、昇圧段Ｎのノ−
ドが昇圧されると、昇圧段Ｎにおいて、ｎチャネル金属
絶縁膜半導体トランジスタ（以下ＮＭＯＳトランジスタ
という）および第２のｐチャネル金属絶縁膜半導体トラ
ンジスタ（以下ＰＭＯＳトランジスタという）のゲ−ト
に昇圧段Ｎ−１のロ−レベルのノ−ド電圧が印加される
ため、ＮＭＯＳトランジスタがオフ状態となり、第２の
ＰＭＯＳトランジスタがオン状態となる。これによっ
て、昇圧された昇圧段Ｎのノ−ド電圧が第２のＰＭＯＳ
トランジスタを介して、第１のＰＭＯＳトランジスタの
ゲ−トに印加され、第１のＰＭＯＳトランジスタがオフ
状態となることから、昇圧段Ｎのノ−ドから昇圧段Ｎ−
１のノ−ドに電流が逆流することが防止される。
昇圧段Ｎ−１のノ−ドが引き下げられ、昇圧段Ｎのノ−
ドが昇圧されると、昇圧段Ｎにおいて、ｎチャネル金属
絶縁膜半導体トランジスタ（以下ＮＭＯＳトランジスタ
という）および第２のｐチャネル金属絶縁膜半導体トラ
ンジスタ（以下ＰＭＯＳトランジスタという）のゲ−ト
に昇圧段Ｎ−１のロ−レベルのノ−ド電圧が印加される
ため、ＮＭＯＳトランジスタがオフ状態となり、第２の
ＰＭＯＳトランジスタがオン状態となる。これによっ
て、昇圧された昇圧段Ｎのノ−ド電圧が第２のＰＭＯＳ
トランジスタを介して、第１のＰＭＯＳトランジスタの
ゲ−トに印加され、第１のＰＭＯＳトランジスタがオフ
状態となることから、昇圧段Ｎのノ−ドから昇圧段Ｎ−
１のノ−ドに電流が逆流することが防止される。
【００３８】また、昇圧素子により、昇圧段Ｎ−１が昇
圧され、昇圧段Ｎが引き下げられると、昇圧段Ｎにおい
ては、ＮＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタのゲ−トに昇圧段Ｎ−１のハイレベルのノ−ド
電圧が印加され、ＮＭＯＳトランジスタがオン状態とな
り、第２のＰＭＯＳトランジスタがオフ状態となる。こ
れによって、前々段の昇圧段Ｎ−２のノ−ド電圧がＮＭ
ＯＳトランジスタを介して、トランスファゲ−トを構成
する第１のＰＭＯＳトランジスタのゲ−トに印加され、
第１のＰＭＯＳトランジスタがオン状態となり、昇圧段
Ｎ−１のノ−ドから昇圧段Ｎのノ−ドに向かって電流が
流れ、昇圧用素子の電荷が昇圧段Ｎのノ−ドに運ばれる
ことになる。これに伴い、ＭＯＳトランジスタのしきい
電圧Ｖth落ちによる損失なしに、昇圧段Ｎのノ−ド電圧
が昇圧される。
圧され、昇圧段Ｎが引き下げられると、昇圧段Ｎにおい
ては、ＮＭＯＳトランジスタおよび第２のＰＭＯＳトラ
ンジスタのゲ−トに昇圧段Ｎ−１のハイレベルのノ−ド
電圧が印加され、ＮＭＯＳトランジスタがオン状態とな
り、第２のＰＭＯＳトランジスタがオフ状態となる。こ
れによって、前々段の昇圧段Ｎ−２のノ−ド電圧がＮＭ
ＯＳトランジスタを介して、トランスファゲ−トを構成
する第１のＰＭＯＳトランジスタのゲ−トに印加され、
第１のＰＭＯＳトランジスタがオン状態となり、昇圧段
Ｎ−１のノ−ドから昇圧段Ｎのノ−ドに向かって電流が
流れ、昇圧用素子の電荷が昇圧段Ｎのノ−ドに運ばれる
ことになる。これに伴い、ＭＯＳトランジスタのしきい
電圧Ｖth落ちによる損失なしに、昇圧段Ｎのノ−ド電圧
が昇圧される。
【００３９】
【実施例１】図１は、本発明に係る昇圧回路の第一の実
施例を示す回路図である。図１においては、１，２，
…，Ｎ＋１は昇圧回路の各昇圧段、ＰＴＧ1 ，ＰＴ
Ｇ2 ，…，ＰＴＧN+1 は各昇圧段のトランスファゲ−ト
を構成するＰＭＯＳトランジスタ、ＮＴ1 ，ＮＴ2 ，
…，ＮＴN+1 はＮＭＯＳトランジスタ、ＰＴ1 ，Ｐ
Ｔ2 ，…，ＰＴN+1 はＰＭＯＳトランジスタ、Ｃ1 ，Ｃ
2 ，…，ＣN+1 は各昇圧段のポンピング用キャパシタ、
ＶDDは電源電圧、Ｐout は昇圧回路の出力部を構成する
ＰＭＯＳトランジスタ、Ｔout は昇圧回路の出力端子、
Ｖout は昇圧回路の出力電圧、ＬＤは昇圧回路の負荷、
ＣL およびＲL は負荷回路ＬＤの容量および抵抗、ｃｌ
ｋおよび /ｃｌｋは互いに相補的なレベルをとるクロッ
ク信号、Ｔ clk 、Ｔ/clkはクロック信号ｃｌｋおよび /
ｃｌｋの入力端子をそれぞれ示している。
施例を示す回路図である。図１においては、１，２，
…，Ｎ＋１は昇圧回路の各昇圧段、ＰＴＧ1 ，ＰＴ
Ｇ2 ，…，ＰＴＧN+1 は各昇圧段のトランスファゲ−ト
を構成するＰＭＯＳトランジスタ、ＮＴ1 ，ＮＴ2 ，
…，ＮＴN+1 はＮＭＯＳトランジスタ、ＰＴ1 ，Ｐ
Ｔ2 ，…，ＰＴN+1 はＰＭＯＳトランジスタ、Ｃ1 ，Ｃ
2 ，…，ＣN+1 は各昇圧段のポンピング用キャパシタ、
ＶDDは電源電圧、Ｐout は昇圧回路の出力部を構成する
ＰＭＯＳトランジスタ、Ｔout は昇圧回路の出力端子、
Ｖout は昇圧回路の出力電圧、ＬＤは昇圧回路の負荷、
ＣL およびＲL は負荷回路ＬＤの容量および抵抗、ｃｌ
ｋおよび /ｃｌｋは互いに相補的なレベルをとるクロッ
ク信号、Ｔ clk 、Ｔ/clkはクロック信号ｃｌｋおよび /
ｃｌｋの入力端子をそれぞれ示している。
【００４０】なお、ＮＭＯＳトランジスタＮＴ1 ，ＮＴ
2 ，…，ＮＴN+1 およびＰＭＯＳトランジスタＰＴ1 ，
ＰＴ2 ，…，ＰＴN+1 はトランスファゲ−トを構成する
ＰＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧ
N+1 をオン／オフさせるために設けられている。
2 ，…，ＮＴN+1 およびＰＭＯＳトランジスタＰＴ1 ，
ＰＴ2 ，…，ＰＴN+1 はトランスファゲ−トを構成する
ＰＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧ
N+1 をオン／オフさせるために設けられている。
【００４１】ここで、この昇圧回路の各段の構成を昇圧
段Ｎを例に図２を参照しつつ説明する。トランスファゲ
−トを構成するＰＭＯＳトランジスタＰＴＧN のドレイ
ンが昇圧段Ｎ−１のノ−ドＮＤN-1 に接続され、ＰＭＯ
ＳトランジスタＰＴＧN のソ−スが昇圧段Ｎのノ−ドＮ
ＤN に接続されている。ＮＭＯＳトランジスタＮＴN の
ゲ−トおよびＰＭＯＳトランジスタＰＴN のゲ−トが昇
圧段Ｎ−１のノ−ドＮＤ N-1 に接続されている。ＮＭＯ
ＳトランジスタＮＴN のドレインおよびＰＭＯＳトラン
ジスタＰＴN のドレインがトランスファゲ−トを構成す
るＰＭＯＳトランジスタＰＴＧN のゲ−トに接続されて
いる。ＮＭＯＳトランジスタＮＴN のソ−スが、昇圧段
Ｎ−２のノ−ドＮＤN-2 に接続され、ＰＭＯＳトランジ
スタＰＴNのソ−スが昇圧段Ｎのノ−ドＮＤN に接続さ
れている。
段Ｎを例に図２を参照しつつ説明する。トランスファゲ
−トを構成するＰＭＯＳトランジスタＰＴＧN のドレイ
ンが昇圧段Ｎ−１のノ−ドＮＤN-1 に接続され、ＰＭＯ
ＳトランジスタＰＴＧN のソ−スが昇圧段Ｎのノ−ドＮ
ＤN に接続されている。ＮＭＯＳトランジスタＮＴN の
ゲ−トおよびＰＭＯＳトランジスタＰＴN のゲ−トが昇
圧段Ｎ−１のノ−ドＮＤ N-1 に接続されている。ＮＭＯ
ＳトランジスタＮＴN のドレインおよびＰＭＯＳトラン
ジスタＰＴN のドレインがトランスファゲ−トを構成す
るＰＭＯＳトランジスタＰＴＧN のゲ−トに接続されて
いる。ＮＭＯＳトランジスタＮＴN のソ−スが、昇圧段
Ｎ−２のノ−ドＮＤN-2 に接続され、ＰＭＯＳトランジ
スタＰＴNのソ−スが昇圧段Ｎのノ−ドＮＤN に接続さ
れている。
【００４２】そして、図１に示すように、この昇圧回路
においては、奇数昇圧段のノ−ド、すなわちノ−ドＮＤ
1 ，ＮＤ3 …がポンピング用キャパシタＣ1 ，Ｃ3 ，…
を介して、クロック信号ｃｌｋの入力端子Ｔclk に接続
され、偶数昇圧段のノ−ド、すなわち、ノ−ドＮＤ2 ，
ＮＤ4 …がポンピング用キャパシタＣ2 ，Ｃ4 ，…を介
して、クロック信号 /ｃｌｋの入力端子Ｔ/clkに接続さ
れている。
においては、奇数昇圧段のノ−ド、すなわちノ−ドＮＤ
1 ，ＮＤ3 …がポンピング用キャパシタＣ1 ，Ｃ3 ，…
を介して、クロック信号ｃｌｋの入力端子Ｔclk に接続
され、偶数昇圧段のノ−ド、すなわち、ノ−ドＮＤ2 ，
ＮＤ4 …がポンピング用キャパシタＣ2 ，Ｃ4 ，…を介
して、クロック信号 /ｃｌｋの入力端子Ｔ/clkに接続さ
れている。
【００４３】また、昇圧段１のＮＭＯＳトランジスタＮ
Ｔ1 およびＰＭＯＳトランジスタＰＴ1 のゲ−トがクロ
ック信号 /ｃｌｋの入力端子Ｔ/clkに接続され、ＮＭＯ
ＳトランジスタＮＴ1 のソ−スがクロック信号ｃｌｋの
入力端子Ｔclk に接続され、ＰＭＯＳトランジスタＰＴ
1 のソ−スが昇圧段１のノ−ドＮＤ1 に接続されてい
る。さらに、昇圧段１のトランスファゲ−トを構成する
ＰＭＯＳトランジスタＰＴＧ1 のソ−スが昇圧段１のノ
−ドＮＤ1 に接続され、ＰＭＯＳトランジスタＰＴＧ1
のドレインが電源電圧の供給線に接続され、電源電圧Ｖ
DDが供給される。
Ｔ1 およびＰＭＯＳトランジスタＰＴ1 のゲ−トがクロ
ック信号 /ｃｌｋの入力端子Ｔ/clkに接続され、ＮＭＯ
ＳトランジスタＮＴ1 のソ−スがクロック信号ｃｌｋの
入力端子Ｔclk に接続され、ＰＭＯＳトランジスタＰＴ
1 のソ−スが昇圧段１のノ−ドＮＤ1 に接続されてい
る。さらに、昇圧段１のトランスファゲ−トを構成する
ＰＭＯＳトランジスタＰＴＧ1 のソ−スが昇圧段１のノ
−ドＮＤ1 に接続され、ＰＭＯＳトランジスタＰＴＧ1
のドレインが電源電圧の供給線に接続され、電源電圧Ｖ
DDが供給される。
【００４４】さらに昇圧回路の出力部にはＰＭＯＳトラ
ンジスタＰout が用いられ、ＰＭＯＳトランジスタＰ
out のゲ−トが昇圧段Ｎ＋１のトランジスタＰＴＧN+1
のゲ−トに接続され、ＰＭＯＳトランジスタＰout のド
レインが昇圧段Ｎのノ−ドＮＤ N に接続され、ＰＭＯＳ
トランジスタＰout のソ−スが昇圧回路の出力端子Ｔou
t に接続されている。
ンジスタＰout が用いられ、ＰＭＯＳトランジスタＰ
out のゲ−トが昇圧段Ｎ＋１のトランジスタＰＴＧN+1
のゲ−トに接続され、ＰＭＯＳトランジスタＰout のド
レインが昇圧段Ｎのノ−ドＮＤ N に接続され、ＰＭＯＳ
トランジスタＰout のソ−スが昇圧回路の出力端子Ｔou
t に接続されている。
【００４５】このような構成において、出力部のＰＭＯ
ＳトランジスタＰout が昇圧段Ｎ＋１のトランスファゲ
−トを構成するＰＭＯＳトランジスタＰＴＧN+1 と同様
な動作をする。これによって、昇圧段Ｎのノ−ドＮＤN
の電圧がこの出力用ＰＭＯＳトランジスタＰout を介し
て、出力端子Ｔout に伝達される。昇圧段Ｎ＋１は昇圧
段Ｎのトランスファゲ−トを構成するＰＭＯＳトランジ
スタＰＴＧN をオフさせる電圧を発生するために設けら
れている。
ＳトランジスタＰout が昇圧段Ｎ＋１のトランスファゲ
−トを構成するＰＭＯＳトランジスタＰＴＧN+1 と同様
な動作をする。これによって、昇圧段Ｎのノ−ドＮＤN
の電圧がこの出力用ＰＭＯＳトランジスタＰout を介し
て、出力端子Ｔout に伝達される。昇圧段Ｎ＋１は昇圧
段Ｎのトランスファゲ−トを構成するＰＭＯＳトランジ
スタＰＴＧN をオフさせる電圧を発生するために設けら
れている。
【００４６】なお、本第１の実施例においては、昇圧回
路のトランスファゲ−トを構成する各昇圧段のＰＭＯＳ
トランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧN+1 のｎ
ウェルを各ＰＭＯＳトランジスタごとに分割するように
構成されている。
路のトランスファゲ−トを構成する各昇圧段のＰＭＯＳ
トランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧN+1 のｎ
ウェルを各ＰＭＯＳトランジスタごとに分割するように
構成されている。
【００４７】クロック信号ｃｌｋおよびクロック信号 /
ｃｌｋは、図１０に示すように、所定の周期において、
相互的に電源電圧レベルＶDDおよび０Ｖレベルをとる相
補的なクロック信号である。以下に、クロック信号ｃｌ
ｋが電源電圧レベルＶDD、クロック信号 /ｃｌｋが０Ｖ
レベルをとる期間をａ期間、クロック信号ｃｌｋが０Ｖ
レベル、クロック信号 /ｃｌｋが電源電圧レベルＶDDを
とる期間をｂ期間として図１に示す昇圧回路の動作を図
２および図３を参照しつつ説明する。
ｃｌｋは、図１０に示すように、所定の周期において、
相互的に電源電圧レベルＶDDおよび０Ｖレベルをとる相
補的なクロック信号である。以下に、クロック信号ｃｌ
ｋが電源電圧レベルＶDD、クロック信号 /ｃｌｋが０Ｖ
レベルをとる期間をａ期間、クロック信号ｃｌｋが０Ｖ
レベル、クロック信号 /ｃｌｋが電源電圧レベルＶDDを
とる期間をｂ期間として図１に示す昇圧回路の動作を図
２および図３を参照しつつ説明する。
【００４８】なお、図２はクロック信号ｃｌｋ＝ＶDD、
クロック信号 /ｃｌｋ＝０Ｖのとき、すなわちａ期間の
とき、また図３はクロック信号ｃｌｋ＝０Ｖ、クロック
信号/ｃｌｋ＝ＶDDのとき、すなわちｂ期間のときの昇
圧回路の動作を説明するための図であって、ここでは、
昇圧段Ｎ−１、Ｎを例に説明する。
クロック信号 /ｃｌｋ＝０Ｖのとき、すなわちａ期間の
とき、また図３はクロック信号ｃｌｋ＝０Ｖ、クロック
信号/ｃｌｋ＝ＶDDのとき、すなわちｂ期間のときの昇
圧回路の動作を説明するための図であって、ここでは、
昇圧段Ｎ−１、Ｎを例に説明する。
【００４９】まず、ａ期間のとき、クロック信号ｃｌｋ
が電源電圧ＶDDレベル、クロック信号 /ｃｌｋが０Ｖレ
ベルをとるため、キャパシタＣN-2 およびＣN の容量結
合によりノ−ドＮＤN-2 およびＮＤN が、たとえば電源
電圧分ＶDDだけ昇圧され、ノ−ドＮＤN-1 が引き下げら
れる。
が電源電圧ＶDDレベル、クロック信号 /ｃｌｋが０Ｖレ
ベルをとるため、キャパシタＣN-2 およびＣN の容量結
合によりノ−ドＮＤN-2 およびＮＤN が、たとえば電源
電圧分ＶDDだけ昇圧され、ノ−ドＮＤN-1 が引き下げら
れる。
【００５０】一方、ｂ期間において、クロック信号ｃｌ
ｋが０Ｖレベル、クロック信号 /ｃｌｋが電源電圧ＶDD
レベルをとるため、キャパシタＣN-1 の容量結合によ
り、ノ−ドＮＤN-1 が電源電圧分ＶDDだけ昇圧され、ノ
−ドＮＤN-2 およびＮＤN が引き下げられる。
ｋが０Ｖレベル、クロック信号 /ｃｌｋが電源電圧ＶDD
レベルをとるため、キャパシタＣN-1 の容量結合によ
り、ノ−ドＮＤN-1 が電源電圧分ＶDDだけ昇圧され、ノ
−ドＮＤN-2 およびＮＤN が引き下げられる。
【００５１】図４はこの昇圧回路においてノ−ドＮＤ
N-2 、ＮＤN-1 およびＮＤN の電位を示す波形図であ
る。図４に示すように、相補的なレベルＶDDまたは０Ｖ
をとるクロック信号ｃｌｋおよび /ｃｌｋをポンピング
用キャパシタＣN-2 、ＣN-1 およびＣN に入力させるこ
とにより、出力側に向かって電流が流れ、キャパシタＣ
N-2 、ＣN-1 およびＣN の電荷が順次に運ばれることに
なる。
N-2 、ＮＤN-1 およびＮＤN の電位を示す波形図であ
る。図４に示すように、相補的なレベルＶDDまたは０Ｖ
をとるクロック信号ｃｌｋおよび /ｃｌｋをポンピング
用キャパシタＣN-2 、ＣN-1 およびＣN に入力させるこ
とにより、出力側に向かって電流が流れ、キャパシタＣ
N-2 、ＣN-1 およびＣN の電荷が順次に運ばれることに
なる。
【００５２】具体的に、まず、ａ期間では、クロック信
号ｃｌｋが電源電圧ＶDDレベル、クロック信号 /ｃｌｋ
が０Ｖレベルをとるため、図２に示すように、キャパシ
タＣ N-2 およびＣN の容量結合によりノ−ドＮＤN-2 お
よびＮＤN が電源電圧分ＶDDだけ昇圧され、ノ−ドＮＤ
N-1 が引き下げられる。このため、昇圧段Ｎ−１におい
て、ＮＭＯＳトランジスタＮＴN-1 およびＰＭＯＳトラ
ンジスタＰＴN-1 のゲ−トにハイレベルの電圧が印加さ
れ、ＮＭＯＳトランジスタＮＴN-1 がオン状態となり、
ＰＭＯＳトランジスタＰＴN-1 がオフ状態となるため、
昇圧段Ｎ−３のノ−ドの低い電位がＮＭＯＳトランジス
タＮＴN-1 を介して、昇圧段Ｎ−１のトランスファゲ−
トを構成するＰＭＯＳトランジスタＰＴＧN-1 のゲ−ト
に印加され、ＰＭＯＳトランジスタＰＴＧN-1 がオン状
態となる。そして、ノ−ドＮＤN- 2 が昇圧されると伴
い、ＰＭＯＳトランジスタＰＴＧN-1 のソ−スおよびド
レインの間に電圧ＶDDが印加されるため、ノ−ドＮＤ
N-2 から次段のノ−ドＮＤN-1に向かって電流ｉN-1 が
流れ、キャパシタＣN-2 の電荷がノ−ドＮＤN-1 に運ば
れる。
号ｃｌｋが電源電圧ＶDDレベル、クロック信号 /ｃｌｋ
が０Ｖレベルをとるため、図２に示すように、キャパシ
タＣ N-2 およびＣN の容量結合によりノ−ドＮＤN-2 お
よびＮＤN が電源電圧分ＶDDだけ昇圧され、ノ−ドＮＤ
N-1 が引き下げられる。このため、昇圧段Ｎ−１におい
て、ＮＭＯＳトランジスタＮＴN-1 およびＰＭＯＳトラ
ンジスタＰＴN-1 のゲ−トにハイレベルの電圧が印加さ
れ、ＮＭＯＳトランジスタＮＴN-1 がオン状態となり、
ＰＭＯＳトランジスタＰＴN-1 がオフ状態となるため、
昇圧段Ｎ−３のノ−ドの低い電位がＮＭＯＳトランジス
タＮＴN-1 を介して、昇圧段Ｎ−１のトランスファゲ−
トを構成するＰＭＯＳトランジスタＰＴＧN-1 のゲ−ト
に印加され、ＰＭＯＳトランジスタＰＴＧN-1 がオン状
態となる。そして、ノ−ドＮＤN- 2 が昇圧されると伴
い、ＰＭＯＳトランジスタＰＴＧN-1 のソ−スおよびド
レインの間に電圧ＶDDが印加されるため、ノ−ドＮＤ
N-2 から次段のノ−ドＮＤN-1に向かって電流ｉN-1 が
流れ、キャパシタＣN-2 の電荷がノ−ドＮＤN-1 に運ば
れる。
【００５３】一方、昇圧段Ｎ−１において、ポンピング
用キャパシタＣN-1 を介して、クロック信号 /ｃｌｋの
入力端子Ｔ/clkに接続されているノ−ドＮＤN-1 が引き
下げられるため、昇圧段ＮにおけるＮＭＯＳトランジス
タＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−トに
ロ−レベルの電圧が印加され、ＮＭＯＳトランジスタＮ
ＴN はオフ状態となり、ＰＭＯＳトランジスタＰＴN が
オン状態となる。このため、ノ−ドＮＤN のハイレベル
の電圧がＰＭＯＳトランジスタＰＴN を介して、昇圧段
ＮのＰＭＯＳトランスファゲ−トＰＴＧN のゲ−トに印
加され、ＰＭＯＳトランジスタＰＴＧN がオフ状態とな
り、昇圧されたノ−ドＮＤN から引き下げられたノ−ド
ＮＤN-1 に向かって電流の逆流が防止される。
用キャパシタＣN-1 を介して、クロック信号 /ｃｌｋの
入力端子Ｔ/clkに接続されているノ−ドＮＤN-1 が引き
下げられるため、昇圧段ＮにおけるＮＭＯＳトランジス
タＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−トに
ロ−レベルの電圧が印加され、ＮＭＯＳトランジスタＮ
ＴN はオフ状態となり、ＰＭＯＳトランジスタＰＴN が
オン状態となる。このため、ノ−ドＮＤN のハイレベル
の電圧がＰＭＯＳトランジスタＰＴN を介して、昇圧段
ＮのＰＭＯＳトランスファゲ−トＰＴＧN のゲ−トに印
加され、ＰＭＯＳトランジスタＰＴＧN がオフ状態とな
り、昇圧されたノ−ドＮＤN から引き下げられたノ−ド
ＮＤN-1 に向かって電流の逆流が防止される。
【００５４】次に、ｂ期間では、クロック信号ｃｌｋが
０Ｖレベル、クロック信号 /ｃｌｋが電源電圧ＶDDレベ
ルをとるため、図３に示すように、キャパシタＣN-1 の
容量結合によりノ−ドＮＤN-1 が、電源電圧分ＶDDだけ
昇圧され、ノ−ドＮＤN-2 およびＮＤN が引き下げられ
る。このため、昇圧段Ｎにおいては、ＮＭＯＳトランジ
スタＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−ト
にハイレベルの電圧が印加され、ＮＭＯＳトランジスタ
ＮＴN がオン状態となり、ＰＭＯＳトランジスタＰＴN
がオフ状態となるため、昇圧段Ｎ−２のノ−ドＮＤN-2
の低い電位がＮＭＯＳトランジスタＮＴN を介して、昇
圧段Ｎのトランスファゲ−トを構成するＰＭＯＳトラン
ジスタＰＴＧN のゲ−トに印加され、ＰＭＯＳトランジ
スタＰＴＧN がオン状態となる。そして、ノ−ドＮＤ
N-1 が昇圧され、ノ−ドＮＤN が引き下げられたことに
伴い、昇圧段ＮのＰＭＯＳトランジスタＰＴＧN のドレ
インおよびソ−スの間に所定の電圧が印加されるため、
次段のノ−ドＮＤN に向かって電流ｉN が流れ、キャパ
シタＣN-1 の電荷がノ−ドＮＤN に運ばれる。
０Ｖレベル、クロック信号 /ｃｌｋが電源電圧ＶDDレベ
ルをとるため、図３に示すように、キャパシタＣN-1 の
容量結合によりノ−ドＮＤN-1 が、電源電圧分ＶDDだけ
昇圧され、ノ−ドＮＤN-2 およびＮＤN が引き下げられ
る。このため、昇圧段Ｎにおいては、ＮＭＯＳトランジ
スタＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−ト
にハイレベルの電圧が印加され、ＮＭＯＳトランジスタ
ＮＴN がオン状態となり、ＰＭＯＳトランジスタＰＴN
がオフ状態となるため、昇圧段Ｎ−２のノ−ドＮＤN-2
の低い電位がＮＭＯＳトランジスタＮＴN を介して、昇
圧段Ｎのトランスファゲ−トを構成するＰＭＯＳトラン
ジスタＰＴＧN のゲ−トに印加され、ＰＭＯＳトランジ
スタＰＴＧN がオン状態となる。そして、ノ−ドＮＤ
N-1 が昇圧され、ノ−ドＮＤN が引き下げられたことに
伴い、昇圧段ＮのＰＭＯＳトランジスタＰＴＧN のドレ
インおよびソ−スの間に所定の電圧が印加されるため、
次段のノ−ドＮＤN に向かって電流ｉN が流れ、キャパ
シタＣN-1 の電荷がノ−ドＮＤN に運ばれる。
【００５５】一方、昇圧段Ｎ−２およびＮにおいては、
ポンピング用キャパシタＣN-2 、Ｃ N を介してクロック
信号ｃｌｋの入力端子Ｔclk に接続されているノ−ドＮ
ＤN- 2 およびノ−ドＮＤN が引き下げられるため、昇圧
段Ｎ−１のＮＭＯＳトランジスタＮＴN-1 およびＰＭＯ
ＳトランジスタＰＴN-1 のゲ−トにロ−レベルの電圧が
印加され、ＮＭＯＳトランジスタＮＴN-1 はオフ状態と
なり、ＰＭＯＳトランジスタＰＴN-1 がオン状態とな
る。このため、ノ−ドＮＤN-1 のハイレベルの電圧がＰ
ＭＯＳトランジスタＰＴN-1 を介して、昇圧段Ｎ−１の
トランスファゲ−トを構成するＰＭＯＳトランジスタＰ
ＴＧN-1 のゲ−トに印加され、ＰＭＯＳトランジスタＰ
ＴＧN-1 がオフ状態となり、昇圧されたノ−ドＮＤN-1
から引き下げられたノ−ドＮＤN-2 に向かって電流の逆
流が防止される。
ポンピング用キャパシタＣN-2 、Ｃ N を介してクロック
信号ｃｌｋの入力端子Ｔclk に接続されているノ−ドＮ
ＤN- 2 およびノ−ドＮＤN が引き下げられるため、昇圧
段Ｎ−１のＮＭＯＳトランジスタＮＴN-1 およびＰＭＯ
ＳトランジスタＰＴN-1 のゲ−トにロ−レベルの電圧が
印加され、ＮＭＯＳトランジスタＮＴN-1 はオフ状態と
なり、ＰＭＯＳトランジスタＰＴN-1 がオン状態とな
る。このため、ノ−ドＮＤN-1 のハイレベルの電圧がＰ
ＭＯＳトランジスタＰＴN-1 を介して、昇圧段Ｎ−１の
トランスファゲ−トを構成するＰＭＯＳトランジスタＰ
ＴＧN-1 のゲ−トに印加され、ＰＭＯＳトランジスタＰ
ＴＧN-1 がオフ状態となり、昇圧されたノ−ドＮＤN-1
から引き下げられたノ−ドＮＤN-2 に向かって電流の逆
流が防止される。
【００５６】昇圧回路の各段において、以上の動作が順
次繰り返されて、所定の高電圧Ｖou t が昇圧回路の出力
端子Ｔout に現れることになる。
次繰り返されて、所定の高電圧Ｖou t が昇圧回路の出力
端子Ｔout に現れることになる。
【００５７】次に、図４を参照しつつ、上述の昇圧の過
程における各ノ−ドの電圧について具体的に考察する。
図４において、ＶN-3 、ＶN-2 、ＶN-1 およびＶN は各
昇圧段のノ−ドＮＤN- 3 、ＮＤN-2 、ＮＤN-1 およびＮ
ＤN のノ−ド電位を、Ｖは一段あたり昇圧できる電圧
を、ＶL は負荷に電流を供給することにより生じた電圧
降下をそれぞれ表す。
程における各ノ−ドの電圧について具体的に考察する。
図４において、ＶN-3 、ＶN-2 、ＶN-1 およびＶN は各
昇圧段のノ−ドＮＤN- 3 、ＮＤN-2 、ＮＤN-1 およびＮ
ＤN のノ−ド電位を、Ｖは一段あたり昇圧できる電圧
を、ＶL は負荷に電流を供給することにより生じた電圧
降下をそれぞれ表す。
【００５８】ポンピング用キャパシタの容量をＣ、各ノ
−ドの浮遊容量をＣS とすると、各ノ−ドの電圧の振幅
は、次式で与えられる。 Ｖ＝ＣＶDD／（Ｃ＋ＣS ） …（７）
−ドの浮遊容量をＣS とすると、各ノ−ドの電圧の振幅
は、次式で与えられる。 Ｖ＝ＣＶDD／（Ｃ＋ＣS ） …（７）
【００５９】本昇圧回路によれば、ＭＯＳトランジスタ
のしきい値Ｖth落ちによる損失がないため、各ノ−ドの
電圧は、次式で与えられる。 ＶN ＝ＶDD＋Ｎ（Ｖ−ＶL ） …（８）
のしきい値Ｖth落ちによる損失がないため、各ノ−ドの
電圧は、次式で与えられる。 ＶN ＝ＶDD＋Ｎ（Ｖ−ＶL ） …（８）
【００６０】ここで、たとえば、ＶDD＝１．５Ｖ，Ｃ＝
３ｐＦ，ＣS ＝０．１ｐＦ，ＶL ＝０．３Ｖとして計算
すると、Ｖout ＝１８Ｖを得るためにはＮ＝１１．３と
なり、１２段の昇圧回路が必要となる。従来の昇圧回路
においては、ＮＭＯＳトランジスタのしきい値電圧Ｖth
落ちによる損失が存在するため、同様の条件において、
Ｖout ＝１８Ｖを得るために昇圧段３２段も必要であっ
た。したがって、従来の昇圧回路と比べると、電源電圧
および昇圧された高電圧が同様な場合は、昇圧のために
必要な段数が少なくて済み、昇圧回路の効率が改善され
たことになる。
３ｐＦ，ＣS ＝０．１ｐＦ，ＶL ＝０．３Ｖとして計算
すると、Ｖout ＝１８Ｖを得るためにはＮ＝１１．３と
なり、１２段の昇圧回路が必要となる。従来の昇圧回路
においては、ＮＭＯＳトランジスタのしきい値電圧Ｖth
落ちによる損失が存在するため、同様の条件において、
Ｖout ＝１８Ｖを得るために昇圧段３２段も必要であっ
た。したがって、従来の昇圧回路と比べると、電源電圧
および昇圧された高電圧が同様な場合は、昇圧のために
必要な段数が少なくて済み、昇圧回路の効率が改善され
たことになる。
【００６１】さらに、図４を参照して本第１の実施例の
昇圧の過程における各ノ−ドの電圧を具体的に説明す
る。まずａ期間、すなわち、クロック信号ｃｌｋ＝
ＶDD、クロック信号 /ｃｌｋ＝ＧＮＤのとき、ノ−ドＮ
ＤN の電位は、ＶDD＋Ｎ（Ｖ−ＶL ）となり、ノ−ドＮ
ＤN-1 およびＮＤN-2 の電位は、ＶDD＋ (Ｎ−２)(Ｖ−
ＶL ) となる。このとき、昇圧段ＮのＮＭＯＳトランジ
スタＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−ト
にロ−レベルの電圧が印加され、ＮＭＯＳトランジスタ
ＮＴN はオフ状態となり、ＰＭＯＳトランジスタＰＴN
がオン状態となる。このため、ノ−ドＮＤ N の電圧ＶDD
＋Ｎ（Ｖ−ＶL ）がＰＭＯＳトランジスタＰＴN を介し
て、トランスファゲ−トを構成するＰＭＯＳトランジス
タＰＴＧN のゲ−トに印加され、ＰＭＯＳトランジスタ
ＰＴＧN がオフ状態となり、ノ−ドＮＤN からＮＤN-1
への電流の逆流を防ぐことができる。
昇圧の過程における各ノ−ドの電圧を具体的に説明す
る。まずａ期間、すなわち、クロック信号ｃｌｋ＝
ＶDD、クロック信号 /ｃｌｋ＝ＧＮＤのとき、ノ−ドＮ
ＤN の電位は、ＶDD＋Ｎ（Ｖ−ＶL ）となり、ノ−ドＮ
ＤN-1 およびＮＤN-2 の電位は、ＶDD＋ (Ｎ−２)(Ｖ−
ＶL ) となる。このとき、昇圧段ＮのＮＭＯＳトランジ
スタＮＴN およびＰＭＯＳトランジスタＰＴN のゲ−ト
にロ−レベルの電圧が印加され、ＮＭＯＳトランジスタ
ＮＴN はオフ状態となり、ＰＭＯＳトランジスタＰＴN
がオン状態となる。このため、ノ−ドＮＤ N の電圧ＶDD
＋Ｎ（Ｖ−ＶL ）がＰＭＯＳトランジスタＰＴN を介し
て、トランスファゲ−トを構成するＰＭＯＳトランジス
タＰＴＧN のゲ−トに印加され、ＰＭＯＳトランジスタ
ＰＴＧN がオフ状態となり、ノ−ドＮＤN からＮＤN-1
への電流の逆流を防ぐことができる。
【００６２】次に、ｂ期間、すなわち、クロック信号ｃ
ｌｋ＝ＧＮＤ、 クロック信号 /ｃｌｋ＝ＶDDのとき、
ノ−ドＮＤN およびＮＤN-1 の電位は、ＶDD＋ (Ｎ−
１)(Ｖ−ＶL ) となり、ノ−ドＮＤN-2 の電位は、ＶDD
＋ (Ｎ−３)(Ｖ−ＶL ) となる。このとき、昇圧段Ｎの
ＮＭＯＳトランジスタＮＴN およびＰＭＯＳトランジス
タＰＴN のゲ−トにハイレベルの電圧が印加され、ＮＭ
ＯＳトランジスタＮＴNがオン状態となり、ＰＭＯＳト
ランジスタＰＴN がオフ状態となる。このため、ノ−ド
ＮＤN-2 の電圧ＶDD＋ (Ｎ−３)(Ｖ−ＶL ) がＮＭＯＳ
トランジスタＮＴ N を介して、トランスファゲ−トを構
成するＰＭＯＳトランジスタＰＴＧN のゲ−トに印加さ
れ、ＰＭＯＳトランジスタＰＴＧN がオン状態となり、
ＭＯＳトランジスタのしきい値Ｖth落ちによる損失なし
に、ノ−ドＮＤN-1 の電位がＮＤNに伝達される。この
とき、トランスファゲ−トＰＴＧN のゲ−ト−ソ−ス間
電圧Ｖgsは２（Ｖ−ＶL ）となるため、トランスファゲ
−トＰＴＧN の電流供給能力を高くすることができる。
これによって、昇圧回路の負荷に対する電流供給能力も
向上できる。
ｌｋ＝ＧＮＤ、 クロック信号 /ｃｌｋ＝ＶDDのとき、
ノ−ドＮＤN およびＮＤN-1 の電位は、ＶDD＋ (Ｎ−
１)(Ｖ−ＶL ) となり、ノ−ドＮＤN-2 の電位は、ＶDD
＋ (Ｎ−３)(Ｖ−ＶL ) となる。このとき、昇圧段Ｎの
ＮＭＯＳトランジスタＮＴN およびＰＭＯＳトランジス
タＰＴN のゲ−トにハイレベルの電圧が印加され、ＮＭ
ＯＳトランジスタＮＴNがオン状態となり、ＰＭＯＳト
ランジスタＰＴN がオフ状態となる。このため、ノ−ド
ＮＤN-2 の電圧ＶDD＋ (Ｎ−３)(Ｖ−ＶL ) がＮＭＯＳ
トランジスタＮＴ N を介して、トランスファゲ−トを構
成するＰＭＯＳトランジスタＰＴＧN のゲ−トに印加さ
れ、ＰＭＯＳトランジスタＰＴＧN がオン状態となり、
ＭＯＳトランジスタのしきい値Ｖth落ちによる損失なし
に、ノ−ドＮＤN-1 の電位がＮＤNに伝達される。この
とき、トランスファゲ−トＰＴＧN のゲ−ト−ソ−ス間
電圧Ｖgsは２（Ｖ−ＶL ）となるため、トランスファゲ
−トＰＴＧN の電流供給能力を高くすることができる。
これによって、昇圧回路の負荷に対する電流供給能力も
向上できる。
【００６３】上記のように、本第１の実施例によれば、
昇圧回路の各昇圧段において、各ノ−ドの電位の分離、
伝達用のトランスファゲ−トとしてＰＭＯＳトランジス
タを用いることによって、ＭＯＳトランジスタのしきい
値電圧Ｖth落ちによる損失なしに昇圧することができ
る。その結果、少ない昇圧段で低い電源電圧から高電圧
までに昇圧できる昇圧回路を実現でき、昇圧回路の効率
の向上を実現できる。
昇圧回路の各昇圧段において、各ノ−ドの電位の分離、
伝達用のトランスファゲ−トとしてＰＭＯＳトランジス
タを用いることによって、ＭＯＳトランジスタのしきい
値電圧Ｖth落ちによる損失なしに昇圧することができ
る。その結果、少ない昇圧段で低い電源電圧から高電圧
までに昇圧できる昇圧回路を実現でき、昇圧回路の効率
の向上を実現できる。
【００６４】トランスファゲ−トとしてのＰＭＯＳトラ
ンジスタＰＴＧN がオン状態にあるとき、ゲ−ト電圧と
して前段のノ−ドの電位が印加され、高いゲ−ト−ソ−
ス間電圧が与えられる。これによって、トランスファゲ
−トの電流供給能力を高め、ひいては、昇圧回路の電流
供給能力を向上できる。
ンジスタＰＴＧN がオン状態にあるとき、ゲ−ト電圧と
して前段のノ−ドの電位が印加され、高いゲ−ト−ソ−
ス間電圧が与えられる。これによって、トランスファゲ
−トの電流供給能力を高め、ひいては、昇圧回路の電流
供給能力を向上できる。
【００６５】図５は本発明の昇圧回路および従来の昇圧
回路の出力電圧を比較したシミュレ−ション波形を示す
波形図である。なお、シミュレ−ションの条件として、
電源電圧はＶDD＝１．５Ｖ、昇圧段数を４段とする。図
５に示すように、同じ昇圧段数４段から構成された昇圧
回路により、本発明の昇圧回路は、約６Ｖまで昇圧でき
るが、従来の昇圧回路は約２．５Ｖまでしか昇圧できな
い。
回路の出力電圧を比較したシミュレ−ション波形を示す
波形図である。なお、シミュレ−ションの条件として、
電源電圧はＶDD＝１．５Ｖ、昇圧段数を４段とする。図
５に示すように、同じ昇圧段数４段から構成された昇圧
回路により、本発明の昇圧回路は、約６Ｖまで昇圧でき
るが、従来の昇圧回路は約２．５Ｖまでしか昇圧できな
い。
【００６６】なお、上記の本第１の実施例においては、
昇圧回路のトランスファゲ−トを構成する各昇圧段のＰ
ＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧ
N+1 のｎウェルを各ＰＭＯＳトランジスタごとに分割し
ているため、基板のバックバイアスによる影響を抑制で
きる利点がある。
昇圧回路のトランスファゲ−トを構成する各昇圧段のＰ
ＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧ
N+1 のｎウェルを各ＰＭＯＳトランジスタごとに分割し
ているため、基板のバックバイアスによる影響を抑制で
きる利点がある。
【００６７】
【実施例２】図６は本発明に係る昇圧回路の第２の実施
例を示す回路図である。本第２の実施例が上記の第１の
実施例と異なる点は、昇圧回路のトランスファゲ−トを
構成する各昇圧段のＰＭＯＳトランジスタＰＴＧ1 ，Ｐ
ＴＧ2 ，…，ＰＴＧN+1 のｎウェルを複数段のＰＭＯＳ
トランジスタごとに分割し、そして、分割したｎウェル
に含まれるノ−ドの内、最も高いノ−ドの電位によりｎ
ウェルがバイアスされることにある。
例を示す回路図である。本第２の実施例が上記の第１の
実施例と異なる点は、昇圧回路のトランスファゲ−トを
構成する各昇圧段のＰＭＯＳトランジスタＰＴＧ1 ，Ｐ
ＴＧ2 ，…，ＰＴＧN+1 のｎウェルを複数段のＰＭＯＳ
トランジスタごとに分割し、そして、分割したｎウェル
に含まれるノ−ドの内、最も高いノ−ドの電位によりｎ
ウェルがバイアスされることにある。
【００６８】本実施例において、図６に示すように、た
とえば、トランスファゲ−トを構成する各昇圧段のＰＭ
ＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧN+1
のｎウェルを３段ごとに分割して、分割したｎウェルが
３段目のノ−ドの電位でバイアスされるように構成して
いる。
とえば、トランスファゲ−トを構成する各昇圧段のＰＭ
ＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧN+1
のｎウェルを３段ごとに分割して、分割したｎウェルが
３段目のノ−ドの電位でバイアスされるように構成して
いる。
【００６９】このような構成においては、基板バイアス
効果によりＭＯＳトランジスタのしきい値Ｖthが幾分高
くなるが、電源電圧をある程度高くとり、ＰＭＯＳトラ
ンスファゲ−トを十分にオンできるようにすれば、ｎウ
ェルの分割数が少なくなり、昇圧回路の基板のレイアウ
ト面積を小さくすることができる利点がある。
効果によりＭＯＳトランジスタのしきい値Ｖthが幾分高
くなるが、電源電圧をある程度高くとり、ＰＭＯＳトラ
ンスファゲ−トを十分にオンできるようにすれば、ｎウ
ェルの分割数が少なくなり、昇圧回路の基板のレイアウ
ト面積を小さくすることができる利点がある。
【００７０】
【実施例３】図７は本発明に係る昇圧回路の第３の実施
例を示す回路図である。本第３の実施例が上記の第１の
実施例と異なる点は、昇圧回路の出力段がダイオ−ド接
続されたＰＭＯＳトランジスタＰout で構成されたこと
にある。
例を示す回路図である。本第３の実施例が上記の第１の
実施例と異なる点は、昇圧回路の出力段がダイオ−ド接
続されたＰＭＯＳトランジスタＰout で構成されたこと
にある。
【００７１】このような構成においては、出力電圧Ｖ
out が最終段のＰＭＯＳトランジスタのしきい値電圧Ｖ
th落ちとなる。しかし、これによって、最終段のトラン
スファゲ−トを構成するＰＭＯＳトランジスタＰＴＧN
をオフするための付加回路（すなわち昇圧段Ｎ＋１）が
不要となるため、昇圧回路の構成を簡略化できる利点が
ある。
out が最終段のＰＭＯＳトランジスタのしきい値電圧Ｖ
th落ちとなる。しかし、これによって、最終段のトラン
スファゲ−トを構成するＰＭＯＳトランジスタＰＴＧN
をオフするための付加回路（すなわち昇圧段Ｎ＋１）が
不要となるため、昇圧回路の構成を簡略化できる利点が
ある。
【００７２】
【実施例４】図８は本発明に係る昇圧回路の第４の実施
例を示す回路図である。
例を示す回路図である。
【００７３】本第４の実施例が上記の第３の実施例と異
なる点は、昇圧回路のトランスファゲ−トを構成する各
昇圧段のＰＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，
…，ＰＴＧN+1 のｎウェルを複数段のＰＭＯＳトランジ
スタごとに分割し、そして、分割したｎウェルに含まれ
るノ−ドの内、最も高いノ−ドの電位によりｎウェルが
バイアスされることにある。
なる点は、昇圧回路のトランスファゲ−トを構成する各
昇圧段のＰＭＯＳトランジスタＰＴＧ1 ，ＰＴＧ2 ，
…，ＰＴＧN+1 のｎウェルを複数段のＰＭＯＳトランジ
スタごとに分割し、そして、分割したｎウェルに含まれ
るノ−ドの内、最も高いノ−ドの電位によりｎウェルが
バイアスされることにある。
【００７４】このような構成においては、基板バイアス
効果によりＭＯＳトランジスタのしきい値電圧Ｖthが幾
分高くなるが、電源電圧をある程度高くとり、ＰＭＯＳ
トランスファゲ−トを十分にオンできるようにすれば、
ｎウェルの分割数が少なくなり、昇圧回路の基板のレイ
アウト面積を小さくすることができる利点がある。
効果によりＭＯＳトランジスタのしきい値電圧Ｖthが幾
分高くなるが、電源電圧をある程度高くとり、ＰＭＯＳ
トランスファゲ−トを十分にオンできるようにすれば、
ｎウェルの分割数が少なくなり、昇圧回路の基板のレイ
アウト面積を小さくすることができる利点がある。
【００７５】
【発明の効果】以上説明したように、本発明の昇圧回路
によれば、トランスファゲ−トとしてＰＭＯＳトランジ
スタを使用することにより、ＭＯＳトランジスタのしき
い値電圧落ちによる損失なしに所定の高電圧に効率よく
昇圧することができる。トランジスタのしきい値電圧落
ちによる損失がないため、低電圧動作が可能となり、容
易に所定の高電圧を発生できる。したがって、少ない段
数で低い電源電圧より、高い出力電圧までに昇圧でき、
昇圧回路の効率を改善できる利点がある。
によれば、トランスファゲ−トとしてＰＭＯＳトランジ
スタを使用することにより、ＭＯＳトランジスタのしき
い値電圧落ちによる損失なしに所定の高電圧に効率よく
昇圧することができる。トランジスタのしきい値電圧落
ちによる損失がないため、低電圧動作が可能となり、容
易に所定の高電圧を発生できる。したがって、少ない段
数で低い電源電圧より、高い出力電圧までに昇圧でき、
昇圧回路の効率を改善できる利点がある。
【００７６】また、トランスファゲ−トを構成するＰＭ
ＯＳトランジスタがオン状態にあるとき、高いゲ−ト−
ソース間電圧を与えることができ、トランスファゲ−ト
の電流供給能力を高めることができ、昇圧回路の負荷に
対する電流供給能力を高めることができる利点がある。
ＯＳトランジスタがオン状態にあるとき、高いゲ−ト−
ソース間電圧を与えることができ、トランスファゲ−ト
の電流供給能力を高めることができ、昇圧回路の負荷に
対する電流供給能力を高めることができる利点がある。
【図１】本発明に係る昇圧回路の第１の実施例を示す回
路図である。
路図である。
【図２】本発明に係る昇圧回路の第１の実施例の基本動
作（ａ期間）を示す回路図である。
作（ａ期間）を示す回路図である。
【図３】本発明に係る昇圧回路の第１の実施例の基本動
作（ｂ期間）を示す回路図である。
作（ｂ期間）を示す回路図である。
【図４】本発明に係る昇圧回路の第１の実施例の各ノ−
ドの電圧の波形を示す波形図である。
ドの電圧の波形を示す波形図である。
【図５】従来の昇圧回路および本発明の昇圧回路の出力
電圧の比較（シミュレ−ション波形図）である。
電圧の比較（シミュレ−ション波形図）である。
【図６】本発明に係る昇圧回路の第２の実施例を示す回
路図である。
路図である。
【図７】本発明に係る昇圧回路の第３の実施例を示す回
路図である。
路図である。
【図８】本発明に係る昇圧回路の第４の実施例を示す回
路図である。
路図である。
【図９】従来例１の昇圧回路の回路図である。
【図１０】昇圧回路のクロック信号の波形を示す波形図
である。
である。
【図１１】従来例１の昇圧回路の各ノ−ドの電圧波形を
示す波形図である。
示す波形図である。
【図１２】従来例２の昇圧回路の回路図である。
１，２，…，Ｎ，Ｎ＋１…各昇圧段 ＮＤ1 ，ＮＤ2 ，…，ＮＤN …各昇圧段のノ−ド Ｃ1 ，Ｃ2 ，…，ＣN …ポンピング用キャパシタ Ｖ1 ，Ｖ2 ，…，ＶN …各昇圧段のノ−ドの電位 ＮＴ1 ，ＮＴ2 ，…，ＮＴN …ＮＭＯＳトランジスタ ＰＴ1 ，ＰＴ2 ，…，ＰＴN …ＰＭＯＳトランジスタ ＰＴＧ1 ，ＰＴＧ2 ，…，ＰＴＧN …ＰＭＯＳトランジ
スタ ｉN …ノ−ドＮＤN-1 からＮＤN に流れる電流 Ｐout …昇圧回路の出力部のＰＭＯＳトランジスタ ｃｌｋ， /ｃｌｋ…クロック信号 Ｔclk ，Ｔ/clk…クロック信号の入力端子 Ｖ…昇圧回路の一段あたり昇圧できる電圧 ＶL …負荷に電流を供給することにより生じる各昇圧段
の電圧降下 Ｃ…ポンピング用キャパシタの容量 ＣS …各ノ−ドの浮遊容量 Ｔout …昇圧回路の出力端子 ＬＤ…昇圧回路の負荷 ＣL …負荷の容量素子 ＲL …負荷の抵抗素子 Ｖout …昇圧回路の出力電圧 ＶDD…電源電圧 ＧＮＤ…接地線
スタ ｉN …ノ−ドＮＤN-1 からＮＤN に流れる電流 Ｐout …昇圧回路の出力部のＰＭＯＳトランジスタ ｃｌｋ， /ｃｌｋ…クロック信号 Ｔclk ，Ｔ/clk…クロック信号の入力端子 Ｖ…昇圧回路の一段あたり昇圧できる電圧 ＶL …負荷に電流を供給することにより生じる各昇圧段
の電圧降下 Ｃ…ポンピング用キャパシタの容量 ＣS …各ノ−ドの浮遊容量 Ｔout …昇圧回路の出力端子 ＬＤ…昇圧回路の負荷 ＣL …負荷の容量素子 ＲL …負荷の抵抗素子 Ｖout …昇圧回路の出力電圧 ＶDD…電源電圧 ＧＮＤ…接地線
Claims (3)
- 【請求項１】 昇圧用素子に接続されたノ−ドを有する
複数の昇圧段からなり、各昇圧段のノ−ドが前段のノ−
ドにトランスファゲ−トを介して接続され、互いに隣り
合うノ−ドが相補的に昇圧される昇圧回路であって、 上記各トランスファゲ−トが第１のｐチャネル金属絶縁
膜半導体トランジスタにより構成され、かつ、 各ノ−ドの昇圧段が、上記第１のｐチャネル金属絶縁膜
半導体トランジスタのゲ−トと前々段のノ−ドとを前段
のノ−ドのレベルに応じて作動的に接続するｎチャネル
金属絶縁膜半導体トランジスタと、上記第１のｐチャネ
ル金属絶縁膜半導体トランジスタのゲ−トと自段のノ−
ドとを前段のノ−ドレベルに応じて作動的に接続する第
２のｐチャネル金属絶縁膜半導体トランジスタとを有す
る昇圧回路。 - 【請求項２】上記第１のｐチャネル金属絶縁膜半導体ト
ランジスタのｎウェルが各昇圧段ごとに分割されている
請求項１記載の昇圧回路。 - 【請求項３】上記第１のｐチャネル金属絶縁膜半導体ト
ランジスタのｎウェルが複数の昇圧段ごとに分割され、
分割したｎウェルに含まれるノ−ドの内、最も高いノ−
ド電位によりｎウェルがバイアスされている請求項１記
載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12466895A JPH08322241A (ja) | 1995-05-24 | 1995-05-24 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12466895A JPH08322241A (ja) | 1995-05-24 | 1995-05-24 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08322241A true JPH08322241A (ja) | 1996-12-03 |
Family
ID=14891107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12466895A Pending JPH08322241A (ja) | 1995-05-24 | 1995-05-24 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08322241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107864A (en) * | 1998-08-24 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Charge pump circuit |
| US7248096B2 (en) | 2004-11-22 | 2007-07-24 | Stmicroelectronics S.R.L. | Charge pump circuit with dynamic biasing of pass transistors |
-
1995
- 1995-05-24 JP JP12466895A patent/JPH08322241A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107864A (en) * | 1998-08-24 | 2000-08-22 | Mitsubishi Denki Kabushiki Kaisha | Charge pump circuit |
| US7248096B2 (en) | 2004-11-22 | 2007-07-24 | Stmicroelectronics S.R.L. | Charge pump circuit with dynamic biasing of pass transistors |
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