JP3513501B2 - チャージポンプ回路 - Google Patents

チャージポンプ回路

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JP3513501B2 JP2001336530A JP2001336530A JP3513501B2 JP 3513501 B2 JP3513501 B2 JP 3513501B2 JP 2001336530 A JP2001336530 A JP 2001336530A JP 2001336530 A JP2001336530 A JP 2001336530A JP 3513501 B2 JP3513501 B2 JP 3513501B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、チャージポンプ
回路(Charge pumping circuit)に関し、特に、各チャー
ジポンプ段でのゲイン損失を低減させるために、基板効
果(Body effect)を最小限に抑えるチャージポンプ回路
に関する。
【０００２】
【従来の技術】チャージポンプ回路は、ＥＥＰＲＯＭ(e
lectrically erasable/programmableread only memory)
において多数の用途がある。
【０００３】図１は従来技術のディクソン型チャージポ
ンプ回路(Dickson type charge pumping circuit) の回
路図であり、図２は図１の回路に印加される第１および
第２クロック信号を示すタイミング図である。
【０００４】図１のチャージポンプ回路は、入力段１０
と、複数のプルアップ段（１２，１４，１６，１８，２
０）と、出力段２２とを含む。入力段１０は、ドレイン
端子とゲート端子とを接続したＮＭＯＳトランジスタ２
４から成り、そのドレイン端子とゲート端子との接続箇
所で入力電圧Ｖinを受信する。ＮＭＯＳトランジスタ２
４のソース端子は、第１プルアップ段１２に接続され
る。各プルアップ段は、ＮＭＯＳトランジスタおよび結
合コンデンサからなる。ここで、プルアップ段１２のよ
うな典型的なプルアップ段について説明すると、ＮＭＯ
Ｓトランジスタ２６のドレイン端子とそのゲート端子と
結合コンデンサ２８の一端とが相互接続されている。Ｎ
ＭＯＳトランジスタ２６のソース端子は、次のプルアッ
プ段１４にあるＮＭＯＳトランジスタのドレイン端子に
直列接続されている。第１クロック信号Ｖphi1が結合コ
ンデンサ２８の他端に入力される。２種類の入力クロッ
ク信号が用いられ、図２に示すように、１種類のクロッ
ク信号（Ｖphi1）を入力段１０に対して奇数列のプルア
ップ段（例えば１２，１６，２０）に印加する一方で、
もう１種類のクロック信号（Ｖphi2）を偶数列のプルア
ップ段（例えば１４、１８）に印加する。第１クロック
信号Ｖphi1および第２クロック信号Ｖphi2は、図２に示
すように、Ｖddの振幅を有する重複しない相補的な信号
である。出力段２２は、より大きな静電容量を持つコン
デンサＣoutを有するものである。
【０００５】第１クロック信号Ｖphi1がＨ（Ｈｉｇｈ）
レベルの電圧に上昇する時、結合コンデンサとの結合に
より、奇数列のプルアップ段におけるＮＭＯＳトランジ
スタのドレイン端子の電圧が引き上げられ、その後、そ
の電圧が偶数列のプルアップ段へ伝送される。第２クロ
ック信号Ｖphi2がＨレベルの電圧に上昇する時、結合コ
ンデンサとの結合により、偶数列のプルアップ段のＮＭ
ＯＳトランジスタのドレイン端子にある電圧が更に高い
レベルに引き上げられ、同様に、電圧が引き続き奇数プ
ルアップ段へ伝送されて、最終的に電圧が所望のレベル
にまで引き上げられる。
【０００６】
【発明が解決しようとする課題】しかしながら、あるプ
ルアップ段に存在するしきい電圧ＶTHが、１つのプルア
ップ段から次のプルアップ段へと伝送される電圧に対し
て悪影響を及ぼすものとなっていた。各プルアップ段の
最大ゲインは僅かに低いＶdd−ＶTHとなり、しかもＮＭ
ＯＳトランジスタのドレイン端子およびゲート端子が、
飽和領域で相互接続されるので、基板効果が各プルアッ
プ段におけるゲイン低下をもたらす主要な原因となって
いた。例えば、各プルアップ段の入力電圧をＶdd＝３Ｖ
とすると、第１プルアップ段は、しきい電圧ＶTH＝０.
７Ｖであるため、２.３Ｖだけしか引き上げられなかっ
た。次段において、プルアップ電圧は基板効果により更
に低下し、例えば２Ｖを超えない電圧レベルまでしか上
昇しないものとなっていた。
【０００７】そこで、この発明の目的は、基板効果を低
減させて、チャージポンプ効率を向上させるチャージポ
ンプ回路を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決し、所望
の目的を達成するために、請求項１記載の発明のチャー
ジポンプ回路は、第１入力段回路および複数の第１群プ
ルアップ回路ならびに第１出力段回路を有する第１プル
アップ回路部と、第２入力段回路および複数の第２群プ
ルアップ回路ならびに第２出力段回路を有する第２プル
アップ回路部とから構成される。
【０００９】第１入力段回路および第２入力段回路の一
端が入力電圧を受信するとともに、それらの他端が第１
群プルアップ回路および第２群プルアップ回路にそれぞ
れ接続される。
【００１０】各第１群プルアップ回路ならびに各第２群
プルアップ回路は、ＮＭＯＳトランジスタおよび第１結
合コンデンサからなる。ＮＭＯＳトランジスタのドレイ
ン端子は、第１結合コンデンサの一端に接続される。各
ＮＭＯＳトランジスタのソース端子は、次段におけるト
ランジスタのドレイン端子に直列接続される。第１群プ
ルアップ回路のＮＭＯＳトランジスタのゲート端子は、
対応する第２群プルアップ回路のＮＭＯＳトランジスタ
のソース端子に接続される。また、第２群プルアップ回
路のＮＭＯＳトランジスタのゲート端子は、対応する第
１群プルアップ回路のＮＭＯＳトランジスタのソース端
子に接続される。第１クロック信号は、奇数列（奇数番
号）の第１群プルアップ回路および偶数列（偶数番号）
の第２群プルアップ回路における全ての第１結合コンデ
ンサの他端に印加される。同様に、第２クロック信号
は、偶数列の第１群プルアップ回路ならびに奇数列の第
２群プルアップ回路における全ての第１結合コンデンサ
の他端に印加される。第１クロック信号および第２クロ
ック信号は重複しない相補的な信号である。
【００１１】第１出力段回路および第２出力段回路は、
いずれも出力ＮＭＯＳトランジスタと第２結合コンデン
サとからなる。出力ＮＭＯＳトランジスタのドレイン端
子は、そのゲート端子ならびに第２結合コンデンサの一
端に結合される。第１出力段回路および第２出力段回路
における出力ＮＭＯＳトランジスタのソース端子が相互
接続されて出力端子を形成している。第１出力段回路お
よび第２出力段回路における第２結合コンデンサの他端
は、第１クロック信号および第２クロック信号をそれぞ
れ受信する。
【００１２】第１入力段回路および第２入力段回路の各
々はＮＭＯＳトランジスタからなるものである。ＮＭＯ
Ｓトランジスタのドレイン端子およびゲート端子を相互
接続して入力電圧を受信する。第１入力段回路および第
２入力段回路におけるＮＭＯＳトランジスタのソース端
子は、それぞれ第１群プルアップ回路および第２群プル
アップ回路におけるＮＭＯＳトランジスタのドレイン端
子に接続される。
【００１３】請求項２記載の発明のチャージポンプ回路
は、第１入力段回路および複数の第１群プルアップ回路
ならびに出力段回路とを有する第１群プルアップ回路部
と、第２入力段回路および複数の第２群プルアップ回路
ならびに第２出力段回路とを有する第２群プルアップ回
路部とからなる。
【００１４】第１入力段回路および第２入力段回路の一
端が入力電圧を受信するとともに、それらの他端が第１
群プルアップ回路および第２群プルアップ回路にそれぞ
れ接続される。
【００１５】各第１群プルアップ段回路および各第２群
プルアップ段回路は、ＮＭＯＳトランジスタとＣＭＯＳ
回路と第１結合コンデンサとからなる。ＮＭＯＳトラン
ジスタのドレイン端子は、その基板と第１結合コンデン
サの一端とＣＭＯＳ回路の負荷端子とに接続される。各
ＮＭＯＳトランジスタのソース端子は、次段におけるト
ランジスタのドレイン端子に直列接続される。ＮＭＯＳ
トランジスタのゲート端子はＣＭＯＳ回路の出力端子に
接続される。第１群プルアップ回路のＣＭＯＳ回路の制
御端子は、対応する第２群プルアップ回路のＮＭＯＳト
ランジスタのドレイン端子に接続される。第１群プルア
ップ回路のＣＭＯＳ回路の電圧端子は、対応する第２群
プルアップ回路のＮＭＯＳトランジスタのソース端子に
接続される。第２群プルアップ回路のＣＭＯＳ回路の制
御端子は、対応する第１群プルアップ回路のＮＭＯＳト
ランジスタのドレイン端子に接続される。第２群プルア
ップ回路のＣＭＯＳ回路の電圧端子は、対応する第１群
プルアップ回路のＮＭＯＳトランジスタのソース端子に
接続される。第１クロック信号は、奇数列の第１群プル
アップ回路ならびに偶数列の第２群プルアップ回路にお
ける全ての第１結合コンデンサの他端に印加される。同
様に、第２クロック信号は、偶数列の第１群プルアップ
回路および奇数列の第２群プルアップ回路における全て
の第１結合コンデンサの他端に印加される。第１クロッ
ク信号および第２クロック信号は重複しない相補的な信
号である。
【００１６】第１出力段回路および第２出力段回路は、
いずれも出力ＮＭＯＳトランジスタと結合コンデンサと
からなっている。出力ＮＭＯＳトランジスタのドレイン
端子は、その基板とそのゲート端子と第２結合コンデン
サの一端とに接続される。第１出力段回路および第２出
力段回路におけるＮＭＯＳトランジスタのソース端子が
相互接続されて出力端子を形成する。第１出力段回路お
よび第２出力段回路における第２結合コンデンサの他端
は、第１クロック信号および第２クロック信号をそれぞ
れ受信する。
【００１７】ＣＭＯＳトランジスタは、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタからなる。ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタのゲート端子
が相互接続されて制御端子を形成する。ＰＭＯＳトラン
ジスタのドレイン端子とＮＭＯＳトランジスタとが相互
接続されて出力端子を形成する。ＰＭＯＳトランジスタ
のソース端子は、電圧端子となり、ＮＭＯＳトランジス
タのソース端子は負荷端子となる。
【００１８】請求項３記載の発明のチャージポンプ回路
は、第１入力段回路および複数の第１群プルアップ回路
ならびに第１出力段回路を有する第１プルアップ回路部
と、第２入力段回路および複数の第２群プルアップ回路
ならびに第２出力段回路を有する第２プルアップ回路部
とからなる。
【００１９】第１入力段回路および第２入力段回路の一
端が入力電圧を受信するとともに、それらの他端が第１
群プルアップ回路および第２群プルアップ回路にそれぞ
れ接続される。
【００２０】各第１群プルアップ回路および各第２群プ
ルアップ回路は、ＰＭＯＳトランジスタとＣＭＯＳ回路
と第１結合コンデンサとからなる。ＰＭＯＳトランジス
タのソース端子は、ＣＭＯＳ回路の制御端子と第１結合
コンデンサの一端とに接続される。ＰＭＯＳトランジス
タのドレイン端子および基板端子は、ＣＭＯＳ回路の電
圧端子と同様に相互接続される。各ＰＭＯＳトランジス
タのドレイン端子は、次段におけるＰＭＯＳトランジス
タのソース端子に接続される。ＰＭＯＳトランジスタの
ゲート端子は、ＣＭＯＳ回路の出力端子に接続される。
第１群プルアップ回路のＣＭＯＳ回路の負荷端子は、対
応する第２群プルアップ回路のＰＭＯＳトランジスタの
ソース端子に接続される。第２群プルアップ回路のＣＭ
ＯＳ回路の負荷端子は、対応する第１群プルアップ回路
のＰＭＯＳトランジスタのソース端子に接続される。第
１クロック信号は、奇数列の第１群プルアップ回路およ
び偶数列の第２群プルアップ回路における全ての第１結
合コンデンサの他端に印加される。同様に、第２クロッ
ク信号は、偶数列の第１群プルアップ回路および奇数番
号の第２群プルアップ回路における全ての第１結合コン
デンサの他端に印加される。第１クロック信号および第
２クロック信号は、重複しない相補的な信号である。
【００２１】第１出力段回路ならびに第２出力段回路
は、いずれも出力ＰＭＯＳトランジスタと第２結合コン
デンサとからなる。出力ＰＭＯＳトランジスタのソース
端子は、第２結合コンデンサの一端に結合される。出力
ＰＭＯＳトランジスタのソース端子と基板端子とゲート
端子と第２結合コンデンサの一端とが相互接続される。
第１出力段回路および第２出力段回路における出力ＰＭ
ＯＳトランジスタのドレイン端子が相互接続されて出力
端子を形成する。第１出力段回路の第２結合コンデンサ
および第２出力段回路の第２結合コンデンサの他端は、
第１クロック信号および第２クロック信号をそれぞれ受
信する。
【００２２】第１入力段回路および第２入力段回路は、
ともにＰＭＯＳトランジスタからなる。ＰＭＯＳトラン
ジスタのソース端子は入力電圧を受信する。第１入力段
回路および第２入力段回路におけるＰＭＯＳ端子のドレ
イン端子およびゲート端子が相互接続され、第１入力段
回路および第２入力段回路におけるＰＭＯＳトランジス
タのドレイン端子が、第１群プルアップ回路および第２
群プルアップ回路にそれぞれ接続される。
【００２３】請求項４記載の発明のチャージポンプ回路
は、第１入力段回路および複数の第１群プルアップ回路
ならびに第１出力段回路を有する第１プルアップ回路部
と、第２入力段回路および複数の第２群プルアップ回路
ならびに第２出力回路を有する第２プルアップ回路部と
からなる。
【００２４】第１入力段回路および第２入力段回路の一
端が入力電圧を受信するとともに、それらの他端は、第
１群プルアップ回路および第２群プルアップ回路にそれ
ぞれ接続される。
【００２５】各第１群プルアップ回路ならびに各第２群
プルアップ回路は、ＮＭＯＳトランジスタとＣＭＯＳ回
路と第１結合コンデンサとからなる。ＮＭＯＳトランジ
スタのドレイン端子は、ＣＭＯＳ回路の制御端子および
第１結合コンデンサの一端に接続される。ＮＭＯＳトラ
ンジスタのソース端子は、ＮＭＯＳトランジスタの基板
端子ならびにＣＭＯＳ回路の負荷端子に接続される。Ｎ
ＭＯＳトランジスタのソース端子は、対応する次段にお
けるＮＭＯＳトランジスタのドレイン端子に直列接続さ
れる。ＮＭＯＳトランジスタのゲート端子は、ＣＭＯＳ
回路の出力端子に接続される。第１群プルアップ回路の
ＣＭＯＳ回路の電圧端子は、対応する第２群プルアップ
回路のＮＭＯＳトランジスタのドレイン端子に接続され
る。第２群プルアップ回路のＣＭＯＳ回路の電圧端子
は、対応する第１群プルアップ回路のＮＭＯＳトランジ
スタのドレイン端子に接続される。第１クロック信号
は、奇数列の第１群プルアップ回路ならびに偶数列の第
２群プルアップ回路における全ての第１結合コンデンサ
の他端に印加される。同様に、第２クロック信号は、偶
数列の第１群プルアップ回路および奇数列の第２群プル
アップ回路における全ての第１結合コンデンサの他端に
印加される。第１クロック信号および第２クロック信号
は、重複しない相補的な信号である。
【００２６】第１出力段回路および第２出力段回路は、
いずれもＮＭＯＳトランジスタと第２結合コンデンサと
からなる。ＮＭＯＳトランジスタのドレイン端子は、第
２結合コンデンサの一端に接続される。ＮＭＯＳトラン
ジスタのドレイン端子と基板端子とゲート端子とが相互
接続される。第１出力段回路ならびに第２出力段回路に
おけるＮＭＯＳトランジスタのソース端子が相互接続さ
れて出力端子を形成する。第１出力段回路および第２出
力段回路における第２結合コンデンサの他端は、第１ク
ロック信号および第２クロック信号をそれぞれ受信す
る。
【００２７】
【発明の実施の形態】（第１実施形態）図３に、この発
明にかかるチャージポンプ回路の第１実施形態による回
路図を示す。このチャージポンプ回路は、第１プルアッ
プ回路部３０と第２プルアップ回路部３２とを含んでい
る。第１プルアップ回路部３０は、第１入力段回路３４
と複数の第１群プルアップ回路（例えば３６，３８）と
第１出力段回路４０とからなっている。同様に、第２プ
ルアップ回路部３２は、第２入力段回路４２と複数の第
２群プルアップ回路（例えば４４，４６）と第２出力段
回路４８とを含んでいる。
【００２８】第１入力段回路３４と第２入力段回路４２
とは、同一構造を有し、第１，第２入力段回路３４，４
２は、ＮＭＯＳトランジスタから形成されている。例え
ば、第１入力段回路３４内にあるＮＭＯＳトランジスタ
５０は、ドレイン端子とゲート端子とが相互接続され、
その相互接続された箇所で入力電圧Ｖinを受信する。Ｎ
ＭＯＳトランジスタ５０のソース端子は、第１群プルア
ップ回路３６内の第１ＮＭＯＳトランジスタ５２のドレ
イン端子に接続されている。同様に、第２入力段回路４
２内のＮＭＯＳトランジスタ５４は、ドレイン端子とゲ
ート端子とが相互接続され、その相互接続された箇所で
入力電圧Ｖinを受信する。ＮＭＯＳトランジスタ５４の
ソース端子は、第２群プルアップ回路４４内の第１ＮＭ
ＯＳトランジスタ５６のドレイン端子に接続されてい
る。
【００２９】複数の第１群プルアップ回路ならびに複数
の第２群プルアップ回路は、それぞれ同一構造を有して
おり、以下、初段の第１群プルアップ回路３６および対
応する第２群プルアップ回路４４につき説明する。第１
群プルアップ回路３６は、ＮＭＯＳトランジスタ５２と
第１結合コンデンサ５８とからなっている。ＮＭＯＳト
ランジスタ５２のドレイン端子は、ＮＭＯＳトランジス
タ５０のソース端子と第１結合コンデンサ５８の一端と
に接続されている。ＮＭＯＳトランジスタ５２のソース
端子は、次のプルアップ段におけるＮＭＯＳトランジス
タ６０のドレインに直列に相互接続されており、複数の
ＮＭＯＳトランジスタが直列に相互接続されている。Ｎ
ＭＯＳトランジスタ５２のゲート端子は、第２群プルア
ップ回路４４のＮＭＯＳトランジスタ５６のソース端子
に接続され、第１結合コンデンサ５８の他端が、第１ク
ロック信号Ｖphi1を受信する。
【００３０】第２群プルアップ回路４４は、ＮＭＯＳト
ランジスタ５６と第１結合コンデンサ６２とからなって
いる。ＮＭＯＳトランジスタ５６のドレイン端子は、Ｎ
ＭＯＳトランジスタ５４のソース端子と第２結合コンデ
ンサ６２の一端に接続される。ＮＭＯＳトランジスタ５
６のソース端子は、次のプルアップ段におけるＮＭＯＳ
トランジスタ６４のドレインに接続されており、複数の
ＮＭＯＳトランジスタが直列に相互接続されている。Ｎ
ＭＯＳトランジスタ５６のゲート端子は、第１群プルア
ップ回路３６のＮＭＯＳトランジスタ５２のソース端子
に接続され、第１結合コンデンサ６２の他端が、第２ク
ロック信号Ｖphi2を受信する。
【００３１】第１クロック信号Ｖphi1は、第１群プルア
ップ回路における、第１入力段回路３４に対して奇数列
（奇数番号）の第１結合コンデンサ（例：５８）の全て
と、第２群プルアップ回路における、第２入力段回路４
２に対して偶数列（偶数番号）の第１結合コンデンサ
（例えば６８）の全てとに印加される。同様に、第２ク
ロック信号Ｖphi2は、第１群プルアップ回路における偶
数列の第１結合コンデンサ（例えば６６）の全てと、第
２群プルアップ回路における奇数列の第１結合コンデン
サ（例えば６２）の全てとに印加される。第１および第
２クロック信号のタイミング図は、図２に示したものに
類似している。つまり、第１クロック信号Ｖphi1と第２
クロック信号Ｖphi2とは、重複しない相補的な信号であ
る。
【００３２】第１出力段回路４０は、ＮＭＯＳトランジ
スタ７０と第２結合コンデンサ７２とからなっている。
ＮＭＯＳトランジスタ７０のドレイン端子は、そのゲー
ト端子と第２結合コンデンサ７２の一端とに接続されて
いる。第２結合コンデンサの他端が、第１クロック信号
Ｖphi1を受信する。第２出力段回路４８もまたＮＭＯＳ
トランジスタ７４と第２結合コンデンサ７６とからなっ
ている。ＮＭＯＳトランジスタ７４のドレイン端子は、
そのゲート端子と第２結合コンデンサ７６の一端とに接
続されている。第２結合コンデンサ７６の他端が、第２
クロック信号を受信する。ＮＭＯＳトランジスタ７０お
よびＮＭＯＳトランジスタ７４のソース端子は、相互接
続されて出力端子Ｖout となる。
【００３３】図４(ａ)(ｂ)と図５(ａ)(ｂ)と図６とにお
いて、この発明にかかる図３に示したチャージポンプ回
路の前置動作段につき一連の回路図を示す。ここで、入
力電圧をＶin＝３Ｖ、第１クロック信号Ｖphi1および第
２クロック信号Ｖphi2が共に振幅電圧Ｖdd＝３Ｖを有す
るものとする。
【００３４】先ず図４(ａ)において、Ｖin＝３Ｖを印加
する。第１クロック信号Ｖphi1におけるＨレベルの電圧
により、第１結合コンデンサ５８が充電されて、第１プ
ルアップ回路部３０のＡ点（ＮＭＯＳトランジスタ５２
のドレイン端子）が、２.３＋３＝５.３Ｖに増加する。
一方、ＮＭＯＳトランジスタ５２のゲート端子と、ＮＭ
ＯＳトランジスタ５６のソース端子と間の接続により、
コンデンサ６８が結合して、Ｂ点を０Ｖから３Ｖに変化
させる。ＮＭＯＳトランジスタ５２のゲート端子におけ
る３Ｖの電圧は、ドレイン端子の電圧６Ｖより少ないの
で、ソース端子における電圧は、ＮＭＯＳトランジスタ
５２が完全に導電である時のドレイン端子に等しい６Ｖ
の電圧を達成することができない。従って、ＮＭＯＳト
ランジスタ５２のソース端子（Ｃ点）はゲート電圧より
０.７Ｖ小さい電圧（３Ｖ−０.７Ｖ＝２.３Ｖ）を有す
るものとなる。
【００３５】図４(ｂ)において、第２クロック信号Ｖ
phi2におけるＨレベルの電圧により結合コンデンサ６６
が充電されて、Ｃ点のオリジナル電圧２.３Ｖが２.３＋
３＝５.３Ｖに増加する。この電圧がＮＭＯＳトランジ
スタ５６のゲート端子に伝送される。入力電圧Ｖin＝３
Ｖならびに第２クロック信号Ｖphi2の高電圧が、第２結
合コンデンサ６２を充電させて、第２プルアップ回路部
３２のＤ点（ＮＭＯＳトランジスタ５６のドレイン端
子）の電圧が２.３＋３＝５.３Ｖに変わる。ＮＭＯＳト
ランジスタ５６のゲート端子（Ｃ点）の電圧５.３Ｖ
は、ドレイン端子（Ｄ点）の６Ｖより少ないので、ソー
ス端子（Ｂ点）の電圧は、ＮＭＯＳトランジスタ５６が
完全に導電である時のドレイン電圧（６Ｖ）を達成する
ことができない。従って、ＮＭＯＳトランジスタ５６の
ソース端子（Ｂ点）はゲート電圧より０.７Ｖ小さい電
圧（つまり５.３−０.７＝４．６Ｖ）を有するものとな
る。
【００３６】図５(ａ)において、第１クロック信号Ｖ
phi1におけるＨレベルの電圧ならびにＮＭＯＳトランジ
スタ５６のソース端子（Ｂ点）の電圧４.６Ｖは、結合
コンデンサ６８を４.６＋３＝７.６Ｖまで充電させる。
一方、第１クロック信号Ｖphi1端子のＨレベルの電圧も
また第１結合コンデンサ５８を充電させるため、第１プ
ルアップ回路部３０のＡ点（ＮＭＯＳトランジスタ５２
のドレイン端子）が２.３＋３＝５.３Ｖに変化する。こ
の場合、ＮＭＯＳトランジスタ５２のゲート端子におけ
る電圧７.６Ｖは、ドレイン端子の６Ｖよりも高いの
で、ＮＭＯＳトランジスタ５２が完全に導電して、ソー
ス端子（Ｃ点）が５.３Ｖとなる。
【００３７】図５(ｂ)において、第２クロック信号Ｖ
phi2のＨレベルの電圧で結合コンデンサ６６を充電し
て、Ｃ点の電圧を５.３＋３＝８.３Ｖに上昇させる。こ
の電圧が、ＮＭＯＳトランジスタ５６のゲート端子に伝
送される。ゲート端子の電圧８.３Ｖは、ＮＭＯＳトラ
ンジスタ５６のドレイン端子（Ｄ点）の５.３Ｖという
電圧より高いため、ＮＭＯＳトランジスタ５６が完全に
導電する。ドレイン端子（Ｂ点）における電圧は、５.
３Ｖに変化し、徐々に安定したものとなる。
【００３８】図６において、第１クロック信号Ｖphi1が
Ｈレベルの電圧に復帰する時の動作は、図５(ａ)で既に
説明したものに類似したものである。５.３Ｖ＋３Ｖ＝
８.３ＶというＮＭＯＳトランジスタ５２のゲートにお
ける電圧変化は、図５(ａ)の７.６Ｖとは異なるので別
にして、この回路の他の部分での電圧は同一である。こ
の過渡的段階を経過した後、図５(ａ)と図６とに示す動
作段階が周期的に繰り返される。その結果として、各段
が、安定した電圧を供給することができるから、従来の
ドレイン／ゲート接続構造の基板効果によるプルアップ
効率の低下を未然に防止することができる。
【００３９】（第２実施形態）図７に、この発明にかか
るチャージポンプ回路の第２実施形態による回路図を示
す。このチャージポンプ回路は、第１プルアップ回路部
１００と第２プルアップ回路部１０２とからなってい
る。第１プルアップ回路部１００は、第１入力段回路１
０４と複数の第１群プルアップ回路（例えば１０６，１
０８）と第１出力段回路１１０とを含んでいる。同様
に、第２プルアップ回路部１０２は、第２入力段回路１
１２と複数の第２群プルアップ回路（例えば１１４，１
１６）と第２出力段回路１１８とを含んでいる。
【００４０】第１入力段回路１０４と第１出力段回路１
１０と第２入力段回路１１２と第２出力段回路１１８と
の間の回路接続は、図３に示した第１入力段回路３４と
第１出力段回路４０と第２入力段回路４４と第２出力段
回路４８との間の回路接続と同一である。１つの主要な
差異は、基板（サブストレート）端子ならびにＮＭＯＳ
トランジスタのドレイン端子が相互接続されるのに対し
て、図３のＮＭＯＳトランジスタの基板端子が接地され
ていることである。従って、動作速度を向上するための
追加経路（つまり、ＰＮダイオードを基板とソース端子
との間に形成すること）として表面チャネルを提供して
いる。ここでは、構造的に同一な接続については説明を
省略する。唯一、同一ではない第１群プルアップ回路
（１０６，１０８等）および第２群プルアップ回路（１
１４，１１６等）については、次に説明する。
【００４１】第１群プルアップ回路１０６は、ＮＭＯＳ
トランジスタ１２０と、ＣＭＯＳ回路１２２と、第１結
合コンデンサ１２４とからなっている。ＮＭＯＳトラン
ジスタ１２０のドレイン端子（Ｅ点）は、その基板端子
と、第１結合コンデンサ１２４の一端と、ＣＭＯＳ回路
１２２の負荷端子（Ｌ点）とに接続されている。ＮＭＯ
Ｓトランジスタ１２０のソース端子は、次段の対応する
ＮＭＯＳトランジスタ１２６のドレイン端子に直列接続
されている。ＮＭＯＳトランジスタ１２０のゲート端子
は、ＣＭＯＳ回路１２２の出力端子（Ｏ点）に接続され
ている。さらに、ＣＭＯＳ回路１２２の制御端子（Ｃ
点）は、第２群プルアップ回路１１４の対応するＮＭＯ
Ｓトランジスタ１２８のドレイン端子に接続されてい
る。ＣＭＯＳ回路１２２の電圧端子(Ｓ点)は、第２群プ
ルアップ回路１１４の対応するＮＭＯＳトランジスタ１
２８のソース端子に接続されている。第１結合コンデン
サ１２４の他端は、第１クロック信号Ｖphi1を受信す
る。
【００４２】第２群プルアップ回路１１４は、ＮＭＯＳ
トランジスタ１２８と、ＣＭＯＳ回路１３０と、第１結
合コンデンサ１３２とからなっている。ＮＭＯＳトラン
ジスタ１２８のドレイン端子（Ｆ点）は、その基板端子
と、第１結合コンデンサ１３２の一端と、ＣＭＯＳ回路
１３０の負荷端子（Ｌ１点）とに接続されている。ＮＭ
ＯＳトランジスタ１２８のソース端子は、次段の対応す
るＮＭＯＳトランジスタ１３４のドレイン端子に直列接
続されている。ＮＭＯＳトランジスタ１２８のゲート端
子は、ＣＭＯＳ回路１３０の出力端子（Ｏ１点）に接続
されている。さらに、ＣＭＯＳ回路１３０の制御端子
（Ｃ１点）は、第１群プルアップ回路１０６の対応する
ＮＭＯＳトランジスタ１２０のドレイン端子に接続され
ている。ＣＭＯＳ回路１３０の電圧端子(Ｓ１点)は、第
１群プルアップ回路１０６の対応するＮＭＯＳトランジ
スタ１２０のソース端子に接続されている。第１結合コ
ンデンサ１３２の他端は、第１クロック信号Ｖphi ２を
受信する。
【００４３】第１クロック信号Ｖphi1は、第１群プルア
ップ回路の奇数列の第１結合コンデンサ（例えば１０
６）の全てと、第２群プルアップ回路の偶数列の第１結
合コンデンサ（例えば１１６）の全てとに印加される。
同様に、第２クロック信号Ｖph i2は、第１群プルアップ
回路の偶数列の第１結合コンデンサ（例えば１０８）の
全てと、第２群プルアップ回路の奇数列の第１結合コン
デンサ（例:１１４）の全てとに印加される。第１およ
び第２クロック信号のタイミング図は、図２に示したも
のと類似したものである。つまり、第１クロック信号Ｖ
phi1ならびに第２クロック信号Ｖphi2は、重複しない相
補的な信号である。
【００４４】図７における回路の動作方法は、図３に示
したものと類似しているが、より効率的なものである。
ここでは、主要な差異以外については、詳細な説明を省
略する。ＮＭＯＳトランジスタのドレイン端子および基
板端子が相互接続されているため、ＮＭＯＳトランジス
タが提供するオリジナルの経路は別として、ＰＮダイオ
ードが基板とソース端子との間に形成される。更には、
ＮＭＯＳトランジスタのゲート端子の電圧が、ＣＭＯＳ
回路（ＮＭＯＳ＋ＰＭＯＳトランジスタ）により制御さ
れることによって、ＮＭＯＳトランジスタが常に線形領
域を動作し、基板効果によりしきい電圧が増加する飽和
領域へ決して移行しないことを保証するものである。ま
た、図６に示した回路をＰ型基板(P-Substrate) のディ
ープｎウェルの分離されたＰウェル中に設計することも
できる。
【００４５】（第３実施形態）図８に、この発明にかか
るチャージポンプ回路の第３実施形態による回路図を示
す。このチャージポンプ回路は、第２実施形態で示した
回路（図７を参照）に非常に類似しているが、第３実施
形態における回路は、ｎ型基板(N-Substrate)のディー
プＰウェル内部の分離されたＰウェル上に設計されてい
る。回路構造もまた第１プルアップ回路部２００と第２
プルアップ回路部２０２とを含んでいる。第１入力段回
路２０４および第２入力段回路２０５は、ＰＭＯＳトラ
ンジスタから構成され、ＰＭＯＳトランジスタのソース
端子が入力電圧Ｖinを受信する。第１入力段回路２０４
ならびに第１群プルアップ回路（例えば２０６）におけ
るＰＭＯＳトランジスタのドレイン端子とゲート端子と
が相互接続されている。同様に、第２入力段回路２０５
および第２群プルアップ回路（例えば２０８）における
ＰＭＯＳトランジスタのドレイン端子とゲート端子とが
相互接続されている。
【００４６】第１群プルアップ回路２０６ならびに第２
群プルアップ回路２０８（第１群プルアップ回路２０６
を例とする）は、ＰＭＯＳトランジスタ２１０と、ＣＭ
ＯＳ回路２１２と、第１結合コンデンサ２１４とからな
るものである。図８のＰＭＯＳトランジスタ２１０は、
図７のＮＭＯＳトランジスタ１２０を差し替えたもので
ある。ＰＭＯＳトランジスタ２１０のソース端子は、Ｃ
ＭＯＳ回路２１２の制御端子（Ｃ２）および第１結合コ
ンデンサ２１４の一端に接続されている。ＰＭＯＳトラ
ンジスタ２１０のドレイン端子は、その基板端子ならび
にＣＭＯＳ回路２１２の電圧端子（Ｓ２）に接続され、
ＰＭＯＳトランジスタ２１０のドレイン端子は、次段に
おけるＰＭＯＳトランジスタのソース端子に直列接続さ
れている。ＰＭＯＳトランジスタ２１０のゲート端子
は、ＣＭＯＳ回路２１２の出力端子（Ｏ２点）に接続さ
れている。第１群プルアップ回路２００のＣＭＯＳ回路
２１２の負荷端子（Ｌ２）は、第２群プルアップ回路２
０２の対応するＰＭＯＳトランジスタ２１６のソース端
子に接続されている。同様に、第２群プルアップ回路２
０２におけるＣＭＯＳ回路の負荷端子は、第１群プルア
ップ回路２００の対応するＰＭＯＳトランジスタ２１０
のソース端子に接続されている。
【００４７】第１クロック信号Ｖphi1は、第１群プルア
ップ回路における奇数列の第１結合コンデンサの全て
と、第２群プルアップ回路における偶数列の第１結合コ
ンデンサの全てとに印加される。同様に、第２クロック
信号Ｖphi2は、第１群プルアップ回路における偶数列の
第１結合コンデンサの全てと、第２群プルアップ回路に
おける奇数列の第１結合コンデンサの全てとに印加され
る。第１クロック信号Ｖ phi1および第２クロック信号Ｖ
phi2は、重複しない相補的な信号である。
【００４８】第１出力段回路２１８ならびに第２出力段
回路２２０（第１出力段回路２１８を例とする）は、Ｐ
ＭＯＳトランジスタ２２２と第２結合コンデンサ２２４
とからなっている。ＰＭＯＳトランジスタ２２２のソー
ス端子は、第２結合コンデンサ２２４の一端に接続さ
れ、ＰＭＯＳトランジスタ２２２のソース端子とその基
板端子とそのゲート端子とが相互接続されている。第１
出力段回路２１８および第２出力段回路２２０のドレイ
ン端子は、相互接続されて出力端子Ｖout を形成してい
る。第１出力段回路２１８ならびに第２出力段回路２２
０の第２結合コンデンサの他端が、第１クロック信号Ｖ
phi1と第２クロック信号Ｖphi2とをそれぞれ受信する。
【００４９】（第４実施形態）図９に、この発明にかか
るチャージポンプ回路の第４実施形態による回路図を示
す。この回路は、より大きな負電圧を提供するので、接
地ＧＮＤ電圧を入力端子に印加する。第１入力段回路３
００および第２入力段回路３０２は、ＮＭＯＳトランジ
スタを使用して構成される。各ＮＭＯＳトランジスタの
ドレイン端子は、接地ＧＮＤ電圧に接続されるととも
に、そのソース端子とゲート端子とが相互接続されてい
る。第１入力段回路３００および第２入力段回路３０２
における入力ＮＭＯＳトランジスタのソース端子は、第
１群プルアップ回路３０４および第２群プルアップ回路
３０６にそれぞれ接続されている。
【００５０】第１群プルアップ回路３０４ならびに第２
群プルアップ回路３０６（第１群プルアップ回路３０４
を例とする）は、ＮＭＯＳトランジスタ３１０とＣＭＯ
Ｓ回路３１２と第１結合コンデンサ３１４とからなって
いる。ＮＭＯＳトランジスタ３１０のドレイン端子は、
ＣＭＯＳ回路３１２の制御端子（Ｃ３）と第１結合コン
デンサ３１４の一端とに接続されている。ＮＭＯＳトラ
ンジスタ３１０のソース端子は、その基板端子とＣＭＯ
Ｓ回路３１２の負荷端子（Ｓ３）とに接続されている。
ＮＭＯＳトランジスタ３１０のソース端子は、次段の対
応するＮＭＯＳトランジスタのドレイン端子に直列接続
されている。ＮＭＯＳトランジスタ３１０のゲート端子
は、ＣＭＯＳ回路３１２の出力端子（Ｏ３）に接続され
ている。第１群プルアップ回路３０４のＣＭＯＳ回路３
１２の電圧端子（Ｌ３）は、第２群プルアップ回路３０
６の対応するＮＭＯＳトランジスタ３１８のドレイン端
子に接続されている。同様に、第２群プルアップ回路３
０６のＣＭＯＳ回路３１６の電圧端子は、第１群プルア
ップ回路３０４の対応するＮＭＯＳトランジスタ３１０
のドレイン端子に接続されている。
【００５１】第１クロック信号Ｖphi1は、第１群プルア
ップ回路における奇数列の第１結合コンデンサの全て
と、第２群プルアップ回路における偶数列の第１結合コ
ンデンサの全てとに印加される。同様に、第２クロック
信号Ｖphi2は、第１群プルアップ回路における偶数列の
第１結合コンデンサの全てと、第２群プルアップ回路に
おける奇数列の第１結合コンデンサの全てとに印加され
る。第１クロック信号Ｖ phi1および第２クロック信号Ｖ
phi2は、重複しない相補的な信号である。
【００５２】第１出力段回路３２０ならびに第２出力段
回路３２２（第１出力段回路３２０を例とする）は、Ｎ
ＭＯＳトランジスタ３２４と第２結合コンデンサ３２６
とからなっている。ＮＭＯＳトランジスタ３２４のドレ
イン端子は、第２結合コンデンサ３２６の一端に接続さ
れている。ＮＭＯＳトランジスタ３２４のドレイン端子
と基板端子とゲート端子とが相互接続されている。第１
出力段回路３２０および第２出力段回路３２２のＮＭＯ
Ｓトランジスタのソース端子が相互接続されて出力端子
Ｖout を形成している。第１出力段回路ならびに第２出
力段回路の第２結合コンデンサの他端は、第１クロック
信号Ｖphi1と第２クロック信号Ｖphi2とをそれぞれ受信
する。
【００５３】以上のごとく、この発明を好適な実施形態
により開示したが、もとより、この発明を限定するため
のものではなく、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに修正が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならない。
【００５４】
【発明の効果】上記構成により、この発明にかかるチャ
ージポンプ回路は、従来技術におけるトランジスタのド
レイン端子とゲート端子との接続に起因する基板効果を
未然に防止して、チャージポンプ回路の全般的な性能を
向上させることができる。従って、産業上の利用価値が
高い。
【図面の簡単な説明】
【図１】従来技術にかかるディクソン型チャージポンプ
回路を示す回路図である。
【図２】図１の回路に印加される第１および第２クロッ
ク信号を示すタイミング図である。
【図３】この発明にかかる第１実施形態によるチャージ
ポンプ回路を示す回路図である。
【図４】(ａ)，(ｂ)は、図３のチャージポンプ回路にお
ける前置動作段階を示す回路図である。
【図５】(ａ)，(ｂ)は、図３のチャージポンプ回路にお
ける前置動作段階を示す回路図である。
【図６】図３のチャージポンプ回路における前置動作段
階を示す回路図である。
【図７】この発明にかかる第２実施形態によるチャージ
ポンプ回路を示す回路図である。
【図８】この発明にかかる第３実施形態によるチャージ
ポンプ回路を示す回路図である。
【図９】この発明にかかる第４実施形態によるチャージ
ポンプ回路を示す回路図である。
【符号の説明】
３０ 第１プルアップ回路部 ３２ 第２プルアップ回路部 ３４ 第１入力段回路 ３６ 第１群プルアップ回路 ３８ 第１群プルアップ回路 ４０ 第１出力段回路 ４２ 第２入力段回路 ４４ 第２群プルアップ回路 ４６ 第２群プルアップ回路 ４８ 第２出力段回路 ５０ ＮＭＯＳトランジスタ ５２ 第１ＮＭＯＳトランジスタ ５４ ＮＭＯＳトランジスタ ５６ 第１ＮＭＯＳトランジスタ ５８ 第１結合コンデンサ ６０ ＮＭＯＳトランジスタ ６２ 第１結合コンデンサ ６４ ＮＭＯＳトランジスタ ６６ 第１結合コンデンサ ６８ 第１結合コンデンサ ７０ ＮＭＯＳトランジスタ ７２ 第２結合コンデンサ ７４ ＮＭＯＳトランジスタ ７６ 第２結合コンデンサ １００ 第１プルアップ回路部 １０２ 第２プルアップ回路部 １０４ 第１入力段回路 １０６ 第１群プルアップ回路 １０８ 第１群プルアップ回路 １１０ 第１出力段回路 １１２ 第２入力段回路 １１４ 第２群プルアップ回路 １１６ 第２群プルアップ回路 １１８ 第２出力段回路 １２０ ＮＭＯＳトランジスタ １２２ ＣＭＯＳ回路 １２４ 第１結合コンデンサ １２６ ＮＭＯＳトランジスタ １２８ ＮＭＯＳトランジスタ １３０ ＣＭＯＳ回路 １３２ 第２結合コンデンサ ２００ 第１プルアップ回路部 ２０２ 第２プルアップ回路部 ２０４ 第１入力段回路 ２０５ 第２入力段回路 ２０６ 第１群プルアップ回路 ２０８ 第２群プルアップ回路 ２１０ ＰＭＯＳトランジスタ ２１２ ＣＭＯＳ回路 ２１４ 第１結合コンデンサ ２１６ ＰＭＯＳトランジスタ ２１８ 第１出力段回路 ２２０ 第２出力段回路 ２２２ ＰＭＯＳトランジスタ ２２４ 第２結合コンデンサ ３００ 第１入力段回路 ３０２ 第２入力段回路 ３０４ 第１群プルアップ回路 ３０６ 第２群プルアップ回路 ３１０ ＮＭＯＳトランジスタ ３１２ ＣＭＯＳ回路 ３１４ 第１結合コンデンサ ３１６ ＣＭＯＳ回路 ３１８ ＮＭＯＳトランジスタ ３２０ 第１出力段回路 ３２２ 第２出力段回路 ３２４ ＮＭＯＳトランジスタ ３２６ 第２結合コンデンサ

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１入力段回路および複数の第１群プル
    アップ回路ならびに第１出力段回路を有する第１プルア
    ップ回路部と、 第２入力段回路および複数の第２群プルアップ回路なら
    びに第２出力段回路を有する第２プルアップ回路部とを
    具備するチャージポンプ回路であって、 前記第１入力段回路および前記第２入力段回路の一端が
    入力電圧を受信するとともに、前記第１入力段回路およ
    び前記第２入力段回路の他端が前記第１群プルアップ回
    路および前記第２群プルアップ回路にそれぞれ接続さ
    れ、 前記複数の第１群プルアップ回路および前記複数の第２
    群プルアップ回路の各々がＮＭＯＳトランジスタと第１
    結合コンデンサとからなり、前記ＮＭＯＳトランジスタ
    のドレイン端子が前記第１結合コンデンサの一端に接続
    され、前記ＮＭＯＳトランジスタのソース端子が次段に
    おける対応するＮＭＯＳトランジスタのドレイン端子に
    直列接続され、前記第１群プルアップ回路のＮＭＯＳト
    ランジスタのゲート端子が前記第２群プルアップ回路の
    対応するＮＭＯＳトランジスタのソース端子に接続さ
    れ、前記第２群プルアップ回路のＮＭＯＳトランジスタ
    のゲート端子が前記第１群プルアップ回路の対応するＮ
    ＭＯＳトランジスタのソース端子に接続され、第１クロ
    ック信号が、前記第１群プルアップ回路における、前記
    第１入力段回路に対して奇数列の全第１結合コンデンサ
    の一端、ならびに前記第２群プルアップ回路における、
    前記第２入力段回路に対して偶数列の全第１結合コンデ
    ンサの一端に印加され、第２クロック信号が、前記第１
    群プルアップ回路における偶数列の全第１結合コンデン
    サの一端および前記第２群プルアップ回路における奇数
    列の全第１結合コンデンサの一端に印加され、前記第１
    クロック信号と前記第２クロック信号とが重複しない相
    補的な信号であり、 前記第１出力段回路および前記第２出力段回路の各々が
    出力ＮＭＯＳトランジスタと第２結合コンデンサとから
    なり、前記出力ＮＭＯＳトランジスタのドレイン端子が
    そのゲート端子ならびに前記第２結合コンデンサの一端
    に接続され、前記双方の出力ＮＭＯＳトランジスタのソ
    ース端子が相互接続されて出力端子となり、前記第１出
    力段回路の第２結合コンデンサの他端および前記第２出
    力段回路の第２結合コンデンサの他端が、それぞれ前記
    第１クロック信号および前記第２クロック信号を受信す
    ることを特徴とするチャージポンプ回路。
  2. 【請求項２】 第１入力段回路および複数の第１群プル
    アップ回路ならびに第１出力段回路を有する第１プルア
    ップ回路部と、 第２入力段回路および複数の第２群プルアップ回路なら
    びに第２出力段回路を有する第２プルアップ回路部とを
    具備するチャージポンプ回路であって、 前記第１入力段回路および前記第２入力段回路の一端が
    入力電圧を受信するとともに、前記第１入力段回路およ
    び前記第２入力段回路の他端が前記第１群プルアップ回
    路および前記第２群プルアップ回路にそれぞれ接続さ
    れ、 前記複数の第１群プルアップ回路および前記複数の第２
    群プルアップ回路の各々がＮＭＯＳトランジスタとＣＭ
    ＯＳ回路と第１結合コンデンサとからなり、前記ＮＭＯ
    Ｓトランジスタのドレイン端子がその基板と前記第１結
    合コンデンサの一端と前記ＣＭＯＳ回路の負荷端子とに
    接続され、前記ＮＭＯＳトランジスタのソース端子が次
    段におけるＮＭＯＳトランジスタのドレイン端子に直列
    接続され、前記ＮＭＯＳトランジスタのゲート端子が前
    記ＣＭＯＳ回路の出力端子に接続され、前記第１群プル
    アップ回路のＣＭＯＳ回路の制御端子が前記第２群プル
    アップ回路の対応するＮＭＯＳトランジスタのドレイン
    端子に接続され、前記第２群プルアップ回路のＣＭＯＳ
    回路の制御端子が前記第１群プルアップ回路の対応する
    ＮＭＯＳトランジスタのドレイン端子に接続され、前記
    第１群プルアップ回路のＣＭＯＳ回路の電圧端子が前記
    第２群プルアップ回路の対応するＮＭＯＳトランジスタ
    のソース端子に接続され、前記第２群プルアップ回路の
    ＣＭＯＳ回路の電圧端子が前記第１群プルアップ回路の
    対応するＮＭＯＳトランジスタのソース端子に接続さ
    れ、第１クロック信号が、前記第１群プルアップ回路に
    おける、前記第１入力段回路に対して奇数列の全第１結
    合コンデンサ、ならびに前記第２群プルアップ回路にお
    ける、前記第２入力段回路に対して偶数列の全第１結合
    コンデンサの他端に印加され、第２クロック信号が、前
    記第１群プルアップ回路における偶数列の全第１結合コ
    ンデンサならびに前記第２群プルアップ回路における奇
    数列の全第１結合コンデンサの他端に印加され、前記第
    １クロック信号および前記第２クロック信号が重複しな
    い相補的な信号であり、 前記第１出力段回路および前記第２出力段回路の各々が
    出力ＮＭＯＳトランジスタと第２結合コンデンサとから
    なり、前記出力ＮＭＯＳトランジスタのドレイン端子が
    その基板端子とそのゲート端子と前記第２結合コンデン
    サの一端とに接続され、前記双方の出力ＮＭＯＳトラン
    ジスタのソース端子が相互接続されて出力端子となり、
    前記第１出力段回路の第２結合コンデンサの他端および
    前記第２出力段回路の第２結合コンデンサの他端が、そ
    れぞれ第１クロック信号および第２クロック信号を受信
    することを特徴とするチャージポンプ回路。
  3. 【請求項３】 第１入力段回路および複数の第１群プル
    アップ回路ならびに第１出力段回路を有する第１プルア
    ップ回路部と、 第２入力段回路および複数の第２群プルアップ回路なら
    びに第２出力段回路を有する第２プルアップ回路部とを
    具備するチャージポンプ回路であって、 前記第１入力段回路および前記第２入力段回路の一端が
    入力電圧を受信するとともに、前記第１入力段回路およ
    び前記第２入力段回路の他端が前記第１群プルアップ回
    路および前記第２群プルアップ回路にそれぞれ接続さ
    れ、 前記複数の第１群プルアップ回路および前記複数の第２
    群プルアップ回路の各々がＰＭＯＳトランジスタとＣＭ
    ＯＳ回路と第１結合コンデンサとからなり、前記ＰＭＯ
    Ｓトランジスタのソース端子が前記ＣＭＯＳ回路の制御
    端子および前記第１結合コンデンサの一端に接続され、
    前記ＰＭＯＳトランジスタのドレイン端子がその基板端
    子ならびに前記ＣＭＯＳ回路の電圧端子に接続され、前
    記ＰＭＯＳトランジスタのドレイン端子が次段における
    対応するＰＭＯＳトランジスタのソース端子に直列接続
    され、前記ＰＭＯＳトランジスタのゲート端子が前記Ｃ
    ＭＯＳ回路の出力端子に接続され、前記第１群プルアッ
    プ回路のＣＭＯＳ回路の負荷端子が前記第２群プルアッ
    プ回路の対応するＰＭＯＳトランジスタのソース端子に
    接続され、前記第２群プルアップ回路のＣＭＯＳ回路の
    負荷端子が前記第１群プルアップ回路の対応するＰＭＯ
    Ｓトランジスタのソース端子に接続され、第１クロック
    信号が、前記第１群プルアップ回路における、前記第１
    入力段回路に対して奇数列の全第１結合コンデンサ、な
    らびに前記第２群プルアップ回路における、前記第２入
    力段回路に対して偶数列の全第１結合コンデンサの他端
    に印加され、第２クロック信号が、前記第１群プルアッ
    プ回路における偶数列の全第１結合コンデンサならびに
    前記第２群プルアップ回路における奇数列の全第１結合
    コンデンサの他端に印加され、前記第１クロック信号お
    よび前記第２クロック信号が重複しない相補的な信号で
    あり、 前記第１出力段回路および前記第２出力段回路の各々が
    出力ＰＭＯＳトランジスタと第２結合コンデンサとから
    なり、前記ＰＭＯＳトランジスタのソース端子がその基
    板端子とそのゲート端子と前記第２結合コンデンサの一
    端とに接続され、前記双方の出力ＮＭＯＳトランジスタ
    のドレイン端子が相互接続されて出力端子となり、前記
    第１出力段回路の第２結合コンデンサの他端および前記
    第２出力段回路の第２結合コンデンサの他端が、それぞ
    れ第１クロック信号および第２クロック信号を受信する
    ことを特徴とするチャージポンプ回路。
  4. 【請求項４】 第１入力段回路および複数の第１群プル
    アップ回路ならびに第１出力段回路を有する第１プルア
    ップ回路部と、 第２入力段回路および複数の第２群プルアップ回路なら
    びに第２出力段回路とを有する第２プルアップ回路部と
    を具備するチャージポンプ回路であって、 前記第１入力段回路および前記第２入力段回路の一端が
    入力電圧を受信するとともに、前記第１入力段回路およ
    び前記第２入力段回路の他端が前記第１群プルアップ回
    路および前記第２群プルアップ回路にそれぞれ接続さ
    れ、 前記複数の第１群プルアップ回路および前記複数の第２
    群プルアップ回路の各々がＮＭＯＳトランジスタとＣＭ
    ＯＳ回路と第１結合コンデンサとからなり、前記ＮＭＯ
    Ｓトランジスタのドレイン端子が前記ＣＭＯＳ回路の制
    御端子および前記第１結合コンデンサの他端に接続さ
    れ、前記ＮＭＯＳトランジスタのソース端子がその基板
    端子ならびに前記ＣＭＯＳ回路の負荷端子に接続され、
    前記ＮＭＯＳトランジスタのソース端子が次段における
    対応するＮＭＯＳトランジスタのドレイン端子に直列接
    続され、前記ＮＭＯＳトランジスタのゲート端子が前記
    ＣＭＯＳ回路の出力端子に接続され、前記第１群プルア
    ップ回路のＣＭＯＳ回路の電圧端子が前記第２群プルア
    ップ回路の対応するＮＭＯＳトランジスタのドレイン端
    子に接続され、前記第２群プルアップ回路のＣＭＯＳ回
    路の電圧端子が前記第１群プルアップ回路の対応するＮ
    ＭＯＳトランジスタのドレイン端子に接続され、第１ク
    ロック信号が、前記第１群プルアップ回路における、前
    記第１入力段回路に対して奇数列の全第１結合コンデン
    サ、ならびに前記第２群プルアップ回路における、前記
    第２入力段回路に対して偶数列の全第１結合コンデンサ
    の一端に印加され、第２クロック信号が、前記第１群プ
    ルアップ回路における偶数列の全第１結合コンデンサな
    らびに前記第２群プルアップ回路における奇数列の全第
    １結合コンデンサの他端に印加され、前記第１クロック
    信号および前記第２クロック信号が重複しない相補的な
    信号であり、 前記第１出力段回路および前記第２出力段回路の各々が
    出力ＮＭＯＳトランジスタと結合コンデンサとからな
    り、前記出力ＮＭＯＳトランジスタのドレイン端子がそ
    の基板端子とそのゲート端子と前記第２結合コンデンサ
    の一端とに接続され、前記双方の出力ＮＭＯＳトランジ
    スタのソース端子が相互接続されて出力端子となり、前
    記第１出力段回路の第２結合コンデンサの他端および前
    記第２出力段回路の第２結合コンデンサの他端が、それ
    ぞれ第１クロック信号および第２クロック信号を受信す
    ることを特徴とするチャージポンプ回路。
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