JP2006269593A - 半導体装置および昇圧回路 - Google Patents
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Abstract
【課題】 ラッチアップを防止しつつ、昇圧時の変換効率を向上させる。
【解決手段】 チャージポンプ回路を構成するＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を完全空乏型ＳＯＩトランジスタにてそれぞれ構成し、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８としてソースタイ構造を用いることにより、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８の基板電位をソースに接続する。
【選択図】 図１
【解決手段】 チャージポンプ回路を構成するＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を完全空乏型ＳＯＩトランジスタにてそれぞれ構成し、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８としてソースタイ構造を用いることにより、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８の基板電位をソースに接続する。
【選択図】 図１
Description
本発明は半導体装置および昇圧回路に関し、特に、完全空乏型ＳＯＩトランジスタにてチャージポンプ回路を構成する方法に適用して好適なものである。
従来の半導体装置では、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力化および高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
一方、半導体製造プロセスの進展に伴い、半導体集積回路の高密度集積化および多機能化が進み、半導体集積回路内部の電源電圧は低電圧化の傾向にある。また、半導体集積回路の多機能化に伴い、高電圧電源も含めて各種電源の内蔵化も進んでいる。例えば、フラッシュメモリ、ＥＥＰＲＯＭなどの不揮発性メモリや液晶などの表示素子用ドライバＩＣにおいては、１０Ｖ以上の高電圧を必要である。このため、このような高電圧を発生させる昇圧回路として、コイルなどを用いたスイッチングレギュレータ方式に代わって、半導体集積回路への内蔵化が容易なチャージポンプ方式が採用されている。このチャージポンプ方式としては、特許文献１に開示されているように、Ｄｉｃｋｓｏｎ型チャージポンプ回路が一般的に用いられている。
特開２００４−３２８９０１号公報
しかしながら、従来のチャージポンプ回路では、ラッチアップ対策から、トランジスタの基板端子を接地する必要がある。このため、チャージポンプ回路を構成するトランジスタを高耐圧化する必要があり、チャージポンプ回路の内部インピーダンスが高くなることから、変換効率が劣化するという問題があった。
そこで、本発明の目的は、ラッチアップを防止しつつ、昇圧時の変換効率を向上させることが可能な半導体装置および昇圧回路を提供することである。
そこで、本発明の目的は、ラッチアップを防止しつつ、昇圧時の変換効率を向上させることが可能な半導体装置および昇圧回路を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、チャージポンプ回路に用いられるトランジスタが完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする。
これにより、チャージポンプ回路に用いられるトランジスタを電気的に完全に分離することができ、高耐圧トランジスタを用いることなく、ラッチアップを防止することができる。このため、トランスコンダクタンスの高いトランジスタを用いてチャージポンプ回路を構成することができ、チャージポンプ回路の内部インピーダンスを低減させることが可能となる。この結果、昇圧時の変換効率を向上させることが可能となり、半導体集積回路内部の電源電圧の低電圧化に対応しつつ、高電圧電源も含めた各種電源を半導体集積回路に内蔵化することができる。
これにより、チャージポンプ回路に用いられるトランジスタを電気的に完全に分離することができ、高耐圧トランジスタを用いることなく、ラッチアップを防止することができる。このため、トランスコンダクタンスの高いトランジスタを用いてチャージポンプ回路を構成することができ、チャージポンプ回路の内部インピーダンスを低減させることが可能となる。この結果、昇圧時の変換効率を向上させることが可能となり、半導体集積回路内部の電源電圧の低電圧化に対応しつつ、高電圧電源も含めた各種電源を半導体集積回路に内蔵化することができる。
また、本発明の一態様に係る半導体装置によれば、前記完全空乏型ＳＯＩトランジスタは、絶縁層上に形成された半導体層と、前記半導体層上に配置されたゲート電極と、前記ゲート電極の一方の側に配置され、前記半導体層に形成されたソース層と、前記ゲート電極の他方の側に配置され、前記半導体層に形成されたドレイン層と、前記ゲート電極下のボディ領域と前記ソース層とを接続するボディソース接続層とを備えることを特徴とする。
これにより、ＳＯＩトランジスタを完全空乏化したために、ゲート電極下のボディ領域が孤立化した場合においても、素子面積の増大を抑制しつつ、ボディ領域に蓄積したホットキャリアを逃がすことが可能となる。このため、ボディ領域でのホットキャリアの蓄積に起因するドレイン耐圧の劣化を防止することができ、チャージポンプ回路の変換効率を向上させつつ、低消費電力化および低電圧駆動化を図ることができる。
また、本発明の一態様に係る昇圧回路によれば、第１のパルスがゲートに入力される第１のＮチャンネル完全空乏型ＳＯＩトランジスタと、前記第１のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル完全空乏型ＳＯＩトランジスタと、前記第１のＮチャンネル電界効果型トランジスタのドレインにゲートが接続された第２のＮチャンネル完全空乏型ＳＯＩトランジスタと、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続された第２のＰチャンネル完全空乏型ＳＯＩトランジスタと、前記第１のパルスと逆相の第２のパルスがゲートに入力され、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインのソースが接続された第３のＮチャンネル完全空乏型ＳＯＩトランジスタと、前記第３のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続されるとともに、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのソースのソースが接続され、前記第２のパルスがゲートに入力される第３のＰチャンネル完全空乏型ＳＯＩトランジスタと、前記第３のＮチャンネル電界効果型トランジスタのドレインにゲートが接続されるとともに、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのソースのソースが接続された第４のＮチャンネル完全空乏型ＳＯＩトランジスタと、前記第４のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続されるとともに、前記第３のＰチャンネル完全空乏型ＳＯＩトランジスタのドレインにゲートが接続され、前記第３のＰチャンネル完全空乏型ＳＯＩトランジスタのソースにソースが接続され、前記第１のＰチャンネル完全空乏型ＳＯＩトランジスタのソースにドレインが接続された第４のＰチャンネル完全空乏型ＳＯＩトランジスタと、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインに接続され、前記第１のパルスが入力される第１のコンデンサと、前記第４のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインに接続され、前記第２のパルスが入力される第２のコンデンサとを備えることを特徴とする。
これにより、チャージポンプ回路に用いられるトランジスタを完全空乏型ＳＯＩトランジスタにて構成することができ、これらのトランジスタを電気的に完全に分離することができる。このため、高耐圧トランジスタを用いることなく、ラッチアップを防止することができ、チャージポンプ回路の内部インピーダンスを低減させることが可能となることから、チャージポンプ回路の変換効率を向上させることが可能となる。
また、本発明の一態様に係る昇圧回路によれば、前記Ｎチャンネル完全空乏型ＳＯＩトランジスタおよび前記Ｐチャンネル完全空乏型ＳＯＩトランジスタはソースタイ構造であることを特徴とする。
これにより、ドレイン端で発生したホールがボディ領域に流れ込んだ場合においても、ボディ領域に蓄積したホールをソースに排出させることができ、ボディ領域にホットキャリアが蓄積することを抑制することができる。このため、ＳＯＩトランジスタを完全空乏化したために、ゲート下のボディ領域が孤立化した場合においても、素子面積の増大を抑制しつつ、ドレイン耐圧の劣化を防止することができる。
これにより、ドレイン端で発生したホールがボディ領域に流れ込んだ場合においても、ボディ領域に蓄積したホールをソースに排出させることができ、ボディ領域にホットキャリアが蓄積することを抑制することができる。このため、ＳＯＩトランジスタを完全空乏化したために、ゲート下のボディ領域が孤立化した場合においても、素子面積の増大を抑制しつつ、ドレイン耐圧の劣化を防止することができる。
また、本発明の一態様に係る昇圧回路によれば、前記第１から第４のＰチャンネル完全空乏型ＳＯＩトランジスタのソース／ドレインを構成するＰ型不純物拡散層にて前記第１および前記第２のコンデンサの下部電極が構成され、第１から第４のＰチャンネル完全空乏型ＳＯＩトランジスタのゲートを構成する多結晶シリコン層にて前記第１および前記第２のコンデンサの上部電極が構成されていることを特徴とする。
これにより、第１から第４のＰチャンネル完全空乏型ＳＯＩトランジスタを形成する時に、第１および第２のコンデンサを一括形成することができ、製造工程の複雑化を抑制しつつ、チャージポンプ回路を構成することができる。
以下、本発明の実施形態に係る半導体装置および昇圧回路について図面を参照しながら説明する。
図１は、本発明が適用される昇圧回路の構成例を示す回路図である。
図１において、Ｎチャンネル電界効果型トランジスタＭ１のソースはＬＤＶＶ端子に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ２のソースはＶＤＤＯＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のドレインおよびＰチャンネル電界効果型トランジスタＭ２のドレインはＰＨＩＡ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のゲートおよびＰチャンネル電界効果型トランジスタＭ２のゲートはＰＨＩ端子に接続されている。ここで、Ｎチャンネル電界効果型トランジスタＭ１の基板電位は、Ｎチャンネル電界効果型トランジスタＭ１のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ２の基板電位は、Ｐチャンネル電界効果型トランジスタＭ２のソースに接続されている。
図１は、本発明が適用される昇圧回路の構成例を示す回路図である。
図１において、Ｎチャンネル電界効果型トランジスタＭ１のソースはＬＤＶＶ端子に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ２のソースはＶＤＤＯＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のドレインおよびＰチャンネル電界効果型トランジスタＭ２のドレインはＰＨＩＡ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のゲートおよびＰチャンネル電界効果型トランジスタＭ２のゲートはＰＨＩ端子に接続されている。ここで、Ｎチャンネル電界効果型トランジスタＭ１の基板電位は、Ｎチャンネル電界効果型トランジスタＭ１のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ２の基板電位は、Ｐチャンネル電界効果型トランジスタＭ２のソースに接続されている。
また、Ｎチャンネル電界効果型トランジスタＭ５のソースはＬＤＶＶ端子に接続されるとともに、Ｐチャンネル電界効果型トランジスタＭ６のソースはＶＤＤＯ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のドレインおよびＰチャンネル電界効果型トランジスタＭ６のドレインはＰＨＩＡＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のゲートおよびＰチャンネル電界効果型トランジスタＭ６のゲートはＰＨＩＲＰ端子に接続されている。ここで、Ｎチャンネル電界効果型トランジスタＭ５の基板電位は、Ｎチャンネル電界効果型トランジスタＭ５のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ６の基板電位は、Ｐチャンネル電界効果型トランジスタＭ６のソースに接続されている。
さらに、Ｎチャンネル電界効果型トランジスタＭ３、Ｍ４のソースはＬＤＶＶ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ７、Ｍ８のソースはＨＶＤＤ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ３のドレインおよびＰチャンネル電界効果型トランジスタＭ７のドレインはＶＤＤＯ端子に接続され、Ｎチャンネル電界効果型トランジスタＭ４のドレインおよびＰチャンネル電界効果型トランジスタＭ８のドレインはＶＤＤＯＲＰ端子に接続されている。また、Ｎチャンネル電界効果型トランジスタＭ３のゲートはＰＨＩＡ端子に接続され、Ｎチャンネル電界効果型トランジスタＭ４のゲートはＰＨＩＡＲＰ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ７のゲートはＶＤＤＯＲＰ端子に接続され、Ｐチャンネル電界効果型トランジスタＭ８のゲートはＶＤＤＯ端子に接続されている。
ここで、Ｎチャンネル電界効果型トランジスタＭ３の基板電位は、Ｎチャンネル電界効果型トランジスタＭ３のソースに接続され、Ｎチャンネル電界効果型トランジスタＭ４の基板電位は、Ｎチャンネル電界効果型トランジスタＭ４のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ７の基板電位は、Ｐチャンネル電界効果型トランジスタＭ７のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ８の基板電位は、Ｐチャンネル電界効果型トランジスタＭ８のソースに接続されている。
また、Ｎチャンネル電界効果型トランジスタＭ３のドレインには、コンデンサＣ１を介してＰＨＩ端子が接続され、Ｎチャンネル電界効果型トランジスタＭ４のドレインには、コンデンサＣ２を介してＰＨＩＲＰ端子が接続されている。
図２は、図１の昇圧回路のレイアウトパターンを示す平面図である。
図２において、半導体基板には、ＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２およびＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５が設けられている。そして、図１のＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５がＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５にそれぞれ形成され、図１のＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がＰウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８にそれぞれ形成され、図１のコンデンサＣ１、Ｃ２がＮウェルＮＷ１１、ＮＷ１２にそれぞれ形成されている。
図２は、図１の昇圧回路のレイアウトパターンを示す平面図である。
図２において、半導体基板には、ＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２およびＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５が設けられている。そして、図１のＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５がＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５にそれぞれ形成され、図１のＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がＰウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８にそれぞれ形成され、図１のコンデンサＣ１、Ｃ２がＮウェルＮＷ１１、ＮＷ１２にそれぞれ形成されている。
すなわち、ＰウェルＰＷ１上には、ゲート電極Ｇ１が配置されるとともに、ＰウェルＰＷ１には、ゲート電極Ｇ１を挟み込むように配置されたＮ型不純物拡散層Ｎ１、Ｎ１´が形成されている。また、ＰウェルＰＷ３上には、ゲート電極Ｇ３が配置されるとともに、ＰウェルＰＷ３には、ゲート電極Ｇ３を挟み込むように配置されたＮ型不純物拡散層Ｎ３、Ｎ３´が形成されている。また、ＰウェルＰＷ４上には、ゲート電極Ｇ４が配置されるとともに、ＰウェルＰＷ４には、ゲート電極Ｇ４を挟み込むように配置されたＮ型不純物拡散層Ｎ４、Ｎ４´が形成されている。また、ＰウェルＰＷ５上には、ゲート電極Ｇ５が配置されるとともに、ＰウェルＰＷ５には、ゲート電極Ｇ５を挟み込むように配置されたＮ型不純物拡散層Ｎ５、Ｎ５´が形成されている。
また、ＮウェルＰＷ２上には、ゲート電極Ｇ２が配置されるとともに、ＰウェルＰＷ２には、ゲート電極Ｇ２を挟み込むように配置されたＰ型不純物拡散層Ｐ２、Ｐ２´が形成されている。また、ＮウェルＰＷ６上には、ゲート電極Ｇ６が配置されるとともに、ＰウェルＰＷ６には、ゲート電極Ｇ６を挟み込むように配置されたＰ型不純物拡散層Ｐ６、Ｐ６´が形成されている。また、ＮウェルＰＷ７上には、ゲート電極Ｇ７が配置されるとともに、ＰウェルＰＷ７には、ゲート電極Ｇ７を挟み込むように配置されたＰ型不純物拡散層Ｐ７、Ｐ７´が形成されている。また、ＮウェルＰＷ８上には、ゲート電極Ｇ８が配置されるとともに、ＰウェルＰＷ８には、ゲート電極Ｇ８を挟み込むように配置されたＰ型不純物拡散層Ｐ８、Ｐ８´が形成されている。
さらに、ＮウェルＰＷ１１上には、上部電極Ｕ１が配置されるとともに、ＮウェルＮＷ１１には、上部電極Ｕ１と対抗するように配置されたＰ型不純物拡散層Ｌ１が形成されている。また、ＮウェルＮＷ１２上には、上部電極Ｕ２が配置されるとともに、ＮウェルＮＷ１２には、上部電極Ｕ２と対抗するように配置されたＰ型不純物拡散層Ｌ２が形成されている。
そして、Ｎ型不純物拡散層Ｎ１、Ｐ型不純物拡散層Ｐ２´およびゲート電極Ｇ３は下部配線層Ｈ１を介して接続されている。また、ゲート電極Ｇ１、Ｇ２、Ｐ型不純物拡散層Ｌ１およびＰＨＩ端子は下部配線層Ｈ２を介して接続されている。また、Ｎ型不純物拡散層Ｎ５、Ｐ型不純物拡散層Ｐ６´およびゲート電極Ｇ４は下部配線層Ｈ３を介して接続されている。また、Ｎ型不純物拡散層Ｎ５、Ｐ型不純物拡散層Ｐ６´およびゲート電極Ｇ４は下部配線層Ｈ３を介して接続されている。また、Ｎ型不純物拡散層Ｎ３´、Ｐ型不純物拡散層Ｐ７、ゲート電極Ｇ８および上部電極Ｕ１は下部配線層Ｈ４を介して接続されている。また、ゲート電極Ｇ５、Ｇ６、Ｐ型不純物拡散層Ｌ２およびＰＨＩＲＰ端子は下部配線層Ｈ５を介して接続されている。また、Ｐ型不純物拡散層Ｐ６は下部配線層Ｈ６に接続されている。また、Ｎ型不純物拡散層Ｎ１´は下部配線層Ｈ７に接続されている。また、Ｎ型不純物拡散層Ｎ５´は下部配線層Ｈ８に接続されている。また、ＬＶＤＤ端子は下部配線層Ｈ９に接続されている。また、Ｎ型不純物拡散層Ｎ４は下部配線層Ｈ１０に接続されている。また、Ｎ型不純物拡散層Ｎ４´、Ｐ型不純物拡散層Ｐ８、ゲート電極Ｇ７および上部電極Ｕ２は下部配線層Ｈ１１を介して接続されている。また、Ｐ型不純物拡散層Ｐ７´、Ｐ８´は下部配線層Ｈ１２を介して接続されている。また、Ｎ型不純物拡散層Ｎ３は下部配線層Ｈ１３を介して接続されている。
また、下部配線層Ｈ４、Ｈ６は上部配線層Ｈ２１を介して接続されている。また、下部配線層Ｈ３、Ｈ６、Ｈ１１は上部配線層Ｈ２２を介して接続されている。また、下部配線層Ｈ７、Ｈ８、Ｈ９、Ｈ１０、Ｈ１３は上部配線層Ｈ２３を介して接続されている。また、下部配線層Ｈ１２およびＨＶＤＤ端子は上部配線層Ｈ２４を介して接続されている。
ここで、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８は、完全空乏型ＳＯＩトランジスタにてそれぞれ構成することができる。
ここで、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８は、完全空乏型ＳＯＩトランジスタにてそれぞれ構成することができる。
これにより、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を電気的に完全に分離することができ、高耐圧トランジスタを用いることなく、ラッチアップを防止することができる。このため、トランスコンダクタンスの高いＮチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を用いてチャージポンプ回路を構成することができ、チャージポンプ回路の内部インピーダンスを低減させることが可能となる。この結果、昇圧時の変換効率を向上させることが可能となり、半導体集積回路内部の電源電圧の低電圧化に対応しつつ、高電圧電源も含めた各種電源を半導体集積回路に内蔵化することができる。
また、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８として、ソースタイ構造を有する完全空乏型ＳＯＩトランジスタをそれぞれ用いることで、トランジスタが形成された基板を接地するためのバックゲート端子をＮウェルＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２およびＰウェルＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５の周囲にそれぞれ配置する必要がなくなり、素子面積を削減することができる。
なお、下部配線層Ｈ１〜Ｈ１３および上部配線層Ｈ２１〜Ｈ２４はＡｌ配線を用いることができる。また、ゲート電極Ｇ１〜Ｇ８および上部電極Ｕ１、Ｕ２は多結晶シリコン層にて構成することができ、Ｐ型不純物拡散層Ｌ１、Ｌ２はコンデンサＣ１、Ｃ２の下部電極として用いることができる。
これにより、Ｐチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を形成する時に、コンデンサＣ１、Ｃ２を一括形成することができ、製造工程の複雑化を抑制しつつ、チャージポンプ回路を構成することができる。
これにより、Ｐチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８を形成する時に、コンデンサＣ１、Ｃ２を一括形成することができ、製造工程の複雑化を抑制しつつ、チャージポンプ回路を構成することができる。
図３は、ソースタイ構造を有する完全空乏型ＳＯＩトランジスタの構成例を示す断面図である。
図３において、絶縁層２１上には単結晶半導体層２３が形成され、単結晶半導体層２３は素子分離絶縁膜２２で分離されている。なお、単結晶半導体層２３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２１としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層２３が形成された絶縁層を支持する支持基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、支持基板として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。そして、単結晶半導体層２３上には、ゲート絶縁膜２４を介してゲート電極２５が形成されている。また、単結晶半導体層２３には、ゲート電極２５の両側にそれぞれ配置されたソース層２６ａおよびドレイン層２６ｂが形成されている。なお、図５（ｂ）に示すように、ソース層２６ａおよびドレイン層２６ｂの底面は絶縁層２１に接触し、ゲート電極２５下のボディ領域は、ソース層２６ａとドレイン層２６ｂとの間で孤立化している。
図３において、絶縁層２１上には単結晶半導体層２３が形成され、単結晶半導体層２３は素子分離絶縁膜２２で分離されている。なお、単結晶半導体層２３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２１としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層２３が形成された絶縁層を支持する支持基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、支持基板として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。そして、単結晶半導体層２３上には、ゲート絶縁膜２４を介してゲート電極２５が形成されている。また、単結晶半導体層２３には、ゲート電極２５の両側にそれぞれ配置されたソース層２６ａおよびドレイン層２６ｂが形成されている。なお、図５（ｂ）に示すように、ソース層２６ａおよびドレイン層２６ｂの底面は絶縁層２１に接触し、ゲート電極２５下のボディ領域は、ソース層２６ａとドレイン層２６ｂとの間で孤立化している。
また、ソース層２６ａ側の単結晶半導体層２３には、ゲート電極２５下のボディ領域に接するとともに、ソース層２６ａを挟み込むようにしてそれぞれ配置されたボディソース接続層２７ａ、２７ｂが形成されている。そして、ゲート電極２５が形成された単結晶半導体層２３上には層間絶縁膜２９が形成され、ソース層２６ａ側には、ソース層２６ａおよびボディソース接続層２７ａ、２７ｂとコンタクトをとるためのソースコンタクトＣ１１、Ｃ１２が形成されている。
すなわち、層間絶縁膜２９には、図５（ｃ）に示すように、ソース層２６ａとボディソース接続層２７ａ、２７ｂとの境界に跨るようにして配置されたコンタクトホールＫ１１、Ｋ１２が形成されている。そして、ソース層２６ａおよびボディソース接続層２７ａ、２７ｂは、コンタクトホールＫ１１、Ｋ１２をそれぞれ介してソース配線３０ａ、３０ｂに接続されている。
また、ゲート電極２５上には、ゲート電極２５とコンタクトをとるためのゲートコンタクトＣ１５が形成され、ドレイン層２６ｂ上には、ドレイン層２６ｂとコンタクトをとるためのドレインコンタクトＣ１３、Ｃ１４が形成されている。
ここで、単結晶半導体層２３には、ｎチャンネルトランジスタが形成されているものとすると、単結晶半導体層２３およびボディソース接続層２７ａ、２７ｂはｐ型に設定され、ソース層２６ａおよびドレイン層２６ｂはｎ+型に設定される。
ここで、単結晶半導体層２３には、ｎチャンネルトランジスタが形成されているものとすると、単結晶半導体層２３およびボディソース接続層２７ａ、２７ｂはｐ型に設定され、ソース層２６ａおよびドレイン層２６ｂはｎ+型に設定される。
このため、ドレイン端で発生したホールがボディ領域に流れ込んだ場合においても、ボディソース接続層２７ａ、２７ｂを介してソース配線３０ａ、３０ｂに排出させることができ、ボディ領域にホットキャリアが蓄積することを抑制することができる。
この結果、ＳＯＩトランジスタを完全空乏化したために、ゲート電極２５下のボディ領域が孤立化した場合においても、素子面積の増大を抑制しつつ、ボディ領域でのホットキャリアの蓄積に起因するドレイン耐圧の劣化を防止することができる。
この結果、ＳＯＩトランジスタを完全空乏化したために、ゲート電極２５下のボディ領域が孤立化した場合においても、素子面積の増大を抑制しつつ、ボディ領域でのホットキャリアの蓄積に起因するドレイン耐圧の劣化を防止することができる。
図４は、図１の昇圧回路の出力波形を示す波形図である。
図４において、ＰＨＩ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、ＰＨＩＡ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＡＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、例えば、ＬＶＤＤ端子は３Ｖ、ＨＶＤＤ端子は６Ｖであるものとする。さらに、コンデンサＣ２には３Ｖ分の電荷が蓄積されるとともに、コンデンサＣ１には電荷が蓄積されていないものとする。
図４において、ＰＨＩ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、ＰＨＩＡ端子には、例えば、デューティ比が０．５、振幅が３Ｖのパルス信号が入力され、ＰＨＩＡＲＰ端子には、ＰＨＩ端子に入力される信号と逆相の信号が入力されるものとする。また、例えば、ＬＶＤＤ端子は３Ｖ、ＨＶＤＤ端子は６Ｖであるものとする。さらに、コンデンサＣ２には３Ｖ分の電荷が蓄積されるとともに、コンデンサＣ１には電荷が蓄積されていないものとする。
そして、ＰＨＩ端子が０Ｖになると、Ｎチャンネル電界効果型トランジスタＭ１がオフするとともに、Ｐチャンネル電界効果型トランジスタＭ２がオンする。また、ＰＨＩ端子が０Ｖになると、ＰＨＩＲＰ端子は３Ｖになるので、コンデンサＣ２の電位は３Ｖ分だけ持ち上げられ、ＶＤＤＯＲＰ端子は６Ｖになる。そして、ＶＤＤＯＲＰ端子は６Ｖになると、Ｐチャンネル電界効果型トランジスタＭ２がオンしているので、ＰＨＩＡ端子は６Ｖになり、Ｎチャンネル電界効果型トランジスタＭ３がオンする。そして、Ｎチャンネル電界効果型トランジスタＭ３がオンすると、ＬＶＤＤ端子は３Ｖ、ＰＨＩ端子は０Ｖとなっているので、ＶＤＤＯ端子は３Ｖになるとともに、コンデンサＣ１には３Ｖの電圧がかかり、３Ｖ分の電荷が蓄積される。そして、ＶＤＤＯ端子が３Ｖになると、Ｐチャンネル電界効果型トランジスタＭ８がオンし、ＨＶＤＤ端子には６Ｖとなる。
次に、ＰＨＩ端子が３Ｖになると、ＰＨＩＲＰ端子が０Ｖになるため、Ｎチャンネル電界効果型トランジスタＭ５がオフするとともに、Ｐチャンネル電界効果型トランジスタＭ６がオンする。また、ＰＨＩＲＰ端子が０Ｖになると、ＰＨＩ端子は３Ｖになるので、コンデンサＣ１の電位は３Ｖ分だけ持ち上げられ、ＶＤＤＯ端子は６Ｖになる。そして、ＶＤＤＯ端子は６Ｖになると、Ｐチャンネル電界効果型トランジスタＭ６がオンしているので、ＰＨＩＡＲＰ端子は６Ｖになり、Ｎチャンネル電界効果型トランジスタＭ４がオンする。そして、Ｎチャンネル電界効果型トランジスタＭ４がオンすると、ＬＶＤＤ端子は３Ｖ、ＰＨＩＲＰ端子は０Ｖとなっているので、ＶＤＤＯＲＰ端子は３Ｖになるとともに、コンデンサＣ２には３Ｖの電圧がかかり、３Ｖ分の電荷が蓄積される。そして、ＶＤＤＯＲＰ端子が３Ｖになると、Ｐチャンネル電界効果型トランジスタＭ７がオンし、ＨＶＤＤ端子には６Ｖとなる。
この結果、振幅が３Ｖのパルス信号を図１の昇圧回路に入力することで、６Ｖの電圧を得ることができる。そして、図１の昇圧回路をＮ段接続することで、入力電圧をＮ倍に昇圧することができる。ここで、チャージポンプ回路の変換効率は通常６０〜７０％程度であるが、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ３、Ｍ４、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８として完全空乏型ＳＯＩトランジスタをそれぞれ用いることで、８０％の変換効率を得ることができ、変換効率を向上させることができる。このため、低電圧で動作するロジック回路と昇圧回路とを１チップ化することができ、１０Ｖ以上の高電圧が必要なＥＥＰＲＯＭなどの不揮発性メモリや液晶などの表示素子用ドライバＩＣにロジック回路を組み込むことができ、半導体集積回路の高密度集積化および多機能化を促進することができる。
Ｍ１、Ｍ３〜Ｍ５ Ｎチャンネル電界効果型トランジスタ、Ｍ２、Ｍ６〜Ｍ８ Ｐチャンネル電界効果型トランジスタ、Ｃ１、Ｃ２ コンデンサ、Ｇ１〜Ｇ８、２５ ゲート電極、ＮＷ２、ＮＷ６、ＮＷ７、ＮＷ８、ＮＷ１１、ＮＷ１２ Ｎウェル、ＰＷ１、ＰＷ３、ＰＷ４、ＰＷ５ Ｐウェル、Ｎ１、Ｎ１´、Ｎ３、Ｎ３´、Ｎ４、Ｎ４´、Ｎ５、Ｎ５´ Ｎ型不純物拡散層、Ｐ２、Ｐ２´、Ｐ６、Ｐ６´、Ｐ７、Ｐ７´、Ｐ８、Ｐ８´、Ｌ１、Ｌ２ Ｐ型不純物拡散層、Ｕ１、Ｕ２ 上部電極、Ｈ１〜Ｈ１３ 下部配線層、Ｈ２１〜Ｈ２４ 上部配線層、２１ 絶縁層、２２ 素子分離絶縁膜、２３ 単結晶半導体層、２４ ゲート絶縁膜、２６ａ ソース層、２６ｂ ドレイン層２７ａ、２７ｂ ボディソース接続層、２９ 層間絶縁膜、３０ａ、３０ｂ ソース配線、Ｋ１１、Ｋ１２ コンタクトホール、Ｃ１１、Ｃ１２ ソースコンタクト、Ｃ１３、Ｃ１４ ドレインコンタクト、Ｃ１５ ゲートコンタクト
Claims (5)
- チャージポンプ回路に用いられるトランジスタが完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする半導体装置。
- 前記完全空乏型ＳＯＩトランジスタは、
絶縁層上に形成された半導体層と、
前記半導体層上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置され、前記半導体層に形成されたソース層と、
前記ゲート電極の他方の側に配置され、前記半導体層に形成されたドレイン層と、
前記ゲート電極下のボディ領域と前記ソース層とを接続するボディソース接続層とを備えることを特徴とする請求項１記載の半導体装置。 - 第１のパルスがゲートに入力される第１のＮチャンネル完全空乏型ＳＯＩトランジスタと、
前記第１のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル完全空乏型ＳＯＩトランジスタと、
前記第１のＮチャンネル電界効果型トランジスタのドレインにゲートが接続された第２のＮチャンネル完全空乏型ＳＯＩトランジスタと、
前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続された第２のＰチャンネル完全空乏型ＳＯＩトランジスタと、
前記第１のパルスと逆相の第２のパルスがゲートに入力され、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインのソースが接続された第３のＮチャンネル完全空乏型ＳＯＩトランジスタと、
前記第３のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続されるとともに、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのソースのソースが接続され、前記第２のパルスがゲートに入力される第３のＰチャンネル完全空乏型ＳＯＩトランジスタと、
前記第３のＮチャンネル電界効果型トランジスタのドレインにゲートが接続されるとともに、前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのソースのソースが接続された第４のＮチャンネル完全空乏型ＳＯＩトランジスタと、
前記第４のＮチャンネル完全空乏型ＳＯＩトランジスタに直列接続されるとともに、前記第３のＰチャンネル完全空乏型ＳＯＩトランジスタのドレインにゲートが接続され、前記第３のＰチャンネル完全空乏型ＳＯＩトランジスタのソースにソースが接続され、前記第１のＰチャンネル完全空乏型ＳＯＩトランジスタのソースにドレインが接続された第４のＰチャンネル完全空乏型ＳＯＩトランジスタと、
前記第２のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインに接続され、前記第１のパルスが入力される第１のコンデンサと、
前記第４のＮチャンネル完全空乏型ＳＯＩトランジスタのドレインに接続され、前記第２のパルスが入力される第２のコンデンサとを備えることを特徴とする昇圧回路。 - 前記Ｎチャンネル完全空乏型ＳＯＩトランジスタおよび前記Ｐチャンネル完全空乏型ＳＯＩトランジスタはソースタイ構造であることを特徴とする請求項３記載の昇圧回路。
- 前記第１から第４のＰチャンネル完全空乏型ＳＯＩトランジスタのソース／ドレインを構成するＰ型不純物拡散層にて前記第１および前記第２のコンデンサの下部電極が構成され、第１から第４のＰチャンネル完全空乏型ＳＯＩトランジスタのゲートを構成する多結晶シリコン層にて前記第１および前記第２のコンデンサの上部電極が構成されていることを特徴とする請求項３または４記載の昇圧回路。
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