CN101488709B - 一种基于pdsoi工艺的电荷泵电路 - Google Patents

Abstract

本发明公开了一种基于PDSOI工艺的电荷泵电路。由于PDSOI工艺中，晶体管器件为全介质隔离，没有共同的衬底或阱区，可以将其体区作为电路的设计变量，本发明正是基于这样一种构思，占空比为1∶1的时钟通过两相相互交叠时钟产生电路(11)产生两相相互交叠时钟，再通过电容的耦合作用使MOS晶体管的体区电平发生变化，从而在同一电路中实现了一阶升压电荷泵和一阶降压电荷泵的功能。

Description

一种基于PDSOI工艺的电荷泵电路

技术领域

本发明涉及半导体集成电路，具体涉及一种基于PDSOI工艺的电荷泵电路。

背景技术

在现代半导体集成电路的设计应用过程中，有时需要的直流电压并不一定在电源电压VDD和公共地GND之间。便携式设备的供电电池电压为1.5v，但作为显示设备的液晶显示屏的供电电压要被提升到3v；在E²PROM(电可擦除只读存储器)的应用中，其电源电压一般为3-5v，但E²PROM器件的编程电压需要被提升到10v以上；另外，在数字集成电路中，因为增强抗闩锁能力、减小亚阈值泄漏电流、稳定NMOS晶体管的阈值电压等原因，经常给P型衬底加入一个负的衬底偏压。这些应用都需要使用电荷泵电路，其中有提升电压能力的电荷泵叫做升压电荷泵，有减小电压能力的电荷泵叫做降压电荷泵。

部分耗尽绝缘体上硅工艺(PDSOI)和普通的体硅(SOI)工艺有着很大的差别，在这里我们只论述它们所制作的MOS晶体管的差异。如图1所示，基于PDSOI工艺的MOS晶体管和体硅MOS晶体管的最大区别在于，PDSOI MOS工艺的晶片有一层埋层氧化物(BOX)将其分为了制作器件的上层硅层和衬底两部分，这样PDSOI MOS晶体管的所有部分都位于埋层氧化物之上，而体硅MOS晶体管则没有这层埋层氧化物。因为埋层氧化物的存在和器件隔离的要求，PDSOI MOS晶体管都被制作在硅岛上，他们的体区很难引出而被偏置在固定电平，这就产生了所谓的浮体效应。在PDSOI半导体集成电路中，一般将浮体效应作为一个负面影响，因为浮体效应造成了诸如MOS器件I-V曲线的kink效应、阈值电压变化等问题。但因为PDSOI MOS器件的体区是浮动的，我们可以将它作为电路设计中的另一个设计变量来应用，这就提高了SOI半导体集成电路设计的灵活性。部分耗尽SOI(PDSOI)技术采用全介质隔离，电路器件制作在硅岛中。相对于体硅中晶体管使用共同的衬底或阱区，PDSOI晶体管可以利用其体区来增强设计灵活性。

发明内容

本发明的目的是利用电容的耦合作用，调节部分耗尽SOI工艺中MOS晶体管的体区电压，从而在同一电路中实现一种同时可提供升压功能和降压功能电荷泵电路。

为达到以上目的，本发明是采取如下技术方案予以实现的：

一种基于PDSOI工艺的电荷泵电路，其特征在于，包括连接输入端用于产生两相相互交叠时钟信号的两相相互交叠时钟产生电路，其产生的两相相互交叠时钟信号通过第一输出端、第二输出端输入到一阶升压降压电荷泵，在一阶升压降压电荷泵的升压输出端输出为2倍电源电压的电平，并在一阶升压降压电荷泵的降压输出端输出为负电源电压的电平。

上述方案中，所述一阶升压降压电荷泵包括连接第一输出端的第二PMOS晶体管、第一PMOS晶体管和第一NMOS晶体管组成的反相器，该反相器的输出端连接第二NMOS晶体管，第二PMOS晶体管的体区连接第三PMOS晶体管的漏极，第三PMOS晶体管的源极连接升压输出端；第二NMOS晶体管的体区连接第三NMOS晶体管的漏极，第三NMOS晶体管的源极连接降压输出端；所述一阶升压降压电荷泵还包括连接第二输出端的第六PMOS晶体管、第五PMOS晶体管和第五NMOS晶体管组成的反相器，该反相器的输出端连接第六NMOS晶体管，第六PMOS晶体管的体区连接第三PMOS晶体管的栅极；第六NMOS晶体管的体区连接第三NMOS晶体管的栅极；来自输出端的时钟信号通过第一电容的耦合作用控制第二PMOS晶体管体区的电压，给第一负载电容充电；来自输出端的时钟信号通过第三电容的耦合作用控制第六PMOS晶体管的体区的电压，并决定第三PMOS晶体管的开启与关断；来自输出端的时钟信号通过第一PMOS晶体管、第一NMOS晶体管组成的反相器和第二电容的耦合作用控制第二NMOS晶体管的体区的电压，给第二负载电容放电；来自输出端的时钟信号通过第五PMOS晶体管、第五NMOS晶体管组成的反相器和第四电容的耦合作用控制第六NMOS晶体管的体区的电压，并决定第三NMOS晶体管的开启与关断。

所述两相相互交叠时钟产生电路，包括连接输入端的反相器、输出脚连接输出端的第一与非门、输出脚连接输出端的第二与非门，所述第一与非门的一个输入脚直接连接反相器的反相端；第一与非门的另一个输入脚通过第一延迟反相器组与反相器的反相端连接；第二与非门的一个输入脚直接连接输入端；第二与非门的另一个输入脚通过第二延迟反相器组与输入端连接。

所述第三PMOS晶体管体区通过连接一个第四PMOS晶体管而浮空；所述第三NMOS晶体的体区通过连接一个第四NMOS晶体管而浮空。

本发明的电荷泵电路的优点是：对SOI MOS晶体管的体区电平进行控制，从而在同一电荷泵电路中，既实现了升压功能，又实现了降压功能；同时在中等负载的条件下，本发明的电荷泵电路的纹波较小。

附图说明

图1是基于PDSOI工艺的NMOS晶体管的剖面图。

图2是本发明提出的电荷泵电路的结构框图。

图3是图2中两相相互交叠时钟产生电路的波形。

图4是图2中两相相互交叠时钟产生电路的具体结构图。

图5是图2中一阶阶降压电荷泵的具体原理图。

具体实施方式

以下结合附图及具体实施例对本发明作进一步的详细说明。

如图2所示，图中A为占空比为1∶1的时钟输入端，此输入经过两相相互交叠时钟产生电路11后，生成如图3所示的输出波形。图3中CLK1为输出端B的时钟信号、CLK2为输出端C的时钟信号，CLK1和CLK2是相互交叠的，Φ为它们之间的交叠量。两相相互交叠时钟输入到一阶升压降压电荷泵12，在升压输出端D输出约为2VDD(VDD为电源电压)的电平，并在降压输出端E输出约为-VDD的电平。

如图4所示，占空比为1∶1的时钟从输入端A输入。当A处为低电平0时，输出端B输出低电平0，输出端C输出高电平VDD。这时，若A处电平由低电平0向高电平VDD跳变，经过反相器21反相后，F处电平迅速变为低电平0，此时与非门24有一个低电平输入，则其输出端B迅速变为高电平；与此同时，虽然与非门27的一个输入端A变为了高电平，但另一输入点H的电平要落后于A两个反相器25、26的延迟，所以在A处电平由低电平0向高电平VDD跳变的初始，与非门27的输出端C依然维持高电平；这样在A处电平由低电平0向高电平VDD跳变时，B处和C处将同为高电平一段时间。当A处为高电平VDD时，B处输出高电平VDD，C处输出低电平0。这时，若A处电平由高电平VDD向低电平0跳变，此时与非门27有一个低电平输入，则其输出C处迅速变为高电平；与此同时，经过反相器21反相后，虽然F处电平迅速变为高电平VDD，但与非门24的另一输入G的电平要落后于F两个反相器22、23的延迟，G依然保持低电平，则与非门24的输出B依然维持高电平；这样在A处电平由高电平VDD向低电平0跳变时，B处和C处将同为高电平一段时间。从而就实现了两相相互交叠时钟的输出。

图5为本发明一阶升压-降压电荷泵的一个具体实施例。

PMOS晶体管303的体区为浮动状态，由于303的源区和体区、漏区和体区之间存在寄生PN结，所以303的体区I最低电压约为VDD-V_PN(V_PN为PN结的死区电压)，可以承受的最高电压为PN结的击穿电压。令晶体管303的体区电压为VDD，晶体管309的体区电压为2VDD，(这是电路工作时可以达到的状态)。当B处时钟输入由低电平跳变到高电平时，通过电容305的耦合作用将晶体管303的体区I上拉至约2VDD。由于B和C输入的是两相相互交叠时钟，C由高电平跳变到低电平相对滞后于B的变化，所以开始时晶体管309的体区K的电压依然为2VDD，PMOS晶体管313关断；等到I处的电平稳定于2VDD时，C由高电平跳变到低电平，通过电容311的耦合作用将晶体管309的体区K下拉至约VDD，PMOS晶体管313开启，对电容315充电，使输出端D处电平抬高到2VDD(要经过若干时钟周期)。同样，由于B和C输入的是两相相互交叠时钟，C由低电平跳变到高电平之后，B才由高电平跳变到低电平。于是，由于电容311的耦合作用，K点由VDD变为2VDD，晶体管313关断，之后，I处由2VDD变为VDD，这样就减小了升压输出端D处的纹波。为了避免晶体管313的体区寄生电容给输出端D处带来纹波，使用晶体管314使313的体区浮空，这样313的体区将一直处于较高电位，寄生电容所带来的纹波得到减弱。

NMOS晶体管304的体区为浮动状态，由于304的源区和体区、漏区和体区之间存在寄生PN结，所以304的体区M最高电压约为V_PN(V_PN为PN结的死区电压)，可以承受的最低电压为负的PN结的击穿电压。令晶体管304的体区电压为0，晶体管310的体区电压为-VDD，(这是电路工作时可以达到的状态)。当B处时钟输入由低电平跳变到高电平时，301、302组成的反相器使J点的电压由高电平跳变到低电平。通过电容306的耦合作用将晶体管304的体区M下拉至约-VDD。由于B和C输入的是两相相互交叠时钟，C由高电平跳变到低电平相对滞后于B，所以开始时晶体管310的体区N的电压依然为-VDD，NMOS晶体管316关断；等到M处的电平稳定于-VDD时，C由高电平跳变到低电平，晶体管307、308组成的反相器使N的电压由低电平跳变到高电平，通过电容312的耦合作用将晶体管310的体区N上拉至约0v，NMOS晶体管316开启，对电容318放电，使输出端E处电平下降到-VDD(要经过若干时钟周期)。同样，由于B和C输入的是两相相互交叠时钟，C由低电平跳变到高电平之后，B才由高电平跳变到低电平。于是，由于电容312的耦合作用，N由0变为-VDD，晶体管316关断，之后，M处由-VDD变为0，这样就减小了降压输出端E处的纹波。为了避免晶体管316的体区寄生电容给输出端E处带来纹波，使用晶体管317使316的体区浮空，这样316的体区将一直处于较低电位，寄生电容所带来的纹波得到减弱。

Claims (3)

1.一种基于PDSOI工艺的电荷泵电路，其特征在于，包括连接输入端(A)用于产生两相相互交叠时钟信号的两相相互交叠时钟产生电路(11)，其产生的两相相互交叠时钟信号通过第一输出端(B)、第二输出端(C)输入到一阶升压降压电荷泵(12)，在一阶升压降压电荷泵(12)的升压输出端(D)输出为2倍电源电压的电平，并在一阶升压降压电荷泵(12)的降压输出端(E)输出为负电源电压的电平；

所述一阶升压降压电荷泵(12)包括连接第一输出端(B)的第一PMOS晶体管(301)和第一NMOS晶体管(302)组成的反相器、第二PMOS晶体管(303)栅极，该反相器的输出端连接第二NMOS晶体管(304)的栅极，第二PMOS晶体管(303)的漏极连接第二NMOS晶体管(304)的漏极；第二PMOS晶体管(303)的体区(I)连接第三PMOS晶体管(313)的漏极，第三PMOS晶体管(313)的源极连接升压输出端(D)；第二NMOS晶体管(304)的体区(M)连接第三NMOS晶体管(316)的漏极，第三NMOS晶体管(316)的源极连接降压输出端(E)；

所述一阶升压降压电荷泵(12)还包括连接第二输出端(C)的第五PMOS晶体管(307)和第五NMOS晶体管(308)组成的反相器、第六PMOS晶体管(309)栅极，该反相器的输出端连接第六NMOS晶体管(310)的栅极，第六PMOS晶体管(309)的漏极连接第六NMOS晶体管(310)的漏极；第六PMOS晶体管(309)的体区(K)连接第三PMOS晶体管(313)的栅极；第六NMOS晶体管(310)的体区(N)连接第三NMOS晶体管(316)的栅极；

来自第一输出端(B)的时钟信号通过第一电容(305)的耦合作用控制第二PMOS晶体管(303)体区(I)的电压，给第一负载电容(315)充电；来自第二输出端(C)的时钟信号通过第三电容(311)的耦合作用控制第六PMOS晶体管(309)的体区(K)的电压，并决定第三PMOS晶体管(313)的开启与关断；

来自第一输出端(B)的时钟信号通过第一PMOS晶体管(301)、第一NMOS晶体管(302)组成的反相器和第二电容(306)的耦合作用控制第二NMOS晶体管(304)的体区(M)的电压，给第二负载电容(318)放电；来自第二输出端(C)的时钟信号通过第五PMOS晶体管(307)、第五NMOS晶体管(308)组成的反相器和第四电容(312)的耦合作用控制第六NMOS晶体管(310)的体区(N)的电压，并决定第三NMOS晶体管(316)的开启与关断。

2.如权利要求1所述的基于PDSOI工艺的电荷泵电路，其特征在于，所述两相相互交叠时钟产生电路(11)，包括连接输入端(A)的第一反相器(21)、输出脚连接第一输出端(B)的第一与非门(24)、输出脚连接第二输出端(C)的第二与非门(27)，所述第一与非门(24)的一个输入脚直接连接第一反相器(21)的反相端；第一与非门(24)的另一个输入脚通过第一延迟反相器组与第一反相器(21)的反相端连接；第二与非门(27)的一个输入脚直接连接输入端(A)；第二与非门(27)的另一个输入脚通过第二延迟反相器组与输入端(A)连接。

3.如权利要求1所述的基于PDSOI工艺的电荷泵电路，其特征在于，所述第三PMOS晶体管(313)体区(P)通过连接一个第四PMOS晶体管(314)而浮空；所述第三NMOS晶体管(316)的体区(Q)通过连接一个第四NMOS晶体管(317)而浮空。

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