JPH0568188B2 - - Google Patents
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- JPH0568188B2 JPH0568188B2 JP62015972A JP1597287A JPH0568188B2 JP H0568188 B2 JPH0568188 B2 JP H0568188B2 JP 62015972 A JP62015972 A JP 62015972A JP 1597287 A JP1597287 A JP 1597287A JP H0568188 B2 JPH0568188 B2 JP H0568188B2
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- 239000003990 capacitor Substances 0.000 claims description 11
- 230000000694 effects Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば、外部システムから集積回
路内に供給される電源電位を昇圧し、この昇圧し
た電源電位を内部回路に供給するため等に使用さ
れる昇圧回路に関する。
路内に供給される電源電位を昇圧し、この昇圧し
た電源電位を内部回路に供給するため等に使用さ
れる昇圧回路に関する。
（従来の技術）
従来の昇圧回路の一例を第４図に示す。この昇
圧回路は、ドレイン・ソース間の電流通路が直列
接続された複数のエンハンスメント型Ｎチヤンネ
ルMOSトランジスタＱ１〜Qnを備えている。こ
れらの各トランジスタＱ１〜Qnはそれぞれダイ
オード接続すなわちドレインとゲートが相互接続
されている。入力側から見て偶数番目のトランジ
スタＱ２，Ｑ４，…Qn−１のゲートには、コン
デンサＣ２，Ｃ４，…，Cn−１を介してクロツ
ク信号φがそれぞれ供給され、１番目のトランジ
スタＱ１を除く奇数番目のトランジスタＱ３，Ｑ
５，…，QnのゲートにはコンデンサＣ３，Ｃ５，
…，Cnを介して反転クロツク信号がそれぞれ
供給される。
圧回路は、ドレイン・ソース間の電流通路が直列
接続された複数のエンハンスメント型Ｎチヤンネ
ルMOSトランジスタＱ１〜Qnを備えている。こ
れらの各トランジスタＱ１〜Qnはそれぞれダイ
オード接続すなわちドレインとゲートが相互接続
されている。入力側から見て偶数番目のトランジ
スタＱ２，Ｑ４，…Qn−１のゲートには、コン
デンサＣ２，Ｃ４，…，Cn−１を介してクロツ
ク信号φがそれぞれ供給され、１番目のトランジ
スタＱ１を除く奇数番目のトランジスタＱ３，Ｑ
５，…，QnのゲートにはコンデンサＣ３，Ｃ５，
…，Cnを介して反転クロツク信号がそれぞれ
供給される。
つまり、この昇圧回路は、入力電圧Viがドレ
インおよびゲートにそれぞれ供給される１番目の
トランジスタＱ１の後段に、クロツク信号φおよ
び反転クロツク信号でそれぞれ導通制御される
２個のトランジスタより構成される複数のトラン
ジスタセツトTS１〜TSNが複数段縦続接続され
た構成となつている。
インおよびゲートにそれぞれ供給される１番目の
トランジスタＱ１の後段に、クロツク信号φおよ
び反転クロツク信号でそれぞれ導通制御される
２個のトランジスタより構成される複数のトラン
ジスタセツトTS１〜TSNが複数段縦続接続され
た構成となつている。
次に、このような昇圧回路の動作を第５図のタ
イミングチヤートを参照して説明する。
イミングチヤートを参照して説明する。
基板バイアス電圧VBが０［Ｖ］の時における各
トランジスタＱ１〜Qnのしきい値電圧をVthと
し、この基板バイアス電圧VBによるしきい値電
圧の変化分をΔVBとすると、各トランジスタＱ１
〜Qnの実際のしきい値電圧はVth＋ΔVBとなる。
トランジスタＱ１〜Qnのしきい値電圧をVthと
し、この基板バイアス電圧VBによるしきい値電
圧の変化分をΔVBとすると、各トランジスタＱ１
〜Qnの実際のしきい値電圧はVth＋ΔVBとなる。
したがつて、クロツク信号φの振幅をVφとす
ると、トランジスタＱ１とＱ２との接続点ａにお
けるクロツク信号φ＝０［Ｖ］の時の電位Vaはト
ランジスタＱ１のカツトオフ条件によりVi−
（Vth＋ΔVi）となる（＝Va0）。この時、トラン
ジスタＱ２とＱ３との接続点ｂの電位Vbは、反
転クロツク信号が立上がることによつてVφと
なる（＝Vb0）。また、この時のトランジスタＱ
３とＱ４との接続点Ｃの電位Vcは、トランジス
タＱ３のカツトオフ条件により、Vφ−（Vth＋
ΔVφ）となる（＝Vc0）。
ると、トランジスタＱ１とＱ２との接続点ａにお
けるクロツク信号φ＝０［Ｖ］の時の電位Vaはト
ランジスタＱ１のカツトオフ条件によりVi−
（Vth＋ΔVi）となる（＝Va0）。この時、トラン
ジスタＱ２とＱ３との接続点ｂの電位Vbは、反
転クロツク信号が立上がることによつてVφと
なる（＝Vb0）。また、この時のトランジスタＱ
３とＱ４との接続点Ｃの電位Vcは、トランジス
タＱ３のカツトオフ条件により、Vφ−（Vth＋
ΔVφ）となる（＝Vc0）。
次にクロツク信号φが立上がると、この時の接
続点ａの電位Vaは、トランジスタＱ１がカツト
オフとなることにより、Vi−（Vth＋ΔVi）＋Vφ
となる（＝Va1）。接続点ｂでは反転クロツク信
号０［Ｖ］となるので、この時の電位Vbは、ト
ランジスタＱ２のカツトオフ条件により、Va1−
（Vth＋ΔVa1）となる（＝Vb1）。また、この時
の接続点ｃの電位Vcは、Vc0＋Vφとなる（＝
Vc1。
続点ａの電位Vaは、トランジスタＱ１がカツト
オフとなることにより、Vi−（Vth＋ΔVi）＋Vφ
となる（＝Va1）。接続点ｂでは反転クロツク信
号０［Ｖ］となるので、この時の電位Vbは、ト
ランジスタＱ２のカツトオフ条件により、Va1−
（Vth＋ΔVa1）となる（＝Vb1）。また、この時
の接続点ｃの電位Vcは、Vc0＋Vφとなる（＝
Vc1。
再びクロツク信号φが立下ると、接続点ａの電
位VaはVa0に戻るが、この時の接続点ｂの電位
VbはVb1＋Vφとなり（Vb2）、接続点ｃの電位
VcはVb2−（Vth＋ΔVb2）となる（＝Vc2）。
位VaはVa0に戻るが、この時の接続点ｂの電位
VbはVb1＋Vφとなり（Vb2）、接続点ｃの電位
VcはVb2−（Vth＋ΔVb2）となる（＝Vc2）。
そして、次にクロツク信号φが立上がると、接
続点ａの電位VaはVa1となり、接続点ｂの電位
VbはVb1に戻り、この時の接続点ｃの電位Vcは
Vc2＋Vφとなる（＝Vc3）。
続点ａの電位VaはVa1となり、接続点ｂの電位
VbはVb1に戻り、この時の接続点ｃの電位Vcは
Vc2＋Vφとなる（＝Vc3）。
このように、クロツク信号φおよび反転クロツ
ク信号によるクロツク動作により、接続点ａ，
ｂ，ｃの電位Va，Vb，Vcは、クロツク信号φ
＝０［Ｖ］の時には、Va0，Vb2，Vc2となり、
クロツク信号φ＝Vφ［Ｖ］の時には、Va1，
Vb1，Vc2＋Vφとなる。したがつて、クロツク
動作によつて得られる第１段目のトランジスタセ
ツトTS１の出力電位すなわち接続点ｃの電位Vc
は、クロツク信号φ＝0Vの時にVc2、つまり、 Vc2＝Va0＋2Vφ−2Vth −（ΔVa1＋ΔVb2） となる。
ク信号によるクロツク動作により、接続点ａ，
ｂ，ｃの電位Va，Vb，Vcは、クロツク信号φ
＝０［Ｖ］の時には、Va0，Vb2，Vc2となり、
クロツク信号φ＝Vφ［Ｖ］の時には、Va1，
Vb1，Vc2＋Vφとなる。したがつて、クロツク
動作によつて得られる第１段目のトランジスタセ
ツトTS１の出力電位すなわち接続点ｃの電位Vc
は、クロツク信号φ＝0Vの時にVc2、つまり、 Vc2＝Va0＋2Vφ−2Vth −（ΔVa1＋ΔVb2） となる。
ここで新たに第１段目のトランジスタセツト
TS１のφ＝０［Ｖ］の時の入力電位をＶ１（＝
Va0）、出力電位をＶ２（＝Vc2）、基板バイアス
効果によるしきい値電圧の変化分ΔVa1＋ΔVb2
をΔVB1とし、さらに後続するトランジスタセツ
トTS２の入力電位をＶ２、出力電位をＶ３とす
ると、Ｎ段目のトランジスタセツトTSNの出力電
位VVN＋１は、 VN＋１＝VN＋2Vφ−2Vth−ΔVBN＝Vi＋2N・Vφ−（2N
＋１）・Vth−N 〓K=1 ΔVBK …(1)式 となる。この電圧VN＋１は昇圧回路の出力電圧
Voとなるので、この第(1)式から、入力電圧Viが
昇圧されて出力されることが分る。
TS１のφ＝０［Ｖ］の時の入力電位をＶ１（＝
Va0）、出力電位をＶ２（＝Vc2）、基板バイアス
効果によるしきい値電圧の変化分ΔVa1＋ΔVb2
をΔVB1とし、さらに後続するトランジスタセツ
トTS２の入力電位をＶ２、出力電位をＶ３とす
ると、Ｎ段目のトランジスタセツトTSNの出力電
位VVN＋１は、 VN＋１＝VN＋2Vφ−2Vth−ΔVBN＝Vi＋2N・Vφ−（2N
＋１）・Vth−N 〓K=1 ΔVBK …(1)式 となる。この電圧VN＋１は昇圧回路の出力電圧
Voとなるので、この第(1)式から、入力電圧Viが
昇圧されて出力されることが分る。
しかしながら、このような構成の宵圧回路にあ
つては、前記第(1)式の第３項に示すように、トラ
ンジスタのしきい値電圧による昇圧電圧の低下
｛−（2N−１）・Vth｝がある。
つては、前記第(1)式の第３項に示すように、トラ
ンジスタのしきい値電圧による昇圧電圧の低下
｛−（2N−１）・Vth｝がある。
また、第(1)式の第４項に示すように、基板バイ
アス効果に伴う昇圧電圧の低下 （−N 〓K=1 ΔVBK） がある。この基板バイアス効果による影響は、ト
ランジスタセツトTS１〜TSNの内の後段ほど大
きいので、後段部における昇圧効率の低下は顕著
となる。
アス効果に伴う昇圧電圧の低下 （−N 〓K=1 ΔVBK） がある。この基板バイアス効果による影響は、ト
ランジスタセツトTS１〜TSNの内の後段ほど大
きいので、後段部における昇圧効率の低下は顕著
となる。
トランジスタのしきい値電圧による昇圧電圧の
低下｛−（2N＋１）・Vth｝の問題に対しては、
トランジスタＱ１〜Qnを全てイントリンシツク
型トランジスタにする方法がある。このようにす
ると、トランジスタのしきい値電圧Vth＝０［Ｖ］
となり昇圧効率を上げることが可能となるが、初
段付近のトランジスタのしきい値電圧が製造バラ
ツキによつてVth＜０となつた場合には、昇圧回
路が正常に動作しなくなつてしまう。また、クロ
ツク信号φの電圧を昇圧して昇圧効率の低下を補
う方法もあるが、この場合にはクロツク信号φを
昇圧するための回路が新たに必要となり、回路面
積の増大を招くことになる。
低下｛−（2N＋１）・Vth｝の問題に対しては、
トランジスタＱ１〜Qnを全てイントリンシツク
型トランジスタにする方法がある。このようにす
ると、トランジスタのしきい値電圧Vth＝０［Ｖ］
となり昇圧効率を上げることが可能となるが、初
段付近のトランジスタのしきい値電圧が製造バラ
ツキによつてVth＜０となつた場合には、昇圧回
路が正常に動作しなくなつてしまう。また、クロ
ツク信号φの電圧を昇圧して昇圧効率の低下を補
う方法もあるが、この場合にはクロツク信号φを
昇圧するための回路が新たに必要となり、回路面
積の増大を招くことになる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来の昇圧回路ではその昇圧効率が低いため
所定の出力電圧を得るには多くのトランジスタが
必要となる点、また昇圧効率を高めるためにイン
トリンシツク型トランジスタで昇圧回路を構成す
るとその動作の信頼性が低下する点を改善し、昇
圧効率が高く、しかも動作信頼性の高い昇圧回路
を提供することを目的とする。
で、従来の昇圧回路ではその昇圧効率が低いため
所定の出力電圧を得るには多くのトランジスタが
必要となる点、また昇圧効率を高めるためにイン
トリンシツク型トランジスタで昇圧回路を構成す
るとその動作の信頼性が低下する点を改善し、昇
圧効率が高く、しかも動作信頼性の高い昇圧回路
を提供することを目的とする。
（問題点を解決するための手段と作用）
この発明による昇圧回路にあつては、それぞれ
がダイオード接続された複数個のトランジスタの
直列接続を備え、入力側から見て偶数番目に接続
されている各トランジスタのゲートにはコンデン
サを介してクロツク信号がそれぞれ供給され、入
力側から見て１番目のトランジスタを除く奇数番
目のトランジスタのゲートにはコンデンサを介し
て反転クロツク信号がそれぞれ供給される昇圧回
路において、入力側から複数個のトランジスタは
エンハンスメント型トランジスタで構成し、それ
より後段のトランジスタはイントリンシツク型ト
ランジスタまたはデプレツシヨン型トランジスタ
で構成したものである。
がダイオード接続された複数個のトランジスタの
直列接続を備え、入力側から見て偶数番目に接続
されている各トランジスタのゲートにはコンデン
サを介してクロツク信号がそれぞれ供給され、入
力側から見て１番目のトランジスタを除く奇数番
目のトランジスタのゲートにはコンデンサを介し
て反転クロツク信号がそれぞれ供給される昇圧回
路において、入力側から複数個のトランジスタは
エンハンスメント型トランジスタで構成し、それ
より後段のトランジスタはイントリンシツク型ト
ランジスタまたはデプレツシヨン型トランジスタ
で構成したものである。
上記のような構成の昇圧回路にあつては、基板
バイアス効果による影響が大きい出力側のトラン
ジスタがイントリンシツク型またはデプレツシヨ
ン型であるため、基板バイアス効果による前述の
ような昇圧電圧の低下を効果的に緩和することが
可能となる。また、入力側から複数個のトランジ
スタはエンハンスメント型であるので、製造バラ
ツキによるしきい値電圧の変動があつても、昇圧
回路を正常に動作させることができる。
バイアス効果による影響が大きい出力側のトラン
ジスタがイントリンシツク型またはデプレツシヨ
ン型であるため、基板バイアス効果による前述の
ような昇圧電圧の低下を効果的に緩和することが
可能となる。また、入力側から複数個のトランジ
スタはエンハンスメント型であるので、製造バラ
ツキによるしきい値電圧の変動があつても、昇圧
回路を正常に動作させることができる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明の一実施例に係る昇圧回
路を示すもので、この昇圧回路の回路構成は第４
図に示した従来の回路とほぼ同様のものである
が、この昇圧回路にあつては、トランジスタ列の
前段部がエンハンスメント型トランジスタ、中段
部がイントリンシツク型トランジスタ、後段部が
デプレツシヨン型トランジスタで構成されてい
る。
する。第１図はこの発明の一実施例に係る昇圧回
路を示すもので、この昇圧回路の回路構成は第４
図に示した従来の回路とほぼ同様のものである
が、この昇圧回路にあつては、トランジスタ列の
前段部がエンハンスメント型トランジスタ、中段
部がイントリンシツク型トランジスタ、後段部が
デプレツシヨン型トランジスタで構成されてい
る。
すなわち、この回路の前段部はエンハンスメン
ト型のＮチヤンネルMOSトランジスタＴ１〜
TL、中段部はイントリンシツク型のＮチヤンネ
ルMOSトランジスタTL＋１〜Tm、後段部はデ
プレツシヨン型のＮチヤンネルMOSトランジス
タTm＋１〜Tnによりそれぞれ構成される。こ
れらのトランジスタＴ１〜Tnは、それぞれダイ
オード接続すなわちそのドレインとゲートとが相
互接続されている。
ト型のＮチヤンネルMOSトランジスタＴ１〜
TL、中段部はイントリンシツク型のＮチヤンネ
ルMOSトランジスタTL＋１〜Tm、後段部はデ
プレツシヨン型のＮチヤンネルMOSトランジス
タTm＋１〜Tnによりそれぞれ構成される。こ
れらのトランジスタＴ１〜Tnは、それぞれダイ
オード接続すなわちそのドレインとゲートとが相
互接続されている。
入力側から見て偶数番目のトランジスタＴ２，
Ｔ４，…，Tn−１のゲートには、コンデンサＣ
２，Ｃ４，…，Cn−１を介してクロツク信号φ
がそれぞれ供給され、１番目のトランジスタＴ１
を除く奇数番目のトランジスタＴ３，Ｔ５，…，
TnのゲートにはコンデンサＣ３，Ｃ５，…，Cn
を介して反転クロツク信号がそれぞれ供給され
る。そして、入力電圧Viは１番目のトランジス
タＴ１のドレインおよびゲートに供給され、出力
電圧VoはトランジスタTnのソースから取出され
る。
Ｔ４，…，Tn−１のゲートには、コンデンサＣ
２，Ｃ４，…，Cn−１を介してクロツク信号φ
がそれぞれ供給され、１番目のトランジスタＴ１
を除く奇数番目のトランジスタＴ３，Ｔ５，…，
TnのゲートにはコンデンサＣ３，Ｃ５，…，Cn
を介して反転クロツク信号がそれぞれ供給され
る。そして、入力電圧Viは１番目のトランジス
タＴ１のドレインおよびゲートに供給され、出力
電圧VoはトランジスタTnのソースから取出され
る。
第２図は、基板バイアス電圧VBの上昇に対す
るエンハンスメント型ＮチヤンネルMOSトラン
ジスタＴ１〜TL、イントリンシツク型Ｎチヤン
ネルMOSトランジスタTL＋１〜Tm、およびデ
プレツシヨン型ＮチヤンネルMOSトランジスタ
Tm＋１〜Tnの各しきい値電圧の変化状態を示
すものである。エンハンスメント型Ｎチヤンネル
MOSトランジスタＴ１〜TLのしきい値電圧を
Vthとし、基板バイアス効果によるしきい値電圧
の変化分をΔVthとすると、実際のしきい値電圧
はVth＋ΔVthとなる。ここで、ΔVthは、 ΔVth＝γ√B なる関係がある。ここで、γは定数、VBは基板
バイアス電圧である。
るエンハンスメント型ＮチヤンネルMOSトラン
ジスタＴ１〜TL、イントリンシツク型Ｎチヤン
ネルMOSトランジスタTL＋１〜Tm、およびデ
プレツシヨン型ＮチヤンネルMOSトランジスタ
Tm＋１〜Tnの各しきい値電圧の変化状態を示
すものである。エンハンスメント型Ｎチヤンネル
MOSトランジスタＴ１〜TLのしきい値電圧を
Vthとし、基板バイアス効果によるしきい値電圧
の変化分をΔVthとすると、実際のしきい値電圧
はVth＋ΔVthとなる。ここで、ΔVthは、 ΔVth＝γ√B なる関係がある。ここで、γは定数、VBは基板
バイアス電圧である。
図中の実線は、第１図のように前段にエンハン
スメント型、中段にイントリンシツク型、後段に
デプレツシヨン型トランジスタを用いた場合のし
きい値電圧の変化を示すものである。このよう
に、前段にエンハンスメント型、中段にイントリ
ンシツク型、後段にデプレツシヨン型トランジス
タを用いれば、従来のようにエンハンスメント型
だけを用いた場合よりもしきい値電圧の増加が緩
和されるので、トランジスタのしきい値電圧によ
る前述のような昇圧電圧の低下を低減できる。
スメント型、中段にイントリンシツク型、後段に
デプレツシヨン型トランジスタを用いた場合のし
きい値電圧の変化を示すものである。このよう
に、前段にエンハンスメント型、中段にイントリ
ンシツク型、後段にデプレツシヨン型トランジス
タを用いれば、従来のようにエンハンスメント型
だけを用いた場合よりもしきい値電圧の増加が緩
和されるので、トランジスタのしきい値電圧によ
る前述のような昇圧電圧の低下を低減できる。
第３図は、トランジスタセツトTSの段数Ｎと
出力電圧Voとの関係を示したものである。エン
ハンスメント型のみでトランジスタ列を構成した
昇圧回路の場合、基板バイアス効果がないと見な
した時は、前述のように出力電圧Ｖ０は、 Vo＝Vi＋2N（Vφ−Vth） となるので、出力電圧Ｖ０とトランジスタセツト
TSの段数Ｎとの関係は、L1として示されている
ような傾き1/2（Vφ−Vth）の直線となる。
出力電圧Voとの関係を示したものである。エン
ハンスメント型のみでトランジスタ列を構成した
昇圧回路の場合、基板バイアス効果がないと見な
した時は、前述のように出力電圧Ｖ０は、 Vo＝Vi＋2N（Vφ−Vth） となるので、出力電圧Ｖ０とトランジスタセツト
TSの段数Ｎとの関係は、L1として示されている
ような傾き1/2（Vφ−Vth）の直線となる。
しかしながら、実際には基板バイアス効果によ
りトランジスタのしきい値電圧が変化するため、
出力電圧Ｖ０とトランジスタセツトTSの段数Ｎ
との関係は、Ｌ２のような曲線となる。このた
め、所望の出力電圧Ｖ０を得るためには多くのト
ランジスタセツトが必要となる。
りトランジスタのしきい値電圧が変化するため、
出力電圧Ｖ０とトランジスタセツトTSの段数Ｎ
との関係は、Ｌ２のような曲線となる。このた
め、所望の出力電圧Ｖ０を得るためには多くのト
ランジスタセツトが必要となる。
この実施例のように、前段にエンハンスメント
型、中段にイントリンシツク型、後段にデプレツ
シヨン型トランジスタを用いて昇圧回路を構成し
た場合には、出力電圧Ｖ０とトランジスタセツト
TSの段数Ｎとの関係はＬ３のような曲線となり、
昇圧効率が改善されて、少ない段数Ｎで所望の出
力電圧値を得ることが可能となる。
型、中段にイントリンシツク型、後段にデプレツ
シヨン型トランジスタを用いて昇圧回路を構成し
た場合には、出力電圧Ｖ０とトランジスタセツト
TSの段数Ｎとの関係はＬ３のような曲線となり、
昇圧効率が改善されて、少ない段数Ｎで所望の出
力電圧値を得ることが可能となる。
また、この実施例のように昇圧回路を構成する
トランジスタ列を３つの組に分けるのでなく、昇
圧回路の入力側と出力側の２組にわけてその入力
側のトランジスタをエンハンスメント型、出力側
のトランジスタをイントリンシツク型で構成する
ことも可能である。この場合には、出力電圧Ｖ０
とトランジスタセツトTSの段数Ｎとの関係は、
曲線Ｌ４のようになる。このような構成の昇圧回
路は、前記実施例に比べてその昇圧効率はやや減
少するが、曲線Ｌ２で示した従来のものよりは高
い昇圧効率を得ることができ、さらにその製造工
程は前記実施例のものよりも簡単になる。また、
入力側のトランジスタをエンハンスメント型、出
力側トランジスタをデプレツシヨン型で構成する
ことも可能である。
トランジスタ列を３つの組に分けるのでなく、昇
圧回路の入力側と出力側の２組にわけてその入力
側のトランジスタをエンハンスメント型、出力側
のトランジスタをイントリンシツク型で構成する
ことも可能である。この場合には、出力電圧Ｖ０
とトランジスタセツトTSの段数Ｎとの関係は、
曲線Ｌ４のようになる。このような構成の昇圧回
路は、前記実施例に比べてその昇圧効率はやや減
少するが、曲線Ｌ２で示した従来のものよりは高
い昇圧効率を得ることができ、さらにその製造工
程は前記実施例のものよりも簡単になる。また、
入力側のトランジスタをエンハンスメント型、出
力側トランジスタをデプレツシヨン型で構成する
ことも可能である。
尚、この実施例ではＮチヤンネルMOSトラン
ジスタを用いた場合だけ説明したが、Ｎチヤンネ
ルMOSトランジスタの代わりにＰチヤンネル
MOSトランジスタを用いても同様の効果を得る
ことができる。但し、この場合には、入力電圧
Viを負の方向に昇圧する昇圧回路となる。
ジスタを用いた場合だけ説明したが、Ｎチヤンネ
ルMOSトランジスタの代わりにＰチヤンネル
MOSトランジスタを用いても同様の効果を得る
ことができる。但し、この場合には、入力電圧
Viを負の方向に昇圧する昇圧回路となる。
また、この実施例ではトランジスタ列をトラン
ジスタセツトの単位で３つの組に分けたが、必ず
しもこのようにする必要はなく、直列接続された
トランジスタの任意の接続点でトランジスタ列を
分けても良い。さらに、エンハンスメント型トラ
ンジスタ、イントリンシツク型トランジスタ、デ
プレツシヨン型トランジスタの各組の中におい
て、各トランジスタのしきい値電圧を基板バイア
ス効果を考慮した値にそれぞれ設定すれば、昇圧
効率をさらに向上させることが可能となる。
ジスタセツトの単位で３つの組に分けたが、必ず
しもこのようにする必要はなく、直列接続された
トランジスタの任意の接続点でトランジスタ列を
分けても良い。さらに、エンハンスメント型トラ
ンジスタ、イントリンシツク型トランジスタ、デ
プレツシヨン型トランジスタの各組の中におい
て、各トランジスタのしきい値電圧を基板バイア
ス効果を考慮した値にそれぞれ設定すれば、昇圧
効率をさらに向上させることが可能となる。
以上のようにこの発明によれば、昇圧効率の高
い昇圧回路が得られ、所定の出力電圧値を得るた
めに必要なトランジスタ数を減少させることがで
きる。したがつて、僅かなチツプ面積で昇圧回路
が形成でき、LSI回路内部への形成に適したもの
となる。また、昇圧回路の入力側にエンハンスメ
ント型トランジスタを用いたことにより、製造バ
ラツキによる誤動作を招くこともない。
い昇圧回路が得られ、所定の出力電圧値を得るた
めに必要なトランジスタ数を減少させることがで
きる。したがつて、僅かなチツプ面積で昇圧回路
が形成でき、LSI回路内部への形成に適したもの
となる。また、昇圧回路の入力側にエンハンスメ
ント型トランジスタを用いたことにより、製造バ
ラツキによる誤動作を招くこともない。
第１図はこの発明の一実施例に係る昇圧回路を
説明する回路図、第２図は基板バイアス電圧の上
昇に対する前記昇圧回路に設けられたトランジス
タのしきい値電圧の変化状態を示す図、第３図は
前記昇圧回路の昇圧効率を説明するための図、第
４図は従来の昇圧回路を説明する回路図、第５図
は従来の昇圧回路の動作を説明するためのタイミ
ングチヤートである。 Ｔ１〜TL…エンハンスメント型Ｎチヤンネル
MOSトランジスタ、TL＋１〜Tm…イントリン
シツク型ＮチヤンネルMOSトランジスタ、Tm
＋１〜Tn…デプレツシヨン型ＮチヤンネルMOS
トランジスタ、Ｃ２〜Cn…コンデンサ、φ…ク
ロツク信号、…反転クロツク信号。
説明する回路図、第２図は基板バイアス電圧の上
昇に対する前記昇圧回路に設けられたトランジス
タのしきい値電圧の変化状態を示す図、第３図は
前記昇圧回路の昇圧効率を説明するための図、第
４図は従来の昇圧回路を説明する回路図、第５図
は従来の昇圧回路の動作を説明するためのタイミ
ングチヤートである。 Ｔ１〜TL…エンハンスメント型Ｎチヤンネル
MOSトランジスタ、TL＋１〜Tm…イントリン
シツク型ＮチヤンネルMOSトランジスタ、Tm
＋１〜Tn…デプレツシヨン型ＮチヤンネルMOS
トランジスタ、Ｃ２〜Cn…コンデンサ、φ…ク
ロツク信号、…反転クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ 各々がダイオード接続された複数個のトラン
ジスタの直列接続を備え、入力側から見て偶数番
目に接続されている各トランジスタのゲートには
コンデンサを介してクロツク信号が供給され、入
力側から見て１番目のトランジスタを除く奇数番
目のトランジスタのゲートにはコンデンサを介し
て反転クロツク信号がそれぞれ供給される昇圧回
路において、 入力側から見て前段の複数個のトランジスタは
それぞれ正のしきい値電圧を有するエンハンスメ
ント型トランジスタから構成され、中段の複数個
のトランジスタはそれぞれ実質的に零ボルトのし
きい値電圧を有するトランジスタから構成され、
後段の複数個のトランジスタはそれぞれ負のしき
い値電圧を有するデプレツシヨン型トランジスタ
から構成されていることを特徴とする昇圧回路。 ２ 各々がダイオード接続された複数個のトラン
ジスタの直列接続を備え、入力側から見て偶数番
目に接続されている各トランジスタのゲートには
コンデンサを介してクロツク信号が供給され、入
力側から見て１番目のトランジスタを除く奇数番
目のトランジスタのゲートにはコンデンサを介し
て反転クロツク信号がそれぞれ供給される昇圧回
路において、 入力側から見て前段の複数個のトランジスタは
それぞれ正のしきい値電圧を有するエンハンスメ
ント型トランジスタから構成され、それよりも後
段の全てのトランジスタはそれぞれ実質的に零ボ
ルトのしきい値電圧を有するトランジスタから構
成されていることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1597287A JPS63185054A (ja) | 1987-01-28 | 1987-01-28 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1597287A JPS63185054A (ja) | 1987-01-28 | 1987-01-28 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185054A JPS63185054A (ja) | 1988-07-30 |
| JPH0568188B2 true JPH0568188B2 (ja) | 1993-09-28 |
Family
ID=11903623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1597287A Granted JPS63185054A (ja) | 1987-01-28 | 1987-01-28 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63185054A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102422B1 (en) * | 1994-04-20 | 2006-09-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| DE69619534T2 (de) * | 1996-11-14 | 2002-10-31 | St Microelectronics Srl | BICMOS negative Leistungsladungspumpe |
| JP2003051550A (ja) * | 2001-08-07 | 2003-02-21 | Denso Corp | 半導体装置 |
| TW522647B (en) * | 2001-09-24 | 2003-03-01 | Macronix Int Co Ltd | Driving voltage generator having reduced influence caused by operation voltage and temperature |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285669A (ja) * | 1985-10-08 | 1987-04-20 | Sony Corp | 昇圧回路 |
-
1987
- 1987-01-28 JP JP1597287A patent/JPS63185054A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285669A (ja) * | 1985-10-08 | 1987-04-20 | Sony Corp | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185054A (ja) | 1988-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |