KR100696356B1

KR100696356B1 - 승압 회로

Info

Publication number: KR100696356B1
Application number: KR1020057008831A
Authority: KR
Inventors: 다까노리 야마조에; 다께오 가나이
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2002-11-18
Filing date: 2003-09-26
Publication date: 2007-03-20
Also published as: KR20050072145A; JP4336489B2; CN100382421C; US7215179B2; WO2004047274A1; JP2005333685A; AU2003272895A1; CN1703824A; US20060006925A1

Abstract

본원 발명은 전원 전압 이상의 플러스 또는 마이너스의 고전압을 필요로 하는 불휘발성 메모리의 승압 회로에 관한 것이다. 본원 발명은, 3V 이하의 저전원 전압에 있어서도 12V 정도의 고전압을 발생할 수 있고, 동일 회로에서 플러스 고전압뿐만 아니라, 마이너스 고전압도 발생하는 것도 가능하다. 또한, 본원 발명의 승압 회로인 기판 제어형 병렬 차지 펌프와 직렬형 차지 펌프를 조합함으로써, 2 종류의 고전압을 효율적으로 발생할 수 있어, 칩 면적의 저감화를 할 수 있는 데에 있다.

고전압, 차지 펌프, MOS(MOSFET), MISFET, 드레인, 소스, 게이트, 기본 펌프 셀

Description

승압 회로{BOOSTER CIRCUIT}

본 발명은 동작 전압보다 높은 전압 또는 부전압을 발생시키는 반도체 차지 펌프 회로 및 이것을 이용한 반도체 집적 회로에 관한 것이다.

Flash, EEPROM의 불휘발성 메모리의 소거, Write 시에는, 터널 효과 또는 핫 일렉트론, 핫 홀을 사용하기 때문에, 12V 정도의 고전압이 필요하게 된다. 고전압을 발생시키는 종래의 차지 펌프 방식의 승압 회로는, 문헌 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.8, AUGUST 1997 "A Dynamic Analysis of the Dicson Charge Pump"에 소개, 해석되어 있는 바와 같은 전하를 이동시키는 MOS 트랜지스터(이후, 「트랜스퍼 MOS」)를 다이오드 접속한 Dicson형 차지 펌프가 일반적으로 알려져 있고, 회로 구성도 매우 간단하기 때문에, 자주 사용되고 있다. 도 1, 도 2에 Dicson형 차지 펌프의 구성도를 도시하였다. 도 1은 상기 IEEE 문헌중에도 기재되어 있는 개념 블록도이고, 도 2는 도 1의 버퍼를 n형 MOS로 치환한 예이다. 도 2에서는, n형 MOS의 드레인과 게이트를 단락하고, 드레인 및 소스에 접속된 용량의 다른 한쪽 측에 CLK를 인가한다. CLK와 CLKn은 도 3과 같이 상보의 관계에 있다. CLKn이 "High"이고 CLK가 "Low"일 때, 1단, 3단의 홀수단의 드레인 전위가 소스 전위보다 높기 때문에, 홀수단의 n형 MOS에 드레인 전류가 흘러 C1, C3의 홀수 용량에 전하가 차지된다. 반대로 CLK가 "High"이고 CLKn이 "Low"일 때, 2단, 4단의 짝수단의 드레인 전위가 소스 전위보다 높아져, 짝수단의 n형 MOS에 드레인 전류가 흘러, 홀수 용량 C1, C3으로부터 짝수 용량 C2, C4 전하가 이동한다.

이 Dicson형 차지 펌프를 구성하고 있는 n형 MOS 트랜지스터의 임계치 전압을 Vt로 하면, 출력 전압 Vout는,

N: 단 수, Vcc: 전원 전압

으로 나타낼 수 있다. 그러나, 출력 측에 근접함에 따라 nMOS 트랜지스터의 드레인, 소스 전압이 승압되어 소스 기판간 전압 Vsb의 상승에 의해, 기판 효과에 의한 nMOS 트랜지스터의 임계치 전압 Vt가 수학식 2에 나타낸 바와 같이 상승한다.

Vt0: Vsb = 0V일 때의 Vt, γ: 기판 효과 계수, φf: 서브스트레이트 페르미 준위

또한 수학식 2로부터 Vt=Vcc로 될 때의 Vsb가 승압 전압의 최대 전압이라고 할 수 있으므로

수학식 3에 의해 승압 최대 전압 Vout_max를 산출할 수 있다. 도 4에 전원 전압 Vcc와 승압 전압 Vout의 산출치를 나타내었다. 도 4로부터 알 수 있듯이 Dicson형 차지 펌프에서는, 전원 전압 Vcc에 의존하여 승압 전압 Vout_max가 결정되어 있음을 알 수 있다.

Dicson형 차지 펌프의 개량판도 검토되고 있다. 일본 특허 공개 평성 11-308856 「차지 펌프 회로 장치」에서는, n형 MOS를 복수의 그룹으로 분리하여 기판 전위를 서서히 높게 함으로써 기판 효과에 의한 n형 MOS Vt의 상승을 억제하고 있다.

상기 종래 기술인 Dicson형 차지 펌프는, 승압됨에 따라 n형 MOS의 소스 기판간 전압 Vsb가 상승함으로써, 기판 효과의 영향에 의해 n형 MOS의 임계치 전압 Vt가 올라가, 승압 전압의 최대치가 결정되어 버린다. 결과적으로, 3V 이하의 저전원 전압에서는, 불휘발성 메모리의 소거, Write에 필요한 12V 정도의 고전압을 생성할 수 없다.

또한, 일본 특허 공개 평성 11-308856 「차지 펌프 회로 장치」에 있는 바와 같은 n형 MOS를 복수의 그룹으로 분리하여 기판 전위를 서서히 높게 함으로써 기판 효과의 영향을 억제하도록 하였다고 하여도, 복수의 그룹 중에서 Vsb=0V로 되지 않는 n형 MOS가 있어, 모든 n형 MOS의 기판 효과를 없앨 수는 없다.

또한, 일본 특허 공개 2003-45193 「반도체 차지 펌프 회로 및 불휘발성 반도체 기억 장치」에서는, 전전단의 차지 전압을 n형 MOS의 기판 전위로 하는 방식으로, 각 단마다 서로 다른 전압치가 n형 MOS의 기판 전위로 설정되지만, Vsb는 적어도 1단 분의 전압 증폭치 Vga(=Vcc-Vt)로 되어, 기판 효과가 발생하게 된다.

본 발명은 기판 효과의 영향을 없앤 차지 펌프 회로를 제공함과 함께, 효율이 좋은 회로 구성 및 플러스 또는 마이너스의 고압 전압을 발생할 수 있는 차지 펌프 회로를 제공하는 것을 목적으로 한다.

〈발명의 개시〉

상기 과제를 해결하기 위하여, 전하를 전송하는 n형 MOS의 기판을 제어하는 MOS를 추가함으로써, n형 MOS이면, 항상 드레인 및 소스 전위의 어느 쪽인가 낮은 전위에 기판 전위를 설정함으로써 Vsb=0V로 하여, 기판 효과 영향을 없앤 것이다.

Vsb=0V로 된 경우, 수학식 2의 제2항을 0으로 할 수 있지만, 제1항의 Vt0이 남게 된다. 이 n형 MOS의 Vt0을 0V로 하기 위하여, n형 MOS의 게이트에 (전원 전압+Vt0) 이상의 전압을 용량 Cg를 통해서 인가함과 동시에, 그 n형 MOS로 설정되는 게이트 전압으로 차단의 n형 MOS 게이트 전위를 제어하도록 하여 차지 트랜스퍼 효율을 높인 것이다.

도 1은 종래의 Dicson형 차지 펌프 구성도.

도 2는 종래의 Dicson형 차지 펌프 회로도.

도 3은 클럭 파형을 도시하는 도면.

도 4는 Dicson형 차지 펌프 승압 전압 계산치를 나타내는 그래프.

도 5는 본 발명의 제1 실시예인 차지 펌프 회로의 전체 회로도.

도 6은 본 발명의 제1 실시예인 차지 펌프 회로의 부분 회로도.

도 7은 본 발명의 제1 실시예인 차지 펌프 회로의 CLK X1 기간에서의 회로 설명도

도 8은 본 발명의 제1 실시예인 차지 펌프 회로의 CLK X2 기간에서의 회로 설명도

도 9는 본 발명의 제1 실시예인 차지 펌프 회로의 타이밍도

도 10은 본 발명의 제1 실시예인 차지 펌프 회로 시뮬레이션 회로도.

도 11은 본 발명의 차지 펌프 회로 시뮬레이션 결과를 나타내는 그래프.

도 12는 2배압 CLK 발생 회로.

도 13은 본 발명의 제2 실시예인 마이너스 고압 전압 발생 차지 펌프 회로도.

도 14는 본 발명의 제2 실시예인 차지 펌프 회로의 CLK X1 기간에서의 회로 설명도.

도 15는 본 발명의 제2 실시예인 차지 펌프 회로의 CLK X2 기간에서의 회로 설명도.

도 16은 본 발명의 제3 실시예를 나타내는 플러스 고압 전압 발생 차지 펌프 회로도.

도 17은 본 발명의 제4 실시예를 나타내는 마이너스 고압 전압 발생 차지 펌 프 회로도.

도 18은 본 발명의 제5 실시예를 나타내는 플러스마이너스 고압 전압 발생 차지 펌프 회로도.

도 19는 본 발명의 제6 실시예를 나타내는 고압 전압 발생 차지 펌프 회로 구성도.

도 20은 본 발명의 제7 실시예를 나타내는 직렬형 차지 펌프 회로.

도 21은 본 발명의 차지 펌프 회로를 탑재한 IC 카드의 하드웨어 구성.

〈발명을 실시하기 위한 최량의 형태〉

이하, 본원 발명의 실시예를 도면에 따라서 설명한다. 본원 발명의 회로 소자는, 제한되지 않지만 주지의 Si 반도체 집적 회로에 의해서 실현된다. 본원의 도면중에서 백 게이트가 내향의 화살표를 갖는 것은 n형 MOSFET를 나타낸다. 또한, 백 게이트가 외측의 화살표를 갖고 게이트에 동그라미 표시를 붙인 것은 p형 M0SFET를 나타낸다.

본원 명세서에서는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 생략하여 MOS라고 부르기로 한다. 또한, 본원 발명은 일반적으로는 MISFET에 적용할 수 있다.

금회 발명한 차지 펌프 회로의 제1 실시예의 형태인 플러스 고전압을 발생하는 전체 회로를 도 5에, 차지 펌프단을 일부 간추린 것을 도 6에 도시한다. 본원의 차지 펌프 회로는, 4개의 n형 MOS와 2개의 용량을 포함하는 기본 펌프 셀을 직렬로 다단 접속한 것이다. 기본 펌프 셀은, 전하를 차단에 전송하는 트랜스퍼 MOS(TMOS)와, TMOS의 기판(웰이라고도 함)을 트랜스퍼 MOS의 드레인 또는 소스에 접속하는 접속 회로의 역할을 완수하는 기판 제어 MOS와, 트랜스퍼 MOS의 게이트 전위를 드레인에 접속하는 접속 회로의 역할을 완수하는 게이트 전압 설정 MOS와, TMOS로부터 전송되는 전하를 차지하는 차지 용량(C)과 2VCLK 또는 2VCLKn의 전위를 TMOS의 게이트에 전하는 트랜스퍼 게이트 용량(Cg)으로 구성된다. 또한, TMOS의 게이트가 차단의 게이트 전압 설정 MOS의 게이트에 접속된다. 단, 1단째 게이트 전압 설정 MOS의 게이트는, TMOS와 차지 용량의 접속점에 접속된다. 이들, 트랜스퍼 MOS, 기판 제어 MOS 및 게이트 전압 설정 MOS는, 모두 nMOS를 사용했다.

2상의 클럭 신호 CLK, CLKn은 동작 전압 Vcc를 진폭으로 한다. 클럭 신호 CLK, CLKn과의 출력 타이밍은, 클럭 신호 CLK가 동작 전압 Vcc일 때는, CLKn은 0V이고, 클럭 신호 CLK가 0V일 때에는, CLKn은 동작 전압 Vcc이고, 서로 역상 관계의 클럭 신호로 되어 있다.

또한, 2상의 클럭 신호 2VCLK, 2VCLKn은 동작 전압의 2배인 2Vcc를 진폭으로 한다. CLK, CLKn과 마찬가지로, 2VCLK, 2VCLKn은 서로 역상 관계의 클럭 신호로 되어 있다.

이하 도 7, 8을 참조하면서 동작 설명한다.

도 7의 CLK X1 기간에서는, CLK=0V, 2VCLKn=2Vcc로 되므로 트랜스퍼 MOS인 게이트 n3 전위는, 2Vcc 이상으로 되어 T1은 ON하고, Vcc로부터 차지 용량 C1에 전하가 공급되어 최종적으로 n1 전위는 Vcc로 된다. 따라서, 차지 용량 C1에 차지되는 동안 n1 전위는 Vcc 이하로 되므로, nMOS 게이트가 n1 전위에 접속되고, 소스 또는 드레인이 Vcc 이상으로 되는 t2, t3은 OFF한다. 또한, nMOS 게이트가 Vcc에 접속되어 있고, 드레인 또는 소스 전위로 되는 n1 전위가 Vcc 이하의 t1은 ON하고, 트랜스퍼 MOS인 T1의 기판 전위 n2는 n1 전위로 되고, TMOS의 드레인 또는 소스의 낮은 전위와 접속되게 된다. 여기서, 트랜스퍼 nMOS의 Vt0은 통상 Vcc 미만이고, 트랜스퍼 nMOS의 게이트 전위인 n3이 2Vcc 이상으로 됨으로써 Vt0의 손실 없이 n1 전위는 Vcc까지 상승하게 된다.

2단째에 있어서는, CLKn=Vcc, 2VCLK=0V로 되기 때문에 차지 용량 C2에 차지되어 있는 전하를 Q2로 하면 n4 전위는 (Q2/C2)+Vcc로 된다. 여기서, 1단째부터의 C1의 차지 전하가 모두, 전송되었다고 하면, Vcc+(Q1/C1)=(Q2/C2)=2Vcc라고 할 수 있기 때문에, n4 전위는 3Vcc로 되고, n4 전위>n1 전위로 되기 때문에 nMOS 게이트가 n4 전위에 접속되어 있는 t5가 ON하고, nMOS 게이트가 n1 전위에 접속되어 있는 t4는 OFF한다. t5가 ON 함으로써 트랜스퍼 nMOS T2의 기판 전위 n5는 n1 전위로 된다. 또한, nMOS 게이트가 n3 전위에 접속되어 있는 t6은 ON하고, T2 게이트 전위인 n6 전위는, n5 전위로 되어 T2는 OFF한다.

3단째 이후의 홀수(2N-1)단째(N은 1 이상)에는, 1단째와 동일하게 TMOS는 ON하고, 차지 용량 C(2N-1)와 TMOS의 접속점은 Vcc×(2N-1)로 된다. 또한, 짝수 2N단째는, TMOS는 OFF하고, 차지 용량 C(2N)와 TMOS의 접속점은 Vcc+Vcc×2N으로 된다.

도 8의 CLK X2 기간에서는, CLK=Vcc, 2VCLKn=0V로 되기 때문에 n1 전위는 X 1 기간에 차지 용량 C1에 차지되어 상승한 전위 Vcc+Vcc=2Vcc로 된다. 이에 의해, n1 전위에 nMOS 게이트가 접속된 t2, t3은 ON하고, 트랜스퍼 nMOS의 게이트 전위 n3 및 기판 전위 n2는 Vcc로 되고, T1은 OFF한다.

2단째에 있어서는, CLKn=0V, 2VCLK=2Vcc이고 n4 전위는 2Vcc 이하로 되기 때문에 n1 전위≥n4 전위로 되어 n1 전위가 nMOS 게이트에 접속된 t4가 ON하고, n4 전위가 nMOS 게이트에 접속된 t5가 OFF한다. 이에 의해, 트랜스퍼 MOS T2의 기판 전위 n5는 n4 전위로 된다. 또한, Vcc로 되어 있는 n3 전위가 nMOS 게이트에 접속된 t6은 OFF로 되고, n6 전위는 X1 기간에서 Vcc로 된 전위에, 2VCLK=2Vcc가 더해져 3Vcc로 되어 T2가 ON한다. 이에 의해, 차지 용량 C1부터 C2로 전하가 이동하고, n4 전위는 최종적으로 2Vcc로 된다.

3단째 이후의 홀수(2N-1)단째(N은 1 이상)는, 1단째와 마찬가지로 TMOS는 OFF하고, 차지 용량 C(2N-1)와 TMOS의 접속점은, Vcc+Vcc×(2N-1)로 된다. 또한, 짝수 2N단째는, TMOS는 ON하고, 차지 용량 C(2N)와 TMOS의 접속점은 Vcc×2N으로 된다.

도 9에 CLK X1 및 X2 기간에서의 회로 내의 전압 상태를 도시하였다. 여기서, N단째의 TMOS 게이트 전압 설정 MOS의 게이트는, (N-1)단째의 TMOS 게이트와 접속하고 있지만, 1단째의 TMOS 게이트 전압 설정 MOS의 게이트는 차지 펌프 용량 C1이 접속되어 있는 n1 전위와 접속하여 제어했다.

이 차지 펌프는, 플러스 전압 승압의 경우, 1단당의 전압 증폭도를 Vga로 하면, 이 차지 펌프로부터 출력되는 전압 Vout는, 수학식 4로 나타낼 수 있다.

N: 단 수, Vcc: 전원 전압

여기서, 전압 증폭도 Vga는 최대 Vcc로 된다. Vout에 부하 전류 IL이 흐른 경우에는,

C: 차지 펌프 용량, t: CLK 사이클 시간

수학식 5에서 나타낸 ΔV의 전압 강하가 일어나기 때문에,

Vga는 수학식 6과 같이 된다.

여기서, 부하 전류 IL이 흐른 경우의 전위를 도 7, 도 8의 각 접속점으로 나타내면, 도 7의 각 접속점은, n1=n2=n5=n6=∼(Vcc-ΔV), n3=2Vcc, n4=3Vcc-2ΔV로 되고, 도 8의 각 접속점은, n1=2Vcc-ΔV, n2=n3=Vcc, n4=n5=2Vcc-2ΔV, n6=3Vcc-ΔV로 되고, 각 단의 차지 용량과 TMOS의 접속점 n1, n4에서 (단 수×ΔV)의 전압 저하가 있다.

도 10에, 본 발명의 기판 제어형 차지 펌프 회로의 시뮬레이션 회로를 나타내고, Spice 시뮬레이션 결과를 도 11에 도시했다. 차지 펌프단 수 13단, 차지 펌 프 용량 70F/단의 회로 구성에 있어서, 부하 저항(RLOAD)=100MΩ, 부하 용량(CLOAD)=100pF의 조건에서, 전원 전압 Vcc=1.5V에서 약 18.5V, 전원 전압 Vcc=1.3V에서 약 15.5V로 되고, 저전원 전압에 있어서도 불휘발성 메모리의 소거, Write에 필요한 12V 정도 이상의 고전압을 생성할 수 있다. 이 Spice 시뮬레이션 시의, 트랜스퍼 nMOS의 Vt0은, 약 0.9V이고, 기판 효과 계수 r는 약 0.8이다.

여기서, 도 10의 회로도에도 도시되어 있는 2배압 CLK 발생 회로의 동작을 도 12에서 설명한다. 2배압 CLK 발생 회로는, 도 5 내지 도 8에서 도시한 CLK, CLKn으로부터 2VCLK, 2VCLKn을 발생하는 회로이다. 이 2배압 CLK 발생 회로에 있어서도 차지 펌프 방식을 사용하고, 트랜스퍼 MOS로서 pMOS를 사용했다. CLK=Vcc일 때, 트랜스퍼 pMOS 게이트는 0V로 되고 용량 C에 전하가 차지되어 n2 전위는 Vcc로 됨과 동시에 출력은 0V로 된다. 다음으로 CLK=0V로 되면, n2 전위가 2×Vcc로 되고, 트랜스퍼 pMOS 게이트는 n2 전위로 설정되어 트랜스퍼 pMOS는 OFF로 된다. 또한 출력은 n2 전위가 출력되어 2×Vcc로 된다. 이와 같이 2배압 CLK 발생 회로는, 입력 CLK에 동기하여 0V로부터 2Vcc의 전압을 발생하고 있다.

도 5 내지 12는 플러스의 고전압을 발생시키는 차지 펌프이지만, 본원 발명의 제2 실시예인 마이너스의 고전압을 발생시키는 회로를 도 13에 도시했다.

회로 구성으로서는, 도 5와 거의 동일하지만, CLK의 위상 및 게이트 전압 설정 MOS의 위치가 상위하다. 도 5의 플러스 승압의 경우에는, 게이트 전압 설정 MOS의 드레인과 소스는, TMOS와 차지 용량 C의 접속점의 반대측과 TMOS 게이트에 접속되어 있지만, 도 13의 마이너스 승압의 경우에는, TMOS와 차지 용량 C의 접속 점과 TMOS 게이트에 접속했다. 또한, 도 5의 플러스 승압은, CLK와 2VCLKn, CLKn과 2VCLK가 쌍으로 되어 각 펌프 셀을 제어하고 있었지만, 도 13의 마이너스 승압은, CLK와 2VCLK, CLKn과 2VCLKn이 쌍으로 되어 각 펌프 셀을 제어했다. 이에 의해, 플러스 승압의 경우에는, 차단의 차지 용량에 전하를 흘림으로써 플러스 고전압을 얻고 있었지만, 마이너스의 경우에는, 전하가 흐르는 방향이 플러스와 역방향으로 함으로써, 전단으로 전하를 흘려 마이너스의 고전압을 얻도록 한 것이다.

또한, N단째의 TMOS 게이트 전압 설정 MOS의 게이트는, (N-1)단째의 TMOS 게이트와 접속하고 있지만, 1단째의 TMOS 게이트 전압 설정 MOS의 게이트는, CLKn과 접속하여 제어했다. 각 단의 TMOS 게이트 전압 설정 MOS의 기판은, 각 단의 트랜스퍼 MOS의 기판 전위와 접속했다.

도 14, 도 15를 사용하여 동작을 설명한다. 도 14의 CLK X1 기간에서는, CLK=0V, 2VCLK=0V로 되고, 1단째의 트랜스퍼 MOS의 게이트 n3 전위는, 게이트 전압 설정 MOS의 게이트가 CLKn=Vcc에 접속되어 있기 때문에, 게이트 전압 설정 MOS는 ON하고, n3 전위와 n1 전위가 접속된다. 동작중에 있어서는 n1 전위는, -Vcc∼0V로 되기 때문에, T1은 OFF한다. 또한, T1의 기판 전위 n2는, t2가 OFF, t1이 ON으로 되고, n2 전위와 n1 전위는 접속된다.

2단째는 CLKn=Vcc, 2VCLKn=2Vcc로 되고, T2의 게이트 n6 전위는 2VCLK에 의해 약 -2Vcc로부터 0V 정도로 된다. 또한, t6의 게이트 전위인 n3은, 약 -Vcc에서 t6은 OFF하기 때문에, T2는 ON하고, n4 전위는 n1 전위와 동일한 -Vcc까지로 된다. 또한, n5 전위는, CLK가 Vcc로 된 직후에 있어서 n4 전위는, n1 전위보다 약 Vcc 높기 때문에, t5가 ON하고, n5 전위는 n1 전위와 동일하게 된다.

도 15의 X2 기간에서는, CLK=Vcc, 2VCLK=2Vcc로 되고, n3 전위는 2VCLK에 의해 -Vcc로부터 Vcc로 된다. 또한, t3은 CLKn=0V에 의해 OFF하기 때문에, T1은 ON하고, n1 전위는 0V로 된다. 또한, n2 전위는, CLK가 Vcc로 된 직후에 있어서 n1 전위는, n1 전위보다 약 Vcc 높기 때문에, t2가 ON하고, n2 전위는 0V로 된다.

2단째는, CLKn=0V, 2VCLKn=0V로 되고, T2의 게이트 n6 전위는, 2VCLK에 의해 약 0V로부터 -2Vcc 정도로 된다. 또한, n4 전위는, CLKn에 의해 -Vcc로부터 -2Vcc로 되고, T6의 게이트 전위 n3=Vcc이기 때문에, t6은 ON하여 n6 전위와 n4 전위가 접속되고, T2는 OFF한다. 또한, n5 전위는 t4가 ON함으로써, n4 전위와 동일한 -2Vcc로 된다.

여기서, 마이너스 전압 승압의 경우, 1단당의 전압 증폭도를 Vga로 하면, 이 차지 펌프로부터 출력되는 전압 Vout는, 수학식 7로 나타낼 수 있다.

N: 단 수, Vcc: 전원 전압

전압 증폭도 Vga는, 최대 Vcc로 된다.

도 5 내지 15는 트랜스퍼 MOS, 기판 제어 MOS 및 게이트 전압 설정 MOS를 nMOS로 구성한 차지 펌프 회로이지만, pMOS로 구성한 본 발명의 차지 펌프 회로의 제3 실시예를 도 16에, 제4 실시예를 도 17에 도시했다.

도 16은 플러스의 승압 차지 펌프 회로이며, TMOS, 기판 제어 MOS 및 게이트 전압 설정 MOS에 pMOS를 사용했다. 또한, CLK와 2VCLK, CLKn과 2VCLKn의 동상의 클럭이 쌍으로 되어 각 펌프 셀을 제어함으로써, 전단 펌프 셀로부터 해당 펌프 셀로 전하가 전송되고, 후단으로 갈수록 플러스 승압된다. 또한, nMOS일 때와 달리, 트랜스퍼 MOS의 기판은, 기판 제어 MOS에 의해, 트랜스퍼의 드레인 또는 소스 전위가 높은 쪽으로 설정되게 된다.

도 17은 마이너스의 승압 차지 펌프 회로이다. 도 16의 플러스 승압인 경우와 달리, 게이트 전압 설정 MOS의 위치가 차지 용량과 반대측에 위치하고 있는 것으로, CLK와 2VCLKn, CLKn과 2VCLK의 역상의 클럭이 쌍으로 되어 각 펌프 셀을 제어하고 있다. 이에 의해, 해당 펌프 셀로부터 전단 펌프 셀로 전하가 전송되고, 후단으로 갈수록 마이너스 승압된다. 또한, 도 16의 플러스 승압과 마찬가지로, 트랜스퍼 MOS의 기판은, 기판 제어 MOS에 의해, 트랜스퍼의 드레인 또는 소스 전위가 높은 쪽으로 설정되게 된다. 도 16, 도 17로부터도 알 수 있듯이 회로 구성은 nMOS의 경우와 동일하다. 도 16의 pMOS를 사용한 플러스 승압 회로는, 도 14, 도 15의 nMOS를 사용한 마이너스 승압 회로와 회로 구성은 동일하고, 도 17의 pMOS를 사용한 마이너스 승압 회로는, 도 5 내지 도 8의 nMOS를 사용한 플러스 승압 회로와 회로 구성이 동일하며, pMOS, nMOS 어느 쪽을 사용해도 동일한 회로 구성으로, 플러스 및 마이너스의 승압 전압을 얻을 수 있다.

불휘발성 메모리의 제어에 있어서, 예를 들면 소거 시에는 마이너스 고전압, Write 시에는 플러스 고전압이 필요한 경우가 있다. 이 경우, 별개로 플러스 및 마이너스의 차지 펌프 회로를 만드는 것은 칩 면적이 증대되어, 칩 가격이 높아진 다. 따라서, 소거 및 Write는, 동시에 발생하지 않는다는 점으로부터 1개의 차지 펌프 회로에서, 플러스 또는 마이너스의 고전압을 발생시키는 본 발명의 제5 실시예인 차지 펌프 회로를 도 18에 제안했다. 기본 회로로서는, 도 5와 동일하고, 기본 동작도 도 7, 8에서 설명한 것과 동일하지만, 플러스 고전압 발생 시와 마이너스 고전압 발생 시에서, 입출력을 반대로 하는 것이 선택 회로 및 선택 신호에 의해 가능하게 되어 있는 것이 특징이다. 플러스 고전압 발생 시에는, 도 5 내지 도 8에서 설명한 내용과 동일하고, 입력이 도 18 좌측에서 Vdd로 하고, 출력은 도 18 우측으로 된다. 마이너스 고전압 발생 시에는, 도 18 우측이 입력 0V로 하고, 도 18 좌측이 출력으로 된다. 플러스 및 마이너스 고전압 발생 모두, 전하의 이동은 도 18의 좌측으로부터 우측으로 되기 때문에, 마이너스의 경우에는, 전하는 0V로 유입되고, 전단은 서서히 마이너스로 되어 가, 마이너스 고전압을 발생할 수 있다.

다음으로 불휘발성 메모리의 제어에서는, 예를 들면 12V, 6V 등의 2 종류의 고전압이 동시에 필요한 경우가 있다. 도 5에 도시한 차지 펌프 회로로부터 출력되는 제1 고전압과, 이 제1 고전압을 사용하여 제2 고전압을 발생시키는 회로 구성인 본 발명의 제6 실시예를 도 19에 도시한다. 도 19 내의 기판 제어형 병렬 차지 펌프는, 도 5와 동일하다. 본 발명의 제7 실시예인 도 19의 직렬형 차지 펌프를 도 20에 도시하였다. 직렬형 차지 펌프는, 트랜스퍼 pMOS를 사용하고, 차지 용량을 제1 고전압의 전압으로 ON, OFF함으로써, 제1 고전압의 2배의 전위가 얻어지는 것, 및 직렬형 차지 펌프의 CLK 신호로, 내부 직렬 블록 1과 내부 직렬 블록 2를 교대로 ON, OFF시키고 있는 것을 특징으로 한다.

도 21에, 본 발명의 승압 회로를 탑재한 IC 카드의 하드웨어 구성을 도시한다. IC 카드 하드웨어 내의 플래시 메모리 및 EEPROM에 의해 본 발명의 승압 회로가 탑재된다.

또한, 플래시 메모리 및 EEPROM은, 데이터의 기입, 소거 시에 플러스 또는 마이너스 고전압이 필요하고, 본 발명의 승압 회로가 사용되게 되지만, 판독 시에 본 발명의 승압 회로를 사용하여, 기입 및 소거된 메모리가 기대한 임계치에 달하였는지를 확인하기 위해서 사용할 수도 있다.

이하, 상기 실시예에서 설명한 차지 펌프 회로는, 전원 전압 이외의 플러스 또는 마이너스 고전압을 필요로 하는 EEPROM, 플래시 메모리로 대표되는 불휘발성 메모리 등을 포함하는 LSI 회로, IC 카드 칩, IC 카드 등에 적용 가능하다.

본원 발명은 불휘발성 메모리나 전원 전압 이상의 고전압을 필요로 하는 IC 칩 등에서 이용되는 것이다.

Claims

기본 펌프 셀을 N단 접속하여 승압하는 승압 회로로서,

상기 기본 펌프 셀은, 제1 MISFET와, 제2 MISFET와, 제3 MISFET와, 제1 캐패시터와, 제4 MISFET와, 제2 캐패시터를 갖고,

상기 제1 MISFET의 백 게이트는 제1 노드에 접속하고, 그 소스 드레인 경로는 제2 노드와 제3 노드의 사이에 접속되고,

상기 제2 MISFET의 백 게이트는 상기 제1 노드에 접속하고, 그 소스 드레인 경로는 상기 제1 노드와 상기 제2 노드의 사이에 접속하고,

상기 제3 MISFET의 백 게이트는 상기 제1 노드에 접속하고, 그 소스 드레인 경로는 상기 제1 노드와 상기 제3 노드의 사이에 접속하고,

상기 제1 캐패시터의 일단은 상기 제3 노드에 접속하고, 그 타단에는 동작 전압의 진폭을 갖는 제1 클럭이 입력되고,

상기 제3 노드가, 차단의 상기 기본 펌프 셀의 제2 노드에 접속하고,

상기 제2 캐패시터의 일단은 상기 제1 MISFET의 게이트에 접속하고, 그 타단에는 상기 동작 전압과 상기 제1 MISFET의 임계치 전압의 합보다도 큰 전압 진폭을 갖고, 또한 상기 제1 클럭과 역상인 제2 클럭이 입력되고,

상기 제4 MISFET의 백 게이트는 상기 제1 노드에 접속하고, 그 소스 드레인 경로는 상기 제2 노드와 상기 제1 MISFET의 게이트 사이에 접속하고, 그 게이트는 전단의 상기 기본 펌프 셀을 구성하는 상기 제2 캐패시터의 상기 일단에 접속하는 것을 특징으로 하는 승압 회로.
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기본 펌프 셀을 N단 접속하여 승압하는 승압 회로로서,

상기 기본 펌프 셀은, 제1 MISFET와, 제2 MISFET와, 제3 MISFET와, 제1 캐패시터와, 제4 MISFET와, 제2 캐패시터를 갖고,

상기 제1 MISFET의 백 게이트는 제1 노드에 접속하고, 그 소스 드레인 경로는 제2 노드와 제3 노드의 사이에 접속되고,

상기 제2 MISFET의 백 게이트는 상기 제1 노드에 접속하고, 그 소스 드레인 경로는 상기 제1 노드와 상기 제2 노드의 사이에 접속하고,

상기 제3 MISFET의 백 게이트는 상기 제1 노드에 접속하고, 그 소스 드레인 경로는 상기 제1 노드와 상기 제3 노드의 사이에 접속하고,

상기 제1 캐패시터의 일단은 상기 제3 노드에 접속하고, 그 타단에는 동작 전압의 진폭을 갖는 제1 클럭이 입력되고,

상기 제3 노드가, 차단의 상기 기본 펌프 셀의 제2 노드에 접속하고,

상기 제2 캐퍼시터의 일단은 상기 제1 MISFET의 게이트에 접속하고, 그 타단에는 상기 동작 전압과 상기 제1 MISFET의 임계치 전압의 합보다도 큰 전압 진폭을 갖고, 또한 상기 제1 클럭과 동상인 제2 클럭이 입력되고,

상기 제4 MISFET의 소스 드레인 경로는, 상기 제3 노드와 상기 제1 MISFET의 게이트 사이에 접속하고, 그 게이트는 전단의 상기 기본 펌프 셀을 구성하는 상기 제2 캐패시터의 상기 일단에 접속하는 것을 특징으로 하는 승압 회로.
제1항에 있어서,

상기 제1, 2, 3, 4 MISFET는 n형의 MISFET로서,

플러스측으로 전압을 승압하는 것을 특징으로 하는 승압 회로.
제1항에 있어서,

상기 제1, 2, 3, 4 MISFET는 p형의 MISFET로서,

마이너스측으로 전압을 승압하는 것을 특징으로 하는 승압 회로.
제4항에 있어서,

상기 제1, 2, 3, 4 MISFET는 n형의 MISFET로서,

마이너스측으로 전압을 승압하는 것을 특징으로 하는 승압 회로.
제4항에 있어서,

상기 제1, 2, 3, 4 MISFET는 p형의 MISFET로서,

플러스측으로 전압을 승압하는 것을 특징으로 하는 승압 회로.
제1항 또는 제4항에 있어서,

상기 동작 전압의 2배의 전압의 클럭을 생성하는 2배압 클럭 발생 회로를 갖고,

상기 2배압 클럭 발생 회로가, 상기 제2 클럭을 생성하는 것을 특징으로 하는 승압 회로.
제1항 또는 제4항에 있어서,

상기 기본 펌프 셀의 홀수단에 입력되는 상기 제1 클럭과, 그 짝수단에 입력되는 상기 제1 클럭이 역상이고,

상기 기본 펌프 셀의 홀수단에 입력되는 상기 제2 클럭과, 그 짝수단에 입력되는 상기 제2 클럭이 역상인 것을 특징으로 하는 승압 회로.
기본 펌프 셀을 N단 접속하여 승압하는 승압 회로로서,

상기 기본 펌프 셀이,

n형인 트랜스퍼 MISFET와,

상기 트랜스퍼 MISFET의 드레인 및 소스 중 어느 쪽인가 전위가 낮은 쪽과, 상기 트랜스퍼 MISFET의 백 게이트를 접속하는 제1 접속 회로와,

상기 트랜스퍼 MISFET의 게이트에 용량을 통하여, 동작 전압과 상기 트랜스퍼 MISFET의 임계치 전압의 합보다도 큰 전압 진폭의 전압을 인가하는 회로와,

상기 트랜스퍼 MISFET가 오프 상태일 때에, 상기 트랜스퍼 MISFET의 게이트와, 드레인 또는 소스를 접속하는 제2 접속 회로를 갖는 것을 특징으로 하는 승압 회로.
제11항에 있어서,

상기 제1 접속 회로는, 제1 기판 제어 MISFET와 제2 기판 제어 MISFET로 구성되고,

상기 제1, 제2 기판 제어 MISFET의 한쪽이 도통하고, 상기 트랜스퍼 MISFET의 드레인 및 소스 중 어느 쪽인가 전위가 낮은 쪽과, 상기 트랜스퍼 MISFET의 백 게이트를 접속하는 것을 특징으로 하는 승압 회로.
기본 펌프 셀을 N단 접속하여 승압하는 승압 회로로서,

상기 기본 펌프 셀이,

p형인 트랜스퍼 MISFET와,

상기 트랜스퍼 MISFET의 드레인 및 소스 중 어느 쪽인가 전위가 높은 쪽과, 상기 트랜스퍼 MISFET와 백 게이트를 접속하는 제1 접속 회로와,

상기 트랜스퍼 MISFET의 게이트에 용량을 통하여, 동작 전압과 상기 트랜스퍼 MISFET의 임계치 전압의 합보다도 큰 전압 진폭의 전압을 인가하는 회로와,

상기 트랜스퍼 MISFET가 오프 상태일 때에, 상기 트랜스퍼 MISFET의 게이트와, 드레인 또는 소스를 접속하는 제2 접속 회로를 갖는 것을 특징으로 하는 승압 회로.
제13항에 있어서,

상기 제1 접속 회로는, 제1 기판 제어 MISFET와 제2 기판 제어 MISFET로 구성되고,

상기 제1, 제2 기판 제어 MISFET의 한쪽이 도통하고, 상기 트랜스퍼 MISFET의 드레인 및 소스 중 어느 쪽인가 전위가 높은 쪽과, 상기 트랜스퍼 MISFET의 백 게이트를 접속하는 것을 특징으로 하는 승압 회로.
제1항에 있어서,

플러스 및 마이너스 중 어느 쪽으로 승압할지를 선택하는 선택 회로를 갖는 것을 특징으로 하는 승압 회로.
제15항에 있어서,

상기 선택 회로는,

상기 기본 펌프 셀의 초단 및 최종단 중 어느 한쪽의 제2 노드를 상기 동작 전압에 접속하는 회로이고, 다른 쪽의 제3 노드를 접지 전위에 접속하는 것을 특징 으로 하는 승압 회로.
제1항에 있어서,

직렬형 차지 펌프를 갖고,

상기 직렬형 차지 펌프가, 상기 승압 회로가 출력하는 제1 전압으로부터 제2 전압을 출력하는 것을 특징으로 하는 승압 회로.
제1항의 승압 회로에 의해 생성된 전압에 의해, 판독, 기입, 소거 중 적어도 어느 하나를 행하는 것을 특징으로 하는 불휘발성 메모리.
제18항의 불휘발성 메모리를 갖는 것을 특징으로 하는 IC 카드.
제11항에 있어서,

상기 제2 접속 회로는, 드레인 소스 경로가 상기 트랜스퍼 MISFET의 게이트와 드레인 또는 소스의 사이에 접속되고, 게이트에는 전단의 펌프 셀에서의 상기 트랜스퍼 MOS의 게이트 전압이 인가되는 게이트 전압 설정 MISFET인 것을 특징으로 하는 승압 회로.
제13항에 있어서,

상기 제2 접속 회로는, 드레인 소스 경로가 상기 트랜스퍼 MISFET의 게이트와 드레인 또는 소스의 사이에 접속되고, 게이트에는 전단의 펌프 셀에서의 상기 트랜스퍼 MOS의 게이트 전압이 인가되는 게이트 전압 설정 MISFET인 것을 특징으로 하는 승압 회로.