KR920001402B1 - 불휘발성 반도체 기억소자 - Google Patents

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Abstract

내용 없음.

Description

불휘발성 반도체 기억소자
제1도는 종래 셀의 구조도.
제2a-제2c도는 본 발명의 셀구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형기판 2 : 플로우팅게이트 산화막
3 : 제어게이트산화막 4 : 인터폴리산화막
5,15 : 플로우팅게이트 6,16 : 제어게이트
7 : 드레인 8 : 소오스
11 : N형 기판 12 : 피일드산화막
13 : 트랜지스터채널 14 : 턴넬산화막
본 발명은 불휘발성반도체 기억소자의 셀구조에 관한 것이다.
종래에 불휘발성반도체 기억소자는 제1도에서와 같이 플로우팅(Floating) 게이트(5)에 전자를 주입(“프로그램”)시키기 위해서 제어게이트'6)에 12-15V, 드레인(7)에 6-8V 인가하여, 채널내에서 생성된 열전자(Hot Electron)가 게이트산화막의 장벽을 뛰어넘어서 플로팅게이트에 축적되도록 하고 있다. 그러므로, 프로그램시 제어게이트(6)와 드레인(7)에 고전압이 인가되므로 많은 직류전류가 칩내에 흐르게 된다는 단점이 있었다. 또한 플로우팅게이트(5)에 주입되어 있는 전자를 빼내기 위해서 제어게이트(6)에 0V, 드레인에 15-18V 정도인가 하여서 직접 드레인(7)으로 전자를 턴넬링(tunneling)시킴으로써 플로우팅게이트 산화막(2)의 신뢰도 특성이 좋지 않다는 문제점이 있었다. 따라서 본 발명의 목적은 낮은 전압으로도 프로그램이 가능한 불휘발성 반도체 기억소자를 제공함에 있다.
본 발명의 또다른 목적은 기억소자 셀의 신뢰도특성을 개선시킨 불휘발성 반도체기억소자를 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명의 불휘발성 반도체 기억소자는, 반도체 기판상에 형성된 기판전위인가 수단 및 단일채널 트랜지스터, 상기 기판전위인가 수단상에 형성되며 또한 피일드산화막내에 형성되는 턴넬산화막, 상기 턴넬산화막 및 상기 단일채널 트랜지스터상에 형성된 플로우팅게이트, 이 인터폴리 산화막위에 형성된 제어게이트로 이루어진다. 아울러 상기 공정중 반도체기판상에 기판전위인가 수단 및 단일 채널트랜지스터를 형성하는 것은 반도체기판상에 기판과 반대타입의 웰을 형성하여 이 웰에 형성할 수도 있다.
이하 도면을 참조하여 본 발명이 실시예를 상세히 설명하기로 한다.
제2a,2b,2c도는 본 발명의 셀구조를 나타낸 도면이다.
도면에서, 11은 N-기판을, 12는 피일드산화막을, 13은 트랜지스터 채널을, 14는 턴넬산화막을, 15는 폴로우팅게이트를, 16은 제어게이트 17은 인터폴리산화막을 각각 나타낸다. 우선 본 발명의 구성을 살펴보면, 반도체기판(11)상에 기판전위인가수단(N+) 및 단일 채널트랜지스터(13)을 형성하고, 상기 기판전위인가 수단상에 턴넬산화막(14)을 형성하되 이 턴넬산화막은 피일드산화막(12)내에 형성하며, 상기 턴넬산화막(14) 및 상기 단일 채널트랜지스터상에 플로우팅게이트(15)를 형성하고, 상기 플로우팅게이트(15)상에 인터폴리산화막(17)을 형성한 후 제어게이트(16)를 형성하는 것으로 되어 있다.
다음에 작용효과를 살펴보기로 한다.
그림 2(b)에서 보는 바와 같이 셀어레이를 “소거”시키기 위해서 제어게이트에 충분히 큰 음의 전압을 인가하고 N-반도체기판(11)에 5V를 인가하면 턴넬산화막(14)에 이 전압차에 비례하는 전장이 유도된다. 이 때의 전장세기가 전자를 턴넬링시킬 수 있을 만큼 충분히 크게되면 플로우팅게이트(15)에 있던 전자들이 기판으로 빠져나오게 된다. 이때 셀의 드레시호올드 전압(VTE)은 크게 음의 방향으로 움직이게 한다(VTE0).
다음 선택된 셀을 프로그램시키기 위해서, “게이트-소오스전압(VGS)≥소거후 셀드레스 호올드 전압(VTE) ”상태를 유지하면 트랜지스터가 턴온되고 전류가 흐르기 시작한다. 이때 프로그램될 수 있도록 드레인-소오스 전압(VDS)을 충분히 작게 하면(VDS〈〈O), 드레인-채널 영역에서 열전자(Hot Electron)가 생성되고, 이들중에서 일부분이 게이트 산화막 장벽을 뛰어넘어 플로우팅게이트로 전자가 주입되게 된다.
그러므로, 프로그램후의 셀이 공핍형 또는 낮은 VT를 갖는 트랜지스터로 되므로 셀드레시 호올드전압이 양의 방향으로 이동한다. 프로그램/소거된 셀의 정보(1 또는 0)를 결정하기 위해서 드레인에 3V, 소오스에 5V, 게이트에 3V를 인가하여서 판독되는 셀의 전류(온, 오프)에 의해 정보(1 또는 0)가 결정된다.
상기에서와 같이, 반도체 기판상의 적당위치에 기판전위인가 수단과 턴넬산화막을 형성시킴으로써 낮은 전압으로도 프로그램이 가능할 뿐 아니라, 기억소자 셀의 신뢰도 특성을 개선시킬 수 있다.

Claims (6)

  1. 반도체기판상에 형성된 기판전위인가 수단 및 단일채널트랜지스터, 상기 기판 전위인가 수단상 형성되며 또한 피일드산화막(12)내에 형성되는 턴넬산화막(14), 상기 턴넬산화막(14) 및 상기 단일채널트랜지스터 상에 형성된 플로우팅게이트(15), 상기 플로우팅게이트(15)상에 형성된 인터폴리산화막(17), 및 상기 인터폴리산화막 위에 형성된 제어게이트(16)을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억소자.
  2. 제1항에 있어서, 상기 반도체 기판은 N-형 기판이고, 상기 기판 전위인가 수단은 N+형으로 형성되며, 상기 단일채널트랜지스터는 P형 트랜지스터로 형성된 것을 특징으로 하는 불휘발성 반도체 기억소자.
  3. 제1항에 있어서, 셀에 기억된 정보를 소거시킬때에는 상기 반도체기판과 상기 제어게이트 사이의 전위차에 의해서 상기 턴넬산화막(14)을 통해서 전자가 상기 반도체기판으로 빠져 나가도록 셀 드레시호올드 전압을 크게 음의 방향으로 하고, 셀을 프로그램시킬 때에는 상기 제어게이트와 소오스간 전압에 의해 상기 단일채널트랜지스터가 턴-온되고, 높은 소오스-드레인간 전압에 의해서 열전자가 형성되어 상기 열전자가 상기 플로우팅게이트 산화막 장벽을 넘어 상기 플로우팅게이트(15)로 주입되도록 하여 셀 드레시호올드 전압을 양의 방향으로 하는 것을 특징으로 하는 불휘발성 반도체 기억소자.
  4. 반도체기판상에 상기 기판과 반대형의 웰에 형성된 웰전위인가 수단 및 단일채널 트랜지스터, 상기 웰전위인가 수단상에 형성되며 또한 피일드산화막(12)내에 형성되는 턴넬산화막(14), 상기 턴넬산화막(14) 및 상기 단일채널트랜지스터상에 형성된 플로우팅게이트(15), 상기 플로우팅게이트(15)상에 형성된 인터폴리산화막(17), 및 상기 인터폴리산화막위에 형성된 제어게이트(16)을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억소자.
  5. 제4항에 있어서, 상기 반도체기판은 P-형 기판이고, 상기 웰은 N-형이며, 상기 웰전위인가 수단은 N+형으로 형성되고, 상기 단일채널트랜지스터는 P형인 것을 특징으로 하는 불휘발성 반도체기억소자.
  6. 제4항에 있어서, 셀에 기억된 정보를 소거시킬때에는 상기 웰과 상기 제어게이트 사이의 전위차에 의해서 상기 턴넬산화막(14)을 통해서 전자가 상기 웰로 빠져 나가도록 하여서 셀 드레시호올드 전압을 크게 음의 방향으로 하고, 셀을 프로그램시킬때에는 상기 제어게이트와 소오스간 전압에 의해 상기 단일채널트랜지스터가 턴-온되고, 높은 소오스-드레인간 전압에 의해서 열전자가 형성되어 상기 열전자가 상기 플로팅게이트 산화막 장벽을 넘어 상기 플로우팅게이트(15)로 주입되도록 하여 셀 드레시 호올드 전압을 양의 방향으로 변하게 하는 것을 특징으로 하는 불휘발성 반도체기억소자.
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